CN103177947A - Mos晶体管的多晶硅栅电极的制备方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 229910044991 metal oxide Inorganic materials 0.000 title abstract 2
- 150000004706 metal oxides Chemical class 0.000 title abstract 2
- 238000002360 preparation method Methods 0.000 claims abstract description 33
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 23
- 238000000137 annealing Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000008569 process Effects 0.000 claims description 18
- 238000002513 implantation Methods 0.000 claims description 17
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 238000004151 rapid thermal annealing Methods 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
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Abstract
本发明提供一种MOS晶体管的多晶硅栅电极的制备方法，属于MOS晶体管的制备技术领域。在制备多晶硅栅电极的过程中，包括步骤：提供用于制备MOS晶体管的半导体衬底并在其上构图形成栅介质层；在所述栅介质层上沉积非晶硅层；对所述非晶硅层进行离子注入以实施掺杂；以及退火激活所述掺杂并同时使所述非晶硅层转换为多晶硅层。采用该制备方法最终制备形成的MOS晶体管的栅介质层的漏电流小。
Description
技术领域
本发明属于MOS晶体管的制备技术领域，涉及MOS晶体管的多晶硅栅电极的制备方法。
背景技术
在MOS晶体管中，其包括源端（S）、漏端（D）和栅端（G），其中，栅端通常又包括栅介质层以及形成于栅介质层之上的栅电极。通常地，栅电极采用低电阻率的多晶硅（poly silicon）构图形成，其电阻小。
图1所示为现有技术的MOS晶体管中的多晶硅栅电极的制备示意图。如图1所示，MOS晶体管形成在半导体衬底100上，在源端S和漏端D（S和D可能还未掺杂形成）之间形成一定厚度的栅介质层110，在栅介质层110上，构图沉积形成多晶硅层130，为使多晶硅层130具有较低的电阻率，需要进行如图1所示的离子注入步骤以对多晶硅层130进行掺杂，并在离子注入之后需要进行快速热退火（Rapid Thermal Annealing，RTA）步骤以激活掺杂（RTA的温度一般设置在720℃至750℃），从而形成低电阻率的多晶硅栅电极。
现有技术的这种先形成多晶硅层、再离子注入掺杂、再快速热退火来制备多晶硅栅电极的方法中，由于多晶硅层130中的晶粒尺寸较大，因此，在一定注入能量下，离子注入的深度的分布的杂散性较大，有的地方由于晶界的因素，导致注入的离子轰击至栅介质层110，从而容易在栅介质层110中产生缺陷等问题；这会明显增大栅介质层漏电流，严重影响MOS晶体管的性能（例如功耗）。
有鉴于此，有必要提出一种新型的多晶硅栅电极的制备方法。
发明内容
本发明的目的之一在于，减小MOS晶体管的栅介质层的漏电流。
为实现以上目的或者其他目的，本发明提供一种MOS晶体管的多晶硅栅电极的制备方法，包括以下步骤：
提供用于制备MOS晶体管的半导体衬底并在其上构图形成栅介质层；
在所述栅介质层上沉积非晶硅层；
对所述非晶硅层进行离子注入以实施掺杂；以及
退火激活所述掺杂并同时使所述非晶硅层转换为多晶硅层。
按照本发明一实施例的制备方法，其中，沉积所述非晶硅层是在550℃至570℃的低温范围内进行。
按照本发明一实施例的制备方法，其中，所述退火是在1000℃以上的高温下进行。
优选地，所述退火采用快速热退火工艺。
优选地，所述快速热退火的时间被设置在30秒至45秒范围内。
优选地，在所述离子注入的过程中，注入的剂量范围为5×1015个/cm2至1×1016个/cm2，注入的能量范围为25keV至35keV，注入元素为磷。
优选地，所述多晶硅层的方块电阻范围为40欧姆/□至60欧姆/□。
优选地，所述MOS晶体管的多晶硅栅电极的总面积大于0.001平方英寸。
优选地，所述制备方法在0.35μm或0.5μm CMOS 工艺技术代下完成。
本发明的技术效果是，采用先形成非晶硅层、再离子注入、再退火形成多晶硅的方法制备多晶硅栅电极时，离子注入过程中对非晶硅层之下的栅介质层损伤小，因此，栅介质层的质量能得到保证，能大大减小MOS晶体管的栅介质层的漏电流。
附图说明
从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。
图1是现有技术的MOS晶体管中的多晶硅栅电极的制备示意图。
图2是按照本发明一实施例的多晶硅栅电极制备方法的流程示意图。
图3至图6是对应于图2所示方法流程的栅电极结构变化示意图。
具体实施方式
下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。
在附图中，为了清楚起见，夸大了层和区域的厚度，并且，由于刻蚀引起的圆润等形状特征未在附图中示意出。
图2所示为按照本发明一实施例的多晶硅栅电极制备方法的流程示意图；图3至图6所示为对应于图2所示方法流程的栅电极结构变化示意图。以下结合图2至图6对该实施例的制备方法进行详细说明。
首先，步骤S21，提供用于制备MOS晶体管的半导体衬底并在其上构图形成栅介质层。
如图3所示，半导体衬底200可以为常规的硅（Si）衬底，在实施例中，栅介质层210可以为热氧化生成的二氧化硅，当然，也可以且不限于为其他高k介质层。通常地，为保证MOS晶体管的性能，要求栅介质层210致密、抗漏电性能好，因此，一般采用精细优良工艺制备形成。需要理解的是，栅介质层210的具体材料种类、制备方法、厚度等结构参数均不受图示实施例限制；并且，在形成栅介质层的步骤之前，为制备MOS晶体管，可能还进行了其他的本领域技术人员所悉知的工艺步骤，在此不再一一描述。
进一步，步骤S22，在栅介质层上低温沉积非晶硅（amorphous silicon）层。
如图4所示，非晶硅层221形成于栅介质层210之上，其最终用来形成低电阻率的多晶硅栅电极。在该实施例中，优选地以低温工艺制备非晶硅层221，这样可以避免非晶硅在制备的过程中部分地转换为多晶硅。具体地，低温沉积的工艺可以为LPCVD（低温化学气相淀积）等，其沉积的温度范围为550℃至570℃。
进一步，步骤S23，对非晶硅层进行离子注入。
如图5所示，为实现掺杂，对非晶硅层221进行离子注入。由于非晶硅层221相对于多晶硅来说，其晶界不明显，在离子注入时，离子注入的深度的分布的杂散性相对较小，因此，在注入的过程中，高能离子一般不会轰击至栅介质层210，或者说，轰击至栅介质层210的离子的能量相对也较小，从而不会导致栅介质层210中的缺陷增加。
优选地，在该实施例中，在离子注入的过程中，注入的元素为磷，离子注入的剂量范围为5×1015个/cm2至1×1016个/cm2，注入的能量范围为25keV~35keV（千电子伏）。
进一步，步骤S24，高温退火激活掺杂并同时使非晶硅层转换为多晶硅层。
如图6所示，进行退火工艺后，非晶硅层221被结晶转换为多晶硅层223，并且，离子注入的杂质在高温退火过程中激活，形成P型或N型的半导体掺杂，多晶硅层223的电阻率大大降低。在高温条件下，有利于多晶硅的转换，同时也有利于降低电阻率，退火的温度优选但不限于在1050℃以上。在该实施例中，退火过程优选地采用RTA工艺，退火的时间为30秒至45秒。通过设置RTA过程中时间、温度等参数，使制备形成的多晶硅层223的方块电阻范围为40欧姆/□至60欧姆/□，因此，多晶硅层223可以用作MOS晶体管的多晶硅栅电极。
至此，多晶硅栅电极的制备基本结束，进一步还可以进行MOS晶体管的其他工艺过程，其为本领域普通技术人员完全能够实现的公开内容，在此不再一一赘述。
需要理解的是，在其后的工艺过程中，可能还包括在多晶硅层223上沉积金属层，进一步通过RTA工艺在多晶硅层223上自对准地形成金属硅化物（salicide）、或者将多晶硅层223全部用来转换形成金属硅化物。不管多晶硅层223在其后的过程中被用来形成什么低电阻率的物质，在本文中，其被定义为多晶硅栅电极。
另外，发明人发现，由于背景技术中所描述的问题在栅电极的面积较大时更加突出，例如，多晶硅栅电极的总面积大于或等于0.001平方英寸(inch^2)时，离子注入所导致的漏电流问题更加突出，因此，在MOS晶体管的多晶硅栅电极的总面积大于0.001平方英寸时，以上制备方法过程更加能凸显减小漏电流的效果。并且，以上制备方法过程优选地在0.35μm、0.5μmCMOS工艺技术代下实施。
发明人通过测试发现，以图2所示实施例的方法制备形成的MOS晶体管，其相对于传统技术制备形成多晶硅栅电极，其栅介质层的漏电流大致可以减小2-4个数量级。
以上例子主要说明了本发明的多晶硅栅电极的制备方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。
Claims (9)
1.一种MOS晶体管的多晶硅栅电极的制备方法，其特征在于，包括以下步骤：
提供用于制备MOS晶体管的半导体衬底并在其上构图形成栅介质层；
在所述栅介质层上沉积非晶硅层；
对所述非晶硅层进行离子注入以实施掺杂；以及
退火激活所述掺杂并同时使所述非晶硅层转换为多晶硅层。
2. 如权利要求1所述的制备方法，其特征在于，沉积所述非晶硅层是在550℃至570℃的低温范围内进行。
3. 如权利要求1或2所述的制备方法，其特征在于，所述退火是在1050℃以上的高温下进行。
4. 如权利要求1或2所述的制备方法，其特征在于，所述退火采用快速热退火工艺。
5. 如权利要求4所述的制备方法，其特征在于，所述快速热退火的时间被设置在30秒至45秒范围内。
6. 如权利要求1所述的制备方法，其特征在于，在所述离子注入的过程中，注入元素为磷，注入的剂量范围为5×1015个/cm2至1×1016个/cm2，注入的能量范围为25keV至35keV 。
7. 如权利要求1所述的制备方法，其特征在于，所述多晶硅层的方块电阻范围为40欧姆/□至60欧姆/□。
8. 如权利要求1所述的制备方法，其特征在于，所述MOS晶体管的多晶硅栅电极的总面积大于0.001平方英寸。
9. 如权利要求1所述的制备方法，其特征在于，所述制备方法在0.35μm或0.5μm的 CMOS工艺技术代下完成。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011104351179A CN103177947A (zh) | 2011-12-22 | 2011-12-22 | Mos晶体管的多晶硅栅电极的制备方法 |
| PCT/CN2012/084292 WO2013091448A1 (zh) | 2011-12-22 | 2012-11-08 | Mos晶体管的多晶硅栅电极的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2011104351179A CN103177947A (zh) | 2011-12-22 | 2011-12-22 | Mos晶体管的多晶硅栅电极的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103177947A true CN103177947A (zh) | 2013-06-26 |
Family
ID=48637724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011104351179A Pending CN103177947A (zh) | 2011-12-22 | 2011-12-22 | Mos晶体管的多晶硅栅电极的制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103177947A (zh) |
| WO (1) | WO2013091448A1 (zh) |
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- 2011-12-22 CN CN2011104351179A patent/CN103177947A/zh active Pending
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| WO2013091448A1 (zh) | 2013-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20130626 |