CN1937181A - 具有镍硅化物的半导体元件与制作镍硅化物的方法 - Google Patents
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Abstract
一种具有镍硅化物的半导体元件与一种制作镍硅化物的方法。首先提供一半导体基底，且上述半导体基底包括多个掺杂区域。接着于上述半导体基底上形成一镍层，再进行一第一快速热工艺，使上述镍层与位于其下方的掺杂区域反应。随后去除未反应的镍层，并进行一第二快速热工艺，以形成具有镍硅化物的半导体元件，其中上述第二快速热工艺包括一峰值退火(spikeanneal)工艺，且其工艺温度介于400至600℃。
Description
技术领域
本发明涉及一种具有镍硅化物的半导体元件与制作镍硅化物的方法，其中半导体元件的源极/漏极区域的表面具有由硅化镍与二硅化镍组成的镍硅化物，且上述镍硅化物利用二次快速热工艺加以制作。
背景技术
金属硅化物由于具有高熔点与低电阻等优点，因此已广泛地应用在集成电路的制作上，特别是在现今集成电路的线宽、接触面积与结深度等都逐渐缩小的情况下，大部分半导体元件的栅极、源极与漏极均需利用金属硅化物以降低栅极电阻、接触电阻(contact resistance)并减少电阻电容延迟效应(RCdelay)等，进而提高半导体元件的驱动电流。
金属硅化物的制作先于半导体基底上形成一金属薄膜，再利用热处理方式加以达成。一般而言，金属薄膜利用物理气相沉积方式，如蒸镀或溅射方式，沉积于半导体基底上并覆盖于欲形成金属硅化物的位置，例如栅极、源极与漏极，接着再对金属薄膜加热使其与其所覆盖的栅极以及源极与漏极反应，从而形成金属硅化物。
金属硅化物除了具有前述可降低栅极电阻、接触电阻与电阻电容延迟效应的优点外，金属硅化物在工艺上的另一项优势在于其具有自行对准功能。就现行技术而言，自行对准金属硅化物(self-aligned silicide，salicide)已广泛地应用于集成电路的制作上。请参考图1至图4。图1至图4为现有制作金属硅化物的方法示意图。如图1所示，首先提供一半导体基底10，其上包括已制作完成的隔离区12，例如场氧化层或浅沟隔离，一栅极介电层14、一多晶硅栅极16设于栅极介电层14之上、一侧壁子结构18设于多晶硅栅极16的侧壁，以及源极/漏极区域20设于多晶硅栅极16与隔离区12之间。
如图2所示，接着利用物理气相沉积方式于半导体基底10上沉积一金属薄膜22，以覆盖多晶硅栅极16与源极/漏极区域20。随后如图3所示，进行一回火工艺，以使金属薄膜22与多晶硅栅极16与源极/漏极区域20反应，并于多晶硅栅极16与源极/漏极区域20的表面形成金属硅化物24。最后如图4所示，去除未反应的金属薄膜22，即完成金属硅化物24的制作。
一般而言，用以制作金属硅化物的金属薄膜主要包括钛、钴与镍等材料，其中二硅化钛虽然具有较低的电阻值(约介于12至20μΩ-cm)，但由于易产生微细线幅效应(narrow linewidth effect)，因此在集成电路的线宽下降至180nm以下时，其片电阻(sheet resistance)会产生剧幅上扬的现象。另一方面，二硅化钴与硅化镍的电阻值虽略高于二硅化钛(二者的电阻值约介于15至20μΩ-cm)，但由于没有明显的微细线幅效应，因此目前广泛地被用作金属硅化物的材料，其中镍更由于在形成相同片电阻的条件下，所消耗的硅厚度较钴为少，因成为目前金属硅化物材料的主流。
然而利用镍作为金属硅化物的材料于工艺中仍存在着待克服的问题。请参考图5与图6。图5与图6分别为利用现有技术制作的具有镍硅化物的半导体元件的示意图。如图5与图6所示，现有半导体元件包括一半导体基底30、隔离区32、一栅极介电层34设于半导体基底30上、一多晶硅栅极36设于栅极介电层34之上、一侧壁子结构38设于多晶硅栅极36的侧壁，以及一源极/漏极区域40设于多晶硅栅极36与隔离区32之间。另外，半导体元件的镍硅化物42，则形成于源极/漏极区域40表面。然而，利用上述现有方法所制作的镍硅化物42，特别是对于P型半导体元件而言，易向下成长而产生如图5所示的尖峰(spiking)缺陷，进而导致源极/漏极区域40与半导体基底30的产生严重的漏电流问题。而除了尖峰(spiking)缺陷外，利用现有方法所制作的镍硅化物42，特别是对于N型半导体元件而言，则易于往水平方向扩散而产生管道(piping)缺陷，如图6所示。一旦发生管道(piping)缺陷，则会导致启始电压下降，而影响半导体元件的操作。
有鉴于此，为了避免上述问题，本发明提供一种具有镍硅化物的半导体元件与制作镍硅化物的方法，其中半导体元件的源极/漏极区域的表面具有由硅化镍与二硅化镍组成的镍硅化物，且镍硅化物利用二次快速热工艺加以制作，藉以避免产生尖峰(spiking)缺陷与管道(piping)缺陷。
发明内容
本发明的目的之一在于提出一种具有镍硅化物的半导体元件与制作镍硅化物的方法，以解决现有技术无法克服的难题。
为获致上述目的，本发明提出一种制作镍硅化物的方法，上述方法的主要包括下列步骤：首先提供一半导体基底，且上述半导体基底包括多个掺杂区域；接着于上述半导体基底上形成一镍层，再进行一第一快速热工艺，使上述镍层与位于其下方的上述掺杂区域反应；随后去除未反应的上述镍层，并进行一第二快速热工艺，其中上述第二快速热工艺包括一峰值退火工艺，且其工艺温度介于400至600℃。
为获致上述目的，本发明还提出一种具有镍硅化物的半导体元件，上述半导体元件主要包括：一半导体基底；多个掺杂区域设于上述半导体基底中；多个栅极结构设于上述半导体基底上；以及多个镍硅化物，分别设于上述掺杂区域内，各镍硅化物包括一由硅化镍组成的硅化镍区域位于各掺杂区域的表面，以及一由二硅化镍组成的二硅化镍口袋区域位于各硅化镍区域与各掺杂区域的界面。
为获致上述目的，本发明还提出一种具有镍硅化物的半导体元件，上述半导体元件主要包括：一半导体基底；多个掺杂区域设于上述半导体基底中；多个栅极结构设于上述半导体基底上；以及多个镍硅化物，分别设于上述掺杂区域内，各镍硅化物由硅化镍与二硅化镍组成，且二硅化镍的重量百分比介于1％至10％。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1至图4为现有制作金属硅化物的方法示意图。
图5与图6分别为利用现有技术制作的具有镍硅化物的半导体元件的示意图。
图7为本发明一优选实施例制作镍硅化物的方法流程图。
图8至图11为本发明一优选实施例制作镍硅化物的方法示意图。
图12至图15为本发明另一优选实施例制作镍硅化物的方法示意图。
简单符号说明
10 半导体基底 12 隔离区
14 栅极介电层 16 多晶硅栅极
18 侧壁子结构 20 源极/漏极区域
22 金属薄膜 24 金属硅化物
30 半导体基底 32 隔离区
34 栅极介电层 36 多晶硅栅极
38 侧壁子结构 40 源极/漏极区域
42 镍硅化物 50 流程步骤
52 流程步骤 54 流程步骤
56 流程步骤 58 流程步骤
60 半导体基底 62 隔离区
64 栅极介电层 66 栅极
68 侧壁子结构 70 源极/漏极区域
72 镍层 73 阻障层
74 硅化镍区域 76 硅化镍
78 二硅化镍口袋区域 80 半导体基底
82 隔离区 84 栅极介电层
86 栅极 88 侧壁子结构
90 源极/漏极区域 92 镍层
93 阻障层 94 硅化镍区域
96 硅化镍 98 镍硅化物区域
具体实施方式
请参考图7。图7为本发明一优选实施例制作镍硅化物的方法流程图。如图7所示，本发明制作镍硅化物的方法包括下列步骤：
步骤50：提供一半导体基底，且半导体基底包括多个掺杂区域；
步骤52：于半导体基底上形成一镍层；
步骤54：进行一第一快速热工艺，使镍层与位于其下方的掺杂区域反应，并生成硅化镍；
步骤56：去除未反应的镍层；以及
步骤58：进行一第二快速热工艺，使部分硅化镍转换为二硅化镍，其中第二快速热工艺包括一峰值退火工艺，且其工艺温度介于400至600℃。
本发明制作镍硅化物的方法的主要特征在于利用一二阶段快速热工艺，亦即在于半导体基底上形成镍层后先进行第一快速热工艺，以于源极/漏极区域形成硅化镍，随后再去除未反应的镍层并进行第二快速热工艺，使部分硅化镍转换成二硅化镍。其中硅化镍的电阻值较低(约介于15至20μΩ-cm)但较不稳定，而二硅化镍的电阻值较高(约介于40至50μΩ-cm)但较稳定，而本发明的方法将部分硅化镍转换为二硅化镍的目的在于利用其稳定性较高的特性，发挥阻障的功用以避免硅化镍向下方或侧向过度生长而产生前述尖峰(spiking)缺陷与管道(piping)缺陷。另外值得说明的是于本发明的优选实施例中，二硅化镍所占的重量百分比仅占1％至10％，因此并不会对镍硅化物的电阻值造成影响，却可有效避免尖峰(spiking)缺陷与管道(piping)缺陷。
请继续参考图8至图11。图8至图11为本发明一优选实施例制作镍硅化物的方法示意图，其中图中仅绘出一半导体元件作为说明。如图8所示，首先提供一半导体基底60，其中半导体基底60可为硅基底或硅覆绝缘(SOI)基底等，且其上包括已制作完成的隔离区62，例如场氧化层或浅沟隔离，一栅极介电层64，如一栅极氧化层、一栅极66设于栅极介电层64之上、一侧壁子结构68设于栅极66的侧壁，以及源极/漏极区域70设于栅极66与隔离区62之间。其中于本实施例中，半导体元件泛指各种晶体管元件、存储器元件与逻辑元件等。
接着如图9所示，利用物理气相沉积方式，例如蒸镀或溅射方式，于半导体基底60上沉积一镍层72，以覆盖栅极66与源极/漏极区域70，其中镍层72可为一镍金属层或一镍合金层。另外，于沉积镍层72后，本发明的方法亦可选择性地于镍层72上再形成一阻障层73，例如一钛层或一氧化钛层，以避免镍层72的氧化。如图10所示，随后进行一第一快速热工艺，以使镍层72与源极/漏极区域70以与栅极66反应，并于源极/漏极区域70的表面形成硅化镍区域74，而于栅极66的表面形成硅化镍76。此外，由于镍层72仅与栅极66以及源极/漏极区域70接触，而于隔离区62与侧壁子结构68并不会生成金属硅化物，因此具有自行对准功能。另外值得说明的是于本实施例中第一快速热工艺可为一持温退火(soak anneal)工艺或一峰值退火工艺，其工艺温度介于250至350℃，并以300℃为优选。
如图11所示，去除阻障层73以及未反应的镍层72，并进行一第二快速热工艺，藉此将硅化镍区域74底部的硅化镍转换为二硅化镍，以于硅化镍区域74底部形成二硅化镍口袋区域78。值得说明的是于本实施例中，第二快速热工艺为一峰值退火工艺，其工艺温度介于400至600℃，并以介于480至520℃为优选，而峰值退火工艺的工艺时间则介于5至20秒，并以介于8至12秒为优选。另外，上述实施例中的峰值退火工艺的工艺时间以T-50定义，所谓T-50指工艺温度到达最高温(假设为T℃)之前的T-50℃与之后的T-50℃的所经历的时间。此外由于在第一快速热工艺中，除了产生硅化镍之外，亦有可能生成另一种高电阻值的镍硅化物：硅化二镍，因此本发明的第二快速热工艺亦具有将硅化二镍转换为硅化镍的功用。
通过上述方法，即可制作出本发明的具有镍硅化物的半导体元件，其中镍硅化物由硅化镍区域与环绕硅化镍区域的二硅化镍口袋区域所组成，且二硅化镍的重量百分比控制于1％至10％之间，藉此不致影响镍硅化物的电阻值又可有效避免尖峰(spiking)缺陷与管道(piping)缺陷。
请参考图12至图15。图12至图15为本发明另一优选实施例制作镍硅化物的方法示意图，其中图中仅绘出一半导体元件作为说明。如图12所示，首先提供一半导体基底80，其上包括已制作完成的隔离区82，一栅极介电层84、一栅极86设于栅极介电层84之上、一侧壁子结构88设于栅极86的侧壁，以及源极/漏极区域90设于栅极86与隔离区82之间。其中于本实施例中，半导体元件泛指各种晶体管元件、存储器元件与逻辑元件等。
接着如图13所示，利用物理气相沉积方式于半导体基底80上沉积一镍层92，以覆盖栅极86与源极/漏极区域90，接着再选择性地于镍层92上沉积一阻障层93以避免镍层92的氧化。如图14所示，随后进行一第一快速热工艺，以使镍层92与源极/漏极区域90以与栅极86反应，并于源极/漏极区域90的表面形成硅化镍区域94，而于栅极86的表面形成硅化镍96。
如图15所示，去除阻障层93与未反应的镍层92，并进行一第二快速热工艺，以将硅化镍区域94中部分硅化镍转换为二硅化镍，而形成一由硅化镍与二硅化镍组成的镍硅化物区域98。其中第二快速热工艺为一峰值退火工艺，且二硅化镍的重量百分比亦控制于1％至10％之间。相较于前一实施例，本实施例不同之处在于通过调整第一快速热工艺与第二快速热工艺的参数，本实施例的镍硅化物所包含的硅化镍与二硅化镍为均匀分布，而非如前一实施例的镍硅化物所包含的硅化镍与二硅化镍具有明显的界面。
本发明的方法将部分硅化镍转换为二硅化镍，并利用二硅化镍稳定性较高的特性，发挥阻障的功用以避免硅化镍向下方或侧向过度生长而产生尖峰(spiking)缺陷与管道(piping)缺陷，因此相较于现有技术，可有效提升半导体元件的电性能与可靠性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (18)
1.一种制作镍硅化物的方法，包括：
提供一半导体基底，且该半导体基底包括多个掺杂区域；
于该半导体基底上形成一镍层；
进行第一快速热工艺，使该镍层与位于其下方的该些掺杂区域反应；
去除未反应的该镍层；以及
进行第二快速热工艺，其中该第二快速热工艺包括峰值退火工艺，且其工艺温度介于400至600℃。
2.如权利要求1所述的方法，其中该第一快速热工艺包括持温退火工艺或峰值退火工艺。
3.如权利要求1所述的方法，其中该第一快速热工艺的工艺温度介于250至350℃。
4.如权利要求1所述的方法，其中该第二快速热工艺的工艺时间介于5至20秒。
5.如权利要求1所述的方法，其中该第二快速热工艺用以于各该掺杂区域的表面形成一硅化镍区域，以及于各该硅化镍区域与各该掺杂区域的界面形成二硅化镍口袋区域。
6.如权利要求1所述的方法，其中该第二快速热工艺用以于各该掺杂区域的表面形成一镍硅化物区域，且各该镍硅化物区域包括硅化镍与二硅化镍。
7.如权利要求1所述的方法，还包括于形成该镍层后，再于该镍层上形成一阻障层。
8.如权利要求7所述的方法，还包括于去除未反应的该镍层时，一并去除该阻障层。
9.如权利要求1所述的方法，其中该镍层包括一镍金属层或一镍合金层。
10.如权利要求1所述的方法，其中该镍层利用物理气相沉积方式形成于该半导体基底上。
11.一种具有镍硅化物的半导体元件，包括：
一半导体基底；
多个掺杂区域，设于该半导体基底中；以及
多个镍硅化物，分别设于该些掺杂区域内，各该镍硅化物包括一由硅化镍组成的硅化镍区域位于各该掺杂区域的表面，以及一由二硅化镍组成的二硅化镍口袋区域位于各该硅化镍区域与各该掺杂区域的界面。
12.如权利要求11所述的具有镍硅化物的半导体元件，其中二硅化镍的重量百分比介于1％至10％。
13.如权利要求11所述的具有镍硅化物的半导体元件，其中该些掺杂区域包括源极/漏极区域。
14.如权利要求11所述的具有镍硅化物的半导体元件，还包括多个栅极结构，设于该半导体基底上。
15.一种具有镍硅化物的半导体元件，包括：
一半导体基底；
多个掺杂区域，设于该半导体基底中；以及
多个镍硅化物，分别设于该些掺杂区域内，各该镍硅化物由硅化镍与二硅化镍组成，且二硅化镍的重量百分比介于1％至10％。
16.如权利要求15所述的具有镍硅化物的半导体元件，其中于各该镍硅化物中硅化镍与二硅化镍为均匀分布。
17.如权利要求15所述的具有镍硅化物的半导体元件，其中该些掺杂区域包括源极/漏极区域。
18.如权利要求15所述的具有镍硅化物的半导体元件，还包括多个栅极结构，设于该半导体基底上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2005101096731A CN1937181B (zh) | 2005-09-19 | 2005-09-19 | 具有镍硅化物的半导体元件与制作镍硅化物的方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2005101096731A CN1937181B (zh) | 2005-09-19 | 2005-09-19 | 具有镍硅化物的半导体元件与制作镍硅化物的方法 |
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| Publication Number | Publication Date |
|---|---|
| CN1937181A true CN1937181A (zh) | 2007-03-28 |
| CN1937181B CN1937181B (zh) | 2010-11-17 |
Family
ID=37954592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2005101096731A Active CN1937181B (zh) | 2005-09-19 | 2005-09-19 | 具有镍硅化物的半导体元件与制作镍硅化物的方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN1937181B (zh) |
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| CN1937181B (zh) | 2010-11-17 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |