JP2010010443A

JP2010010443A - 半導体装置およびその製造方法

Info

Publication number: JP2010010443A
Application number: JP2008168624A
Authority: JP
Inventors: Fumio Otsuka; 文雄大塚
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2010-01-14

Abstract

【課題】ｈｉｇｈ−ｋ膜を含むＦＥＴにおいて、低抵抗金属として高融点金属を用いた場合のイオン注入時のゲートにおけるドーパント突き抜けの問題と、低抵抗金属のグレインサイズの下地依存に起因したＰＭＩＳトランジスタとＮＭＩＳトランジスタとのゲート抵抗の差を解決する。
【解決手段】ｈｉｇｈ−ｋ膜４上に形成されるゲート電極を、仕事関数金属膜５とその上部の第一の低抵抗膜６、第二の低抵抗膜７で構成したＭＩＳトランジスタにおいて、仕事関数金属膜５上の、タングステンからなる第一の低抵抗膜６のグレインサイズを前記第一の低抵抗膜６上の第二の低抵抗膜７のグレインサイズより小さくする。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、低スタンバイ電力用途を目的とした、誘電率がＳｉＯ_２より高いゲート絶縁膜（ｈｉｇｈ−ｋ膜）を有する半導体装置に適用して有効な技術に関するものである。

半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、酸化シリコン膜からなるゲート絶縁膜の薄膜化が急速に進んでいることから、ＭＩＳトランジスタをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート絶縁膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になってきた。そのため、ゲート絶縁膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、トランジスタの動作速度の低下が顕著になってきた。また、ゲート絶縁膜の膜厚が薄くなると、直接トンネル現象と呼ばれる量子効果によって電子がゲート絶縁膜中を通り抜けるようになるために、リーク電流が増大する。

そこで、ゲート絶縁膜に誘電率の高い材料を用いることが検討されている。例えば、酸化シリコン膜に窒素を添加し、窒素濃度を高くすることによって誘電率を高くした絶縁膜や、いわゆるｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜が挙げられる。このｈｉｇｈ−ｋ膜の材料としては、比誘電率が約２０〜２５の酸化ハフニウム（ＨｆＯ_Ｘ）や、この酸化ハフニウムにシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を混合して結晶化温度を上げた材料（ＨｆＡｌＯ_Ｘ、ＨｆＳｉＯ_Ｘ）、さらに希土類酸化物（Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３など）が有力視されている。

しかし、ｈｉｇｈ−ｋ膜のドーパントの拡散定数はＳｉＯ_２のそれより高いので、ＣＭＩＳ形成フローにおけるソース・ドレイン注入時のイオン突き抜けが問題となる。

例えば、特許文献１（特開２００５−２５１８０１号公報）には、Ｓｉゲートの場合はグレインサイズが相対的に大きい下層電極と、グレインサイズが相対的に小さい上層電極とを形成することにより、ゲート内のグレイン境界に沿った拡散を抑えることでイオンのゲート下への漏れを防止する手法が開示されている。

また、特許文献２（特開２０００−３１４７５号公報）には、ゲート電極において多層膜からなるゲート電極を形成することにより、イオン注入を行った際に粒界すり抜けを防止する手法が開示されている。

また、非特許文献１（２００７年半導体テクノロジー大全ｐ．３５７−ｐ．３６０）には、ゲート絶縁膜の上部にＮＭＩＳ、ＰＭＩＳで異なった金属を用いる「デュアルメタルゲート」が開示されている。
特開２００５−２５１８０１号公報特開２０００−３１４７５号公報半導体テクノロジー大全（２００７）ｐ．３５７−ｐ．３６０

低抵抗膜の抵抗を下げるにはグレインサイズを大きくする必要がある。このためＡｒを用いたスパッタ法でタングステン膜を形成する場合は、Ａｒのパワーを数百Ｗ以上とし、Ａｒエネルギーを高くした条件でスパッタするのが一般的である。

しかしながら、図２に示すように、グレインサイズが膜厚より大きくなるとグレインの境界がタングステン膜を寸断するようになる。この場合は、ソース・ドレインのイオン注入時にドーパントがグレイン境界を伝わってゲート下まで突き抜けやすくなり、しきい値電圧のバラツキが発生する。

また、Ａｒエネルギーの高い条件で低抵抗膜を形成すると、下地の仕事関数金属のグレイン状態で低抵抗膜のグレイン状態が大きく異なる。例えば、アモルファスの場合は、低抵抗膜のグレインサイズは１００ｎｍ程度に大きくなる。

また、下地の仕事関数金属の配向がランダムである場合は、低抵抗膜も配向が定まらずグレインサイズは５０ｎｍ以下になる。

このため、ＮＭＩＳとＰＭＩＳとで２種金属膜を仕事関数金属に用いたデュアルメタルゲートの場合は、低抵抗膜のグレインサイズの違いにより、ＮＭＩＳとＰＭＩＳとでゲート抵抗に違いが生じる。具体的には、Ｐ型金属としてのＴｉＮ上のタングステン膜の抵抗はＮ型金属としてのＴａＳｉＮ上のタングステン膜の抵抗よりも約２倍高くなる。

本発明の第一の目的は、デュアルメタルゲートにおいて低抵抗金属として高融点金属を用いた場合のドーパント突き抜けの問題を解決することにある。

また、本発明の第二の目的は、低抵抗膜のグレインサイズの下地依存に起因したＰＭＩＳとＮＭＩＳとのゲート抵抗の差を解決することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願における第一の発明は、シリコン基板上に形成された仕事関数金属に接する第一の低抵抗膜のグレインサイズを小さくし、前記第一の低抵抗膜に接する第二の低抵抗膜のグレインサイズを、前記第一の低抵抗膜より大きくすることを含み、また、グレインサイズを小さくするにはＡｒエネルギーを小さくすればよいことから、第一の導電膜はＡｒエネルギーを下げた条件で形成し、第二の導電膜はＡｒエネルギーを高くした条件で形成するか、もしくは第一の低抵抗膜はイオンビームスパッタで形成し、第二の低抵抗膜はマグネトロンスパッタで形成するものである。

また、本願における第二の発明は、ＮＭＩＳとＰＭＩＳで異なる仕事関数膜を有するＭＩＳトランジスタにおいて、それぞれの仕事関数膜に接する第一の低抵抗膜のグレインサイズを小さくし、前記第一の低抵抗膜に接する第二の低抵抗膜のグレインサイズを、前記第一の低抵抗膜より大きくすることを含み、また、グレインサイズを小さくするにはＡｒエネルギーを小さくすればよいことから、第一の導電膜はＡｒエネルギーを低くした条件で形成し、第二の導電膜はＡｒエネルギーを高くした条件で形成するか、もしくは第一の低抵抗膜はイオンビームスパッタで形成し、第二の低抵抗膜はマグネトロンスパッタで形成するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本願における第一の発明によれば、グレイン境界がゲートを寸断することがなくなるので、ソース・ドレイン形成時のイオンの突き抜けを防止できる。

また、本願における第二の発明によれば、タングステン膜のグレインサイズに仕事関数金属依存がなくなるので、ＰＭＩＳとＮＭＩＳで同一のゲート抵抗を得ることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。

また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本発明に係る半導体装置の一例として、本実施の形態１では、ＭＩＳ（Metal Insulator Semiconductor）トランジスタを備えた半導体装置について、ＮＭＩＳを例に説明する。

図１は、本実施の形態１に係るＭＩＳトランジスタを備えた半導体装置の要部を模式的に示す断面図である。図２および図３は、図１のＭＩＳトランジスタの低抵抗膜を模式的に示す拡大断面図である。図１に示すように、ＭＩＳトランジスタは、シリコン基板１、ｈｉｇｈ−ｋ膜４および仕事関数金属膜５、第一の低抵抗膜６、第二の低抵抗膜７からなるゲート電極から構成されるＭＩＳ構造を有している。例えば、ＭＩＳトランジスタのゲート長は、１０ｎｍ程度であり、ゲート絶縁膜であるｈｉｇｈ−ｋ膜４の等価酸化膜厚（ＥＯＴ：Equivalent Oxide Thickness）は、０．５ｎｍ程度である。なお、本実施の形態１では、ゲート長を１０ｎｍ程度とした場合について説明するが、ゲート長が１０ｎｍ以下であっても良い。

シリコン基板１には、ＭＩＳトランジスタのソース・ドレイン領域１３となる高濃度半導体領域が形成されている。また、図９に示すように、このソース・ドレイン領域１３の表面側には、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド１４が形成されており、上部の金属配線層１７とコンタクトプラグ１６を介して電気的に接続される。

ゲート電極の側壁には、オフセットスペーサ９が形成されており、さらにその外側にはサイドウォール１２が形成されている。

ｈｉｇｈ−ｋ膜４は、例えばハフニウムを含む酸化物を適用することができる。具体的には、比誘電率が約２０〜２５の酸化ハフニウム（ＨｆＯ_Ｘ）を適用することができる。また、この酸化ハフニウムにシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を混合して結晶化温度を上げた材料（ＨｆＡｌＯ_Ｘ、ＨｆＳｉＯ_Ｘ）を適用しても良い。本実施の形態１では、ＨｆＳｉＯＮを使用する。

次に、本実施の形態１に係る半導体装置の製造方法の一例について図４〜図９を参照して説明する。図４〜図９は、本実施の形態１における製造工程中の半導体装置の要部を模式的に示す断面図である。

まず、図４に示すようなシリコン基板１に素子分離層２を形成し、図５に示すように、シリコン基板１の主面上にＨｆＳｉＯＮから成るｈｉｇｈ−ｋ膜４をゲート絶縁膜として形成する。

続いて、ｈｉｇｈ−ｋ膜４上に仕事関数金属であるＴａＳｉＮ膜５、グレインサイズの小さいタングステンからなる第一の低抵抗膜６、グレインサイズの大きいタングステンからなる第二の低抵抗膜７、ハードマスクであるＳｉＮ膜８を順次形成した後、図６に示すように、リソグラフィーとエッチングによりゲート電極を形成する。このとき、従来は低抵抗膜が一層のみで、タングステンのグレインサイズが膜厚より大きくなるとグレインの境界が低抵抗膜を寸断するようになり、イオン注入時のドーパントの突き抜けの原因になっていた。そこで本発明の実施の形態では、低抵抗膜を二層にし、第一の低抵抗膜６のグレインサイズを小さくすることにより、イオン注入時のドーパントの突き抜けを防止できる。

続いて、図７に示すように、オフセットスペーサ９を形成する。オフセットスペーサ９は、シリコン基板１上にＣＶＤ法で酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成する。次いで、シリコン基板１にＮ型ドーパントであるＡｓを注入し、ソース・ドレインエクステンション１０を形成し、ボロン注入によりパンチスルーストッパとしてｈａｌｏ領域１１を形成する。

続いて、図８に示すように、ゲート側面サイドウォール１２を形成し、シリコン基板１にＡｓを注入してソース・ドレイン領域１３を形成する。次に、ソース・ドレイン領域１３の表面をシリサイド化し、シリサイド１４を形成する。このシリサイド１４を形成するには、例えばシリコン基板１上にニッケル（Ｎｉ）を堆積し、熱処理することでニッケルシリサイド（ＮｉＳｉ）を形成する。これまでの工程によって、ＭＩＳトランジスタが形成される。

続いて、図９に示すように、シリコン基板１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１５を堆積した後、ソース・ドレイン領域１３の上部にコンタクトホールを形成し、そのコンタクトホールの内部にタングステンのコンタクトプラグ１６を埋め込んだ後、例えば他の半導体素子と電気的に接続される金属配線層１７を層間絶縁膜１５上に形成することによって半導体装置が得られる。

（実施の形態２）
本発明に係る半導体装置の一例として、本実施の形態２では、ＭＩＳトランジスタを備えた半導体装置について説明する。

本実施の形態２に係る半導体装置の製造方法では、図１０から図１８を用いてＣＭＩＳの形成プロセスフローを示す。

まず、図１０に示すように、シリコン基板１８に素子分離膜１９を形成する。

次に、図１１に示すように、ＰＭＩＳ領域にｎ型のイオンのリンを、ＮＭＩＳ領域にｐ型イオンのボロンを注入し、ｎウエル２０およびｐウエル２１を形成した後、ｎウエル２０およびｐウエル２１上にＨｆＳｉＯＮから成るゲート絶縁膜としてのｈｉｇｈ−ｋ膜２２、Ｐ型金属としてのＴｉＮ膜２３、ハードマスクとしてのＳｉＮ膜２４を順次形成する。

次に、図１２に示すように、ｐウエル領域のＳｉＮ膜２４をリソグラフィーとエッチングにより除去し、ＴｉＮ膜２３を過酸化水素水溶液によりエッチングする。

次に、図１３に示すように、ＮメタルとしてのＴａＳｉＮ膜２５と、ハードマスクとしてのＳｉＮ膜２６を順次形成する。

続いて、図１４に示すように、ｎウエル上のハードマスクＳｉＮ膜２６と、ＴａＳｉＮ膜２５をリソグラフィーとエッチングにより除去し、図１５に示すように、ハードマスク２４、２６をＨＦ水溶液で除去する。

次に、図１６に示すように、Ａｒのエネルギーの低い条件でタングステンからなる第一の低抵抗膜２７を形成し、Ａｒのエネルギーの高い条件でタングステンからなる第二の低抵抗膜２８を形成し、ハードマスクとしてのＳｉＮ膜２９を順次形成する。ここで、従来は、低抵抗膜は一層のみであり、そのグレインサイズが仕事関数金属に依存したために、ＰＭＩＳとＮＭＩＳとのゲート抵抗に差が生じていたが、本発明の実施の形態では低抵抗膜を二層にしたため、第二の低抵抗膜のグレインサイズに仕事関数金属依存がなくなるので、ＰＭＩＳとＮＭＩＳで同一のゲート抵抗を得ることができる。

この後の工程は、実施の形態１に従う。すなわち、図１７〜図２０に示すように、ゲート電極を形成し、オフセットスペーサ３０形成後、ＮＭＩＳエクステンション３１にはＡｓ、ＮＭＩＳのｈａｌｏ領域３２にはＢ、ＰＭＩＳエクステンション３３にはＢ、ＰＭＩＳのｈａｌｏ領域３４にはＡｓをそれぞれ注入する。次に、ゲート側面にサイドウォール３５を形成し、ＮＭＩＳにはＡｓ、ＰＭＩＳにはＢを注入しソース・ドレインを形成し、ソース・ドレイン上をシリサイド化し、層間絶縁膜３９を形成した後、コンタクトプラグ４０、金属配線層４１を形成し、半導体装置を完成させる。

本発明は、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜を有するＭＩＳトランジスタの製造に幅広く利用されるものである。

本発明の実施の形態１に係るＭＩＳトランジスタを備えた半導体装置の要部を模式的に示す断面図である。図１のＭＩＳトランジスタの要部の一例を模式的に示す拡大断面図である。図１のＭＩＳトランジスタの要部の一例を模式的に示す拡大断面図である。本実施の形態１における製造工程中の半導体装置の要部を模式的に示す断面図である。図４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。本実施の形態２における製造工程中の半導体装置の要部を模式的に示す断面図である。図１０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。図１９に続く製造工程中の半導体装置の要部を模式的に示す断面図である。

符号の説明

１シリコン基板（半導体層）
２素子分離層
４ｈｉｇｈ−ｋ膜（ゲート絶縁膜）
５仕事関数金属膜
６第一の低抵抗膜
７第二の低抵抗膜
８ＳｉＮ膜(ハードマスク)
９オフセットスペーサ
１０ソース・ドレインエクステンション
１１ｈａｌｏ領域
１２ゲート側面サイドウォール
１３ソース・ドレイン領域
１４シリサイド
１５層間絶縁膜
１６コンタクトプラグ
１７金属配線層
１８シリコン基板
１９素子分離膜
２０ｎウエル
２１ｐウエル
２２ｈｉｇｈ−ｋ膜（ゲート絶縁膜）
２３ＴｉＮ膜（Ｐ型金属）
２４ＳｉＮ膜（ハードマスク）
２５ＴａＳｉＮ膜（Ｎメタル）
２６ＳｉＮ膜（ハードマスク）
２７第一の低抵抗膜
２８第二の低抵抗膜
２９ＳｉＮ膜（ハードマスク）
３０オフセットスペーサ
３１ＮＭＩＳエクステンション
３２ｈａｌｏ領域
３３ＰＭＩＳエクステンション
３４ｈａｌｏ領域
３５ゲート側面サイドウォール
３６ソース・ドレイン領域
３７ソース・ドレイン領域
３８シリサイド
３９層間絶縁膜
４０コンタクトプラグ
４１金属配線層

Claims

シリコン基板と、
前記シリコン基板上に形成された高誘電率膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、仕事関数を決定する導電膜と、
前記導電膜上に形成された第一の低抵抗膜と、
前記第一の低抵抗膜上に形成された第二の低抵抗膜と、
からなるゲート電極を備えたＭＩＳトランジスタを有する半導体装置であって、前記第一の低抵抗膜と前記第二の低抵抗膜とが同一の金属で構成され、前記第一の低抵抗膜のグレインサイズと前記第二の低抵抗膜のグレインサイズが異なっており、前記第一の低抵抗膜のグレインが、前記第一の低抵抗膜と前記第二の低抵抗膜との境界面で終端していることを特徴とする半導体装置。
前記第一の低抵抗膜のグレインサイズが前記第二の低抵抗膜のグレインサイズより小さいことを特徴とする請求項１記載の半導体装置。
シリコン基板と、
前記シリコン基板上に形成された高誘電率膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成された仕事関数を決定する第一の導電膜と、
前記第一の導電膜上に形成された第一の低抵抗膜と、
前記第一の低抵抗膜上に形成された第二の低抵抗膜と、
からなるゲート電極を備えたＮＭＩＳトランジスタと、
前記シリコン基板上に形成された高誘電率膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成された仕事関数を決定する第二の導電膜と、
前記第二の導電膜上に形成された第一の低抵抗膜と、
前記第一の低抵抗膜上に形成された第二の低抵抗膜と、
からなるゲート電極を備えたＰＭＩＳトランジスタと
を有する半導体装置において、前記第一の低抵抗膜と前記第二の低抵抗膜とが同一の金属で構成され、前記第一の低抵抗膜のグレインサイズと前記第二の低抵抗膜のグレインサイズが異なっており、前記第一の低抵抗膜のグレインが、前記第一の低抵抗膜と前記第二の低抵抗膜との境界面で終端していることを特徴とする半導体装置。
前記第一の低抵抗膜のグレインサイズが前記第二の低抵抗膜のグレインサイズより小さいことを特徴とする請求項３記載の半導体装置。
（ａ）シリコンウエハ上に高誘電率膜を含むゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に仕事関数を決定する導電膜を形成する工程と、
（ｃ）前記導電膜上に第一の低抵抗膜をスパッタリング法で形成する工程と、
（ｄ）前記第一の低抵抗膜上に第二の低抵抗膜をスパッタリング法で形成する工程と、
（ｅ）前記導電膜と前記第一、第二の低抵抗膜をエッチングしてゲート電極を形成する工程と、
によってＭＩＳトランジスタを形成する半導体装置の製造方法であって、
前記（ｃ）工程で前記第一の低抵抗膜を形成する際に、前記シリコンウエハと前記第一の低抵抗膜形成用のターゲットとの間に印加する電圧は、前記（ｄ）工程で前記第二の低抵抗膜を形成する際に、前記シリコンウエハと前記第二の低抵抗膜形成用のターゲットとの間に印加する電圧よりも低くすることを特徴とする半導体装置の製造方法。