KR20090130844A - 하이 ｋ 게이트 유전체를 갖는 ＣＭＯＳ 회로 - Google Patents

하이 ｋ 게이트 유전체를 갖는 ＣＭＯＳ 회로 Download PDF

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KR20090130844A
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샬롯 드완 아담스
에드아르드 알버트 까르띠에
브루스 베네트 도리스
비자이 나라야난
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

제 1 유형 FET가 제 1 라이너를 포함하고, 그 라이너가 산화물(20) 및 질화물(20') 부분을 갖지 않는 CMOS 구조가 개시된다. 질화물 부분은 라이너의 에지 세그먼트를 형성하고 있다. 이들 질화물 부분은 산소가 제 1 유형 FET의 제 1 하이 k 유전체(10)에 도달하는 것을 방지하는 것이 가능하다. CMOS 구조의 제 2 유형 FET는 잘화물 부분(21)을 갖지 않는 라이너를 갖는다. 따라서, 산소가 제 1 유형 FET의 임계 전압에 영향을 미치지 않고, 제 2 유형의 임계 전압을 쉬프트하는 것이 가능하다. 본 개시 내용은 상이한 유형의 FET 디바이스가 서로 간에 독립적인 그 임계 값을 갖는 CMOS 구조를 생성하는 방법을 또한 개시한다.

Description

ＣＭＯＳ 구조 프로세스 방법{CMOS CIRCUITS WITH HIGH-K GATE DIELECTRIC}
본 발명은 전자 디바이스에 관한 것이다. 특히, 게이트 유전체를 포함하는 하이 k(high-k)를 갖는 CMOS 구조, 및 게이트 유전체를 산소에 노출시킴으로써 임계 전압을 조정하는 방식에 관한 것이다.
현재의 집적 회로는 막대한 다수의 디바이스를 포함한다. 보다 작은 디바이스 및 축소 그라운드 규칙은 성능을 증강시키고 예산을 감소시키기 위한 과제이다. FET(field-effect-transistor) 디바이스는 치수가 축소되고 있으며, 기술은 보다 복잡해지고 있고, 디바이스 구조가 변화하며 디바이스의 한 세대로부터 다음 세대로의 예상된 성능 증강을 유지하도록 새로운 제조 방법이 요구된다. 마이크로일렉트로닉스의 주요 재료는 실리콘(Si), 또는 보다 폭넓게는 Si 기반형 재료이다. 마이크로일렉트로닉스를 위해 중요한 하나의 이러한 Si 기반형 재료는 실리콘 게르마늄(SiGe) 합금이다. 본 개시 내용의 실시예의 디바이스는 전형적으로 단결정 Si 기반형 재료 디바이스 기술의 일부분이다.
서브마이크론 센서의 디바이스에서 성능 향상을 크게 유지하는데 큰 어려움 이 존재한다. 따라서, 치수를 축소하지 않고 성능을 향상시키는 방법이 중요해지고 있다. 게이트 유전체가 실제로 보다 얇아지도록 할 필요 없이 보다 높은 게이트 유전체 캐패시턴스를 향해 유망한 수단이 존재한다. 이러한 접근법은 소위 하이 k 재료의 사용을 수반한다. 이러한 재료의 유전 상수는 약 3.9의 SiO2의 유전 상수보다 현저하게 높다. 하이 k 재료는 물리적으로 산화물보다 현저하게 두꺼울 수 있으며, 보다 낮은 등가 산화막 두께(equivalent oxide thickness, EOT)를 또한 갖는다. 당 분야에서 알려진 개념인 EOT는 대상의 절연체층으로서 단위 면적 당 동일한 캐패시턴스를 갖는 SiO2층과 같은 두께를 지칭한다. 당 분야의 FET 디바이스의 현재 상태에서, 2㎚ 미만의 바람직하게 1㎚ 미만의 EOT를 지향하고 있다.
디바이스 성능은 금속 게이트의 사용에 의해 또한 증강된다. 게이트 절연체에 인접한 폴리 Si 내의 공핍 영역은 게이트 대 채널을 증가시키거나 또는 동등하게는 EOT를 감소시키는데 장해가 될 수 있다. 해결책은 금속 게이트를 사용하는 것이다. 금속 게이트는 게이트의 폭 방향을 따라 양호한 도전성을 또한 보증하여, 게이트의 가능한 RC 지연의 위험을 감소시킨다.
고 성능 소형 FET 디바이스는 정밀한 임계 전압 제어가 또한 필요하다. 동작 전압이 2V 이하로 감소함에 따라, 임계 전압이 또한 감소해야 하며, 임계 전압은 보다 덜 허용 가능하게 된다. 상이한 게이트 유전체, 또는 상이한 게이트 재료와 같은 새로운 요소마다, 임계 전압에 영향을 준다. 때때로 이러한 영향은 원하는 임계 전압 값을 성취하는데 저해가 된다. 디바이스에 대해 다른 영향을 주지 않고, 임계 전압에 영향을 줄 수 있는 임의의 기법이 유용한 기법이다. 하이 k 유전체가 게이트 절연체에 존재할 때 이용 가능한 하나의 이러한 기법은 게이트 유전체를 산소에 노출시키는 것이다. 산소로의 노출 시에 하이 k 재료는 PFET 임계값을 감소시키고 PFET 임계값을 증가시킨다. 이러한 효과는 알려져 있으며 이전에도 사용되어 왔다. 불행하게도, PFET 및 NFET 디바이스의 임계값을 동시에 쉬프트하는 것은 CMOS 구조에 대해 채택 가능한 엄격한 범위에서 정확하게 임계값을 초래할 수 없다. 하나의 유형의 디바이스의 임계값이 다른 유형의 디바이스의 임계값을 변경하지 않고 독립적으로 조정될 수 있는 구조체 및 기법에 대한 강한 필요성이 존재한다. 지금까지, 이러한 구조체 및 기법은 개시되어 있지 않다.
발명의 개요
기술된 문제점의 관점에서, 본 발명의 실시예는 적어도 하나의 제 1 유형 FET 디바이스 및 적어도 하나의 제 2 유형 FET 디바이스를 포함하는 CMOS 구조를 개시한다. 제 1 유형 FET는 제 1 하이 k(high-k) 유전체를 갖는 제 1 게이트 절연체를 포함한다. 제 1 유형 FET는 또한 산화물 및 질화물 부분을 갖는 제 1 라이너를 포함한다. 질화물 부분은 상기 제 1 라이너의 에지 세그먼트를 형성하고 있고, 질화물 부분은 산소가 제 1 하이 k 유전체에 도달하는 것을 방지하는 것이 가능하다. 제 2 유형 FET는 제 2 하이 k 유전체를 갖는 제 2 게이트 절연체, 및 질화물 부분 없이 산화물로 되어 있는 제 2 라이너를 포함한다. 따라서, 산소가 제 2 하이 k 유전체에 도달하여 제 2 유형의 FET 디바이스의 임계 전압을 쉬프트하는 것이 가능하다.
본 발명은 CMOS 구조를 생성하는 방법을 또한 개시한다. 방법은 제 1 하이 k 유전체(high-k dielectric)를 포함하는 제 1 게이트 절연체 및 본질적으로 산화물로 구성되는 제 1 라이너(liner)를 포함하는 제 1 유형 FET 디바이스에서 제조하는 단계를 포함한다. 제 2 하이 k 유전체를 포함하는 제 2 게이트 절연체 및 본질적으로 산화물로 구성되는 제 2 라이너를 또한 포함하는 제 2 유형 FET 디바이스를 제조하는 단계를 포함한다. 방법은 또한 제 1 라이너의 에지 부분이 비어 있는(empty) 그루브로 대체될 때까지 제 1 라이너를 에칭하는 단계를 포함한다. 질화물이 이전에 생성된 비어 있는 그루브를 채우는 방식으로, 질화물을 순응적으로 증착한다. 이것은 제 1 라이너에 대해 질화물 에지 세그먼트 부분을 초래한다. 방법은 또한 제 1 유형 FET 디바이스 및 제 2 유형 FET 디바이스를 산화물에 노출하는 단계를 포함한다. 산소가 제 2 게이트 절연체의 제 2 하이 k 유전체에 도달하는 제 2 라이너를 통해 침투하고, 제 2 유형 FET 디바이스의 임계 전압의 사전 결정된 쉬프트를 초래하는 한편, 제 1 라이너의 질화물 에지 세그먼트 부분으로 인해, 산소가 제 1 게이트 절연체의 제 1 하이 k 유전체로 침투 불가능하여, 제 1 유형 FET 디바이스의 임계 전압이 변경되지 않은 채로 유지된다.
도면의 간단한 설명
본 발명의 이들 및 다른 특징은 첨부된 상세한 설명 및 도면으로부터 명백해질 것이며, 도면에서,
도 1은 본 발명의 실시예에 따른 라이너 에지 세그먼트를 형성하는 질화물 부분을 갖는 하나의 디바이스의 라이너를 갖는 CMOS 구조의 개략적인 단면도이고,
도 2는 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 초기 스테이지의 개략적인 단면도이며,
도 3은 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 후속 스테이지의 개략적인 단면도이고,
도 4는 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 비어 있는 그루브가 라이너의 에지에서 생성되는 스테이지의 개략적인 단면도이며,
도 5는 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 이전에 생성된 그루브를 채우도록 질화물이 증착되는 스테이지의 개략적인 단면도이고,
도 6은 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 산소 노출이 하나의 유형의 디바이스의 임계치를 쉬프트하는 스테이지의 개략적인 단면도이며,
도 7은 본 발명의 실시예에 따른 적어도 하나의 CMOS 회로를 포함하는 프로세서의 기호 표시이다.
FET(field-effect-transistor)는 전자 분야에서 잘 알려져 있다. FET의 표준 구성요소는 소스, 드레인, 소스와 드레인 사이의 바디(body), 게이트이다. 바디는 통상적으로 기판의 일부분이며 통상 기판으로 불리운다. 게이트는 바디를 오버레이(overlay)하고 있으며 소스와 드레인 사이의 바디 내에 도전 채널을 유도하 는 것이 가능하다. 통상적인 용어에서, 채널은 바디에 의해 호스트된다. 게이트는 게이트 절연체 의해 바디로부터 분리된다. 두 유형의 FET, 즉, PFET라 불리우는 정공 도전형, 및 NFET라 불리우는 전자 도전형이 존재한다. 동일한 칩 상에서 통상적이되 배타적인 PFET 및 NFET 디바이스가 CMOS 회로로 와이어링된다. CMOS 회로는 적어도 하나의 PFET 및 적어도 하나의 NFET 디바이스를 포함한다. 제조 또는 프로세스에 있어, NFET 및 PFET 디바이스가 동일한 칩 상에서 함께 제조될 때, CMOS 프로세싱 및 CMOS 구조의 제조를 다루는 것이다.
FET 동작 시에, 전기적 속성은 임계 전압이다. 게이트 및 소스 사이의 전압이 임계 전압을 능가할 때, 디바이스는 소스 및 드레인 사이의 전류를 운반하는 것이 가능하다. 일반적으로, NFET 임계 전압은 포지티브이고, PFET 임계 전압은 네거티브이다. 그러나, 당 분야에서 그 절대 값에 의해서만 두 유형의 디바이스의 임계값을 지칭하는 것이 통상적이다. FET 디바이스에 대해 임계값은 고유의 속성이다.
FET 디바이스는 전형적으로 100㎚보다 작은 게이트 길이를 갖는 보다 작은 크기로 스케일링되며, 즉 바디 조정 및 채널 도핑에 의해 임계 전압을 설정하는 통상적인 방식은 효과를 상실한다. 게이트 재료의 효과적인 일 함수, 및 게이트 절연체 특성은 FET가 약 2V보다 낮은 범위에서 통상적으로 동작하는 소형의 FET의 임계값을 결정하는데 있어 중요한 인자가 되어 가고 있다. 성능 구동 기술의 방향은 게이트 절연체에 대한 금속 게이트 및 하이 k 유전체의 사용을 향하고 있다. 그러나, 게이트 절연체에서의 특정의 금속 게이트 및 특정의 하이 k 유전체의 최적의 결합은 성능, 또는 프로세싱 관점으로부터 NFET 및 PFET 디바이스에 대해 최적의 임계값을 초래하지 않을 수 있다.
하이 k 재료를 포함하는 게이트 유전체를 산소에 노출하는 것은 게이트 일 함수가 p+ 실리콘 일 함수를 향해 이동하는 것처럼 이와 동일한 방향으로 디바이스 임계값을 쉬프트하는 것을 초래할 수 있음이 알려져 있다. 이것은 PFET 임계값을 낮추는 것, 즉, 네거티브 전압을 보다 작게 하는 것, 및 NFET 임계값을 높이는 것, 즉, 포지티브 전압을 보다 크게 하는 것을 초래할 수 있다. 상대적으로 낮은 온도에서 이러한 산소 노출을 수행하는 것이 바람직하다. 따라서, 이러한 임계값 쉬프팅 동작은 디바이스 제조 시에 늦게, 전형적으로 소스 및 드레인이 활성화된 이후에 발생해야 한다. 이러한 요건은 실질적으로 프로세싱의 대부분이 이미 수행되었을 때, 예를 들어, 게이트 및 게이트 측벽이 모두 적절하게 위치하고, 게이트 절연체가 각종 재료의 몇몇 층 아래에서 쉬프트될 때 제조 프로세스의 시점에서 게이트 유전체 내의 하이 k 재료를 노출해야 하는 것을 의미한다. 그러나, 환경으로부터 게이트 절연체로 도달하는 산소에 대한 경로가 존재할 수 있다. 이러한 경로는 라이너 내부에 있을 수 있다. 특히, 게이트 및 소스/드레인 영역 위에서, 모든 구조 위에서 본질적으로 순응적으로 증착되는 얇은 절연층인 라이너의 사용은 CMOS 프로세싱에 있어 표준 실행이다. 디바이스의 임계값을 조정하기 위해 중요한 특성은 라이너가 산소에 의해 침투 가능해야 한다는 것이다. 실제로, 라이너를 통한 산소로 인한 이러한 임계값 쉬프트는, 예를 들어, 보고서: "2005 Symposium on VLSI Technology Digest of Technical Papers, Pg. 230, by E. Cartier"에서와 같이 당 분야에서 알려져 있다. 그러나, 상이한 유형의 디바이스의 임계값이 개별적으로 조정될 수 있으면, 바람직할 것이다. 다른 유형의 디바이스의 임계값에 영향을 미치지 않고, 하나의 유형의 디바이스의 임계값을 변경하는 산소 노출과 같은 임계값 타이밍 기법을 사용하고자 하는 것을 의미한다. 본 발명의 실시예는 하나의 유형의 FET에 대해 산소 확산을 허용하는 라이너를 구비하는 한편, 산소가 침투 불가능하게 되는 방식으로 다른 유형의 FET의 라이너를 수정함으로써 디바이스 임계값의 이러한 선택적 조정을 개시한다.
도 1은 라이너 에지 세그먼트를 형성하는 질화물 부분을 갖는 하나의 디바이스의 라이너를 갖는 CMOS 구조의 개략적인 단면도이다. 이러한 제조 스테이지에서 CMOS 구조는 FET 중 하나에 대한 임계값 쉬프트를 초래할 수 있는 저온 산화에 노출된다. 임계값 쉬프트는 어느 유형의 디바이스가 산소 확산을 게이트 절연체로 허용하는지에 따라, PFET의 임계값이 낮아지는 한편, NFET의 임계값이 높아지도록 하는 것이다.
도 1은 CMOS 구조를 구성하는 적어도 하나의 NFET 및 PFET 디바이스로서의 2개의 디바이스를 도시한다. 도 1에서, 2개의 디바이스 중 어느 것이 NFET이고 어느 것이 PFET인지는 특정되지 않는다. 본 발명의 실시예는 어느 유형의 디바이스인지와 관련하여, 두 경우를 포함하며, NFET 또는 PFET는 그 임계값이 조정될 수 있는 디바이스이다. 따라서, 제 1 유형 및 제 2 유형 디바이스가 기술될 것이며, 제 1 유형이 NFET이면 제 2 유형은 PFET이고, 이와 반대로, 제 1 유형이 PFET이면 제 2 유형은 NFET인 것으로 이해될 것이다.
본 발명의 실시예의 요소에 부가하여, 당 분야에서 알려져 있는 바와 같이, FET 디바이스의 표준 구성요소이므로, 도면은 몇몇 다른 요소를 도시한다. 디바이스 바디(50)는 전형적으로 단결정 Si 기반형 재료로 되어 있다. 본 발명의 대표적인 실시예에서 Si 기반형 재료 바디(50)는 본질적으로 단결정 Si이다. 본 발명의 예시적인 실시예에서 디바이스 바디(50)는 기판의 일부분이다. 기판은 벌크, 또는 SOI(semiconductor on insulator), 전적으로 공핍된 또는 부분적으로 공핍된 FIN 유형, 또는 임의의 다른 종류와 같은 전자 분야에서 알려진 임의의 유형일 수 있다. 또한, 기판은 디바이스 바디를 밀봉하는 각종 네스티드(nested) 위치 지정에 있어, 각종 도전형의 각종 웰을 가질 수 있다. 물결 모양의 점선 경계선으로 표시된 바와 같이, 도면은 어느 것이 전형적으로 전자 칩, 예를 들어, 프로세서의 단지 작은 단편일 수 있는지를 도시한다. 디바이스는 당 분야에서 알려진 임의의 방법에 의해 서로 간에 분리될 수 있다. 도면은 이것이 당 분야에서 이용 가능한 전형적인 개선된 분리 기법인 것과 같이, 셸로우 트렌치(99) 분리 방안을 도시한다. 디바이스는 소스/드레인 확장부(40), 및 실리사이드 소스 및 드레인(41)을 가질 뿐만 아니라, 게이트(55, 56) 상부에서 실리사이드(42)를 갖는다. 당 분야에서 알려져 있는 바와 같이, 이들 요소는 그 개별적인 특성을 모두 갖는다. 따라서, 본 개시 내용의 도면에서 공통 표시 번호가 사용될 때, 본 발명의 실시예의 관점으로부터 이러한 요소의 개별적인 특성은 중요하지 않다. 도 1은 디바이스의 소스 및 드레인이 이미 제조되었음을 도시한다. CMOS 프로세스에 있어, 전형적으로 온도 및 시간 노출 환경을 의미하는 최상 온도 예산이 소스/드레인 제조 동안 도달된다. 도 1의 CMOS 구조에 대해, 소스 및 드레인은 이미 제조되었으므로, 이러한 고온 제조 단계는 이미 수행되었으며, 또 다른 고온 천이에 대해 노출되도록 하지 않을 것이다. 본 발명의 실시예를 위해, 고온 예산에 노출하는 것은 소스/드레인 제조 시에 사용된 바와 같이 그에 필적하는 열 처리를 의미한다.
디바이스는 표준 측벽 스페이서(60)를 갖는다. 본 발명의 실시예에 대해 스페이서 재료는 바람직하게 단지 산소에 침투 불가능한 정도로만 유효하다. 이러한 스페이서에 대해 당 분양에서 사용된 전형적인 재료는 예시적인 산소 차단 재료인 질화물(SiN)이다. 제 1 유형 FET 디바이스의 게이트(55) 및 제 2 유형 FET 디바이스의 게이트(56)는 통상적으로 그 자신의 내부 구조, 전형적으로 층을 갖는다. 2개의 유형의 디바이스의 게이트 스택(55, 56)으로 또한 지칭되는 게이트는 서로 간에 독립적으로 또는 함께 프로세스될 수 있으며, 이들은 전형적으로 상이한 구조를 가지나, 반드시 그러한 것은 아니다.
제 1 유형 FET 디바이스는 제 1 게이트 절연체(10)를 갖고 제 2 유형 FET 디바이스는 제 2 게이트 절연체(11)를 갖는다. 두 게이트 절연체는 하이 k 유전체를 포함한다. 이러한 하이 k 유전체는 당 분야에서 알려진 Al2O3, ZrO2, HfO2, HfSi , 및/또는 그 혼합물일 수 있다. 당 분야에서 알려져 있는 바와 같이, 그 공통 특성은 대략 3.9의 값을 갖는 표준 산화물(SiO2) 게이트 절연체 재료의 유전 상수보다 큰 유전 상수를 갖는다. 본 발명의 실시예에서 제 1 유형 FET 디바이스(10)의 게 이트 절연체 및 제 2 유형 FET 디바이스(11)의 게이트 절연체는 동일한 하이 k 유전체를 포함할 수 있거나, 또는 이들은 상이한 하이 k 유전체를 가질 수 있다. 하이 k 유전체와 별도로 각각의 게이트 절연체(10, 11)는 다른 구성요소를 또한 가질 수 있다. 전형적으로, 본 발명의 실시예에서 매우 얇은 약 1㎚보다 작은, 화학적으로 증착된 산화물이 하이 k 유전체와 디바이스 바디(50) 사이에 존재할 수 있다. 그러나, 제 1 또는 제 2 게이트 절연체(10, 11)에 대해, 임의의 모든 내부 구조, 또는 하이 k 유전체를 단지 포함하는 것 이상의 임의의 구조의 부재는 본 발명의 실시예의 범위 내에 있다. 본 발명의 예시적인 실시예에서 얇은 화학적 SiO2를 포함하는 HfO2는 약 0.6㎚ 및 1.2㎚ 사이의 EOT를 갖는 게이트 절연체로서 사용된다.
제 2 유형 FET 디바이스는 제 2 라이너(21)를 갖는다. 라이너는 당 분야에서 알려져 있으며, 통상적으로 표준 CMOS 프로세스에 있어 사용된다. 이러한 라이너의 전형적인 재료는 산화물, 통상적으로 실리콘 다이옥사이드(SiO2)이다. 라이너에 대한 통상적인 역할은 각종 프로세싱 단계 동안, 특히 에칭 단계 동안, 게이트를 보호하는 것이다. 이러한 라이너는 전형적으로 질화물 및 실리콘에 대해 선택적인 에칭 특성을 갖는다. 전형적으로 SiO2인 제 2 라이너(21)의 재료는 산소가 그를 통해 확산하도록 하고, 산소가 게이트 유전체에 도달하도록 한다. 라이너의 큰 표면 영역이 스페이서(60)에 의해 커버된다 하더라도, 그 스페이서는 라이너(21)의 에지에서, 스페이서 아래 및 게이트의 상부에 인접하여 산소를 차단하고, 산소는 라이너(21)에 진입하며, 게이트 절연체(11)에 도달하고, 원하는 사전 결정된 양만 큼 제 2 FET의 임계 전압을 쉬프트할 수 있다.
모든 도면에서와 같이, 도 1은 단지 개략적인 표시라는 것을 이해해야 한다. 당 분야에서 알려져 있는 바와 같이, 구조 내에 도면에 존재하는 것보다 보다 많은 요소가 존재할 수 있으나, 이들은 본 발명의 실시예의 범위에 영향을 미치지 않는다. 일례로서, 이러한 요소는 라이너 및 게이트 사이의 임의의 다른 층일 수 있다. 이러한 통상 사용된 층의 하나의 유형은 소스/드레인 제조에서 기능하는 오프셋, 또는 소스/드레인 스페이서로 불리운다.
제 1 유형 FET 디바이스는 제 1 라이너(20)를 갖는다. 제 1 라이너(20)는 다수의 부분으로 구성된다. 이는 제 2 라이너(21)와 유사하거나, 동일한 산화물 부분이지만, 반드시 그럴 필요는 없다. 전형적으로 SiO2인 산화물 부분은 산소가 확산하도록 한다. 제 1 라이너(20)는 제 1 라이너(20)의 에지 부분을 형성하고 있는 질화물 부분(20')을 또한 갖는다. 질화물 세그먼트(20')가 에지 세그먼트로서 위치하므로, 제 2 라이너(21)에 대해 이들은 산소가 라이너에 진입하는데 이용 가능한 경로를 차단한다. 질화물 부분 에지 세그먼트(20'), 및 질화물 스페이서(60)로 인해, 제 1 게이트 유전체(10)는 질화물 재료에 의해 완전하게 둘러싸인다. 따라서, 산소 노출에 의해 제 1 유형 FET 디바이스의 임계값에 영향을 미치지 않으면서, 제 2 유형 FET 디바이스의 임계값을 쉬프트하는 것이 가능하다.
프로세스 시의 한 시점에서 제 1 라이너(20)의 질화물 부분(20')은 질화물층(30)으로서 증착되고, 이러한 층의 일부분은 이러한 층이 에칭되는 단계 이후이 더라도, 도 1에 도시된 바와 같이, 스페이서(60) 위에 남을 수 있다.
또 다른 설명 도면은 도 1의 구조를 산출하도록 관련되는 이들 프로세싱 단계를 단지 제공할 수 있다. NFET, PFET 및 CMOS의 제조는 당 분야에서 매우 잘 확립되어 있다. 이러한 프로세싱에 수반된 다수의 단계가 존재하며, 각각의 단계는 당 분야에서 통상의 지식을 가진 자에게 알려진 실제로 무수한 변형을 가질 수 있음이 이해된다. 알려진 프로세싱 기법의 전체 범위는 개시된 디바이스 구조를 제조하는데 이용 가능하며, 본 발명의 실시예에 관련되는 이들 프로세스 단계만이 상세히 기술될 것이라는 것이 또한 이해된다.
도 2는 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 초기 스테이지의 개략적인 단면도이다. 제 1 유형 FET 디바이스에서 제 1 게이트 절연체(10)는 이러한 제 1 게이트 절연체가 제 1 하이 k 유전체를 포함하는 방식으로 구현되었다. 제 1 게이트 절연체(10)는 본질적으로 그 자체로 하이 k 유전체로 될 수 있거나, 또는, 예를 들어, 실리콘 다이옥사이드 등과 같은 다른 유전체와 결합하여 구현될 수 있다. 제 1 라이너(20)는 모든 제 1 유형 FET 디바이스 상에서, 특히 게이트(55) 및 소스/드레인(40) 영역 상에서 본질적으로 순응적으로 증착될 수 있다. 제 1 라이너(20)는 본질적으로 산화물 재료, 전형적으로 SiO2로 구성될 수 있다. 또한, 도 2는 제 2 유형 FET 디바이스에서 제 2 게이트 절연체(11)는 이러한 제 2 게이트 절연체가 제 2 하이 k 유전체를 포함하는 방식으로 구현되었음을 도시한다. 제 2 게이트 절연체(11)는 본질적으로 그 자체로 하이 k 유전체로 될 수 있 거나, 또는, 예를 들어, 실리콘 다이옥사이드 등과 같은 다른 유전체와 결합하여 구현될 수 있다. 제 2 라이너(21)는 모든 제 2 유형 FET 디바이스 상에서, 특히 게이트(56) 및 소스/드레인(40) 영역 상에서 본질적으로 순응적으로 증착될 수 있다. 제 2 라이너(21)는 본질적으로 산화물 재료, 전형적으로 SiO2로 구성될 수 있다.
도 2에 도시된 구조를 모두 도출하는 다수의 가능한 제조 경로는 당 분야에서 알려져 있다. 본 명세서의 설명에서 주어진 특정의 세부 사항은 제한하는 방식으로 해석되도록 의도되지 않는다. 본 발명의 대표적인 실시예에서 제 1 및 제 2 라이너(20, 21)는 단일의 프로세싱 이벤트 동안 도시되므로, 본질적으로 동일한 특성을 갖는다. 라이너(20, 21)는 제조의 확산 단계 동안 또한 증착될 수 있고, 이들은, 예를 들어, 두께 또는 정확한 조성과 같은 동일한 특성을 갖지 않을 수 있다. 제 1 및 제 2 게이트 절연체(10, 11) 내의 하이 k 유전체에 대해 유사한 고려 사항이 유지된다. 본 발명의 대표적인 실시예에서 이들은 확산 프로세싱 단계 동안 증착될 수 있고, 동일한 재료로 이루어지거나 이루어지지 않을 수 있다. 그러나, 게이트 절연체는 또한 동일한 프로세싱 단계에서 증착될 수 있다. 본 발명의 예시적인 실시예에서 제 1 및 제 2 게이트 절연체(10, 11) 내의 하이 k 유전체는, 예를 들어, HfO2와 같은 동일한 재료로 이루어진다.
제 1 유형 FET 디바이스의 게이트(55) 및 제 2 유형 FET 디바이스의 게이트(56)는 복합 구조 자체일 수 있다. 제 1 유형 FET 디바이스의 임계값은 산소 노 출 동안 조정되지 않도록 선택되므로, 제 1 유형 FET 디바이스의 게이트(55)의 조성은 제 1 유형 FET 디바이스의 임계 전압이 원하는 값으로 종료하기 위해 적절하게 선택되어야 한다. 이러한 이유로 제 1 유형 FET 디바이스의 게이트(55)는 신중하게 선택된 소위 캡층(55")을 포함할 수 있다. 이러한 캡층은, 예를 들어, V. Narayanan et al, IEEE VLSI Symposium p. 224.(2006)에 의해 제공된 분야에서 알려져 있다. 캡층(55")은 적절한 처리 하에서 원하는 임계값을 산출할 수 있는 루타늄(La)을 포함할 수 있다. 본 발명의 대표적인 실시예에서 제 1 유형 FET 디바이스의 게이트(55)는, 예를 들어, 당 분야에서 알려진 W, Ta, 또는 다른 금속과 같은 금속(55')을 또한 포함할 수 있다. 마찬가지로, 제 2 유형 FET 디바이스의 게이트(56)는, 예를 들어, 금속층(56')와 같은 내부 구조체를 또한 가질 수 있다. 이러한 금속층(56')은 제 2 게이트 절연체(11)와 직접 컨택트할 수 있다. 제 2 유형 FET 디바이스의 게이트(56')에 대한 금속은 게이트 제조에 대해 적합한 것으로 알려진 W, Ta, 또는 다른 금속이 되도록 또한 선택될 수 있다. 전형적으로 W 및 Ta 이외에, 게이트의 바디인 것으로 적합한 것으로 간주되는 금속은 Mo, Mn, TaN, TiN, WN, Ru, Cr, Ta, Nb, V, Mn, Re, 및 그 결합을 포함할 수 있다. 제 1 및 제 2 유형 FET 디바이스의 게이트(55, 56)의 금속층(55', 56')은 동일한 재료로 제조될 수 있다. 후속의 도면에서, 게이트의 가능한 내부 구조는 표시되지 않을 것이나, 이러한 구조가 도 2에 도시된 프로세싱의 스테이지에서 존재하면, 게이트의 해당 내부 구조는 변화하지 않는다는 것이 이해될 것이며, 또 다른 제조, 및 완성된 디바이스를 통해 모두 제공될 것이다. 본 발명의 전형적인 실시예에서 게이트(55, 56)에서의 도 다른 재료는 폴리실리콘 및 비정질 실리콘일 수 있다. 도면은 이러한 스테이지에 의해 통상적으로 소스/드레인 확장부(40)가 프로세싱을 또한 완료하였음을 도시한다.
도 3은 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 후속 스테이지의 개략적인 단면도이다. 이러한 스테이지에서, 두 디바이스에 대한 스페이서(60)가 프로세스되었다. 본 발명의 실시예의 관점으로부터 스페이서(60)에 대해 중요한 특성은 스페이서가 라이너(20, 21)와 인터페이스하는 산소 입구를 차단하므로, 이들은 산소에 의해 침투 가능해서는 안 된다. 스페이서(60)에 대해 사용된 통상적인 재료는 산소를 효율적으로 차단하는 질화물(SiN)이다.
도 4는 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 비어 있는 그루브가 라이너 중 하나의 에지에서 생성되는 스테이지의 개략적인 단면도이다. 적절하게 마스크한 후에, 이는 제 2 FET 디바이스를 보호하며, 제 1 FET 디바이스의 제 1 라이너(50)는 선택적 에칭에 의해 에칭된다. 선택적 에칭은 라이너 재료, 전형적으로 산화물을 제거하지만, 스페이서(60) 재료, 전형적으로 질화물, 또는 게이트(55)의 상부 재료, 전형적으로 폴리실리콘과 같은 다른 노출된 재료를 침입하지 않는다. 본 발명의 대표적인 실시예에서, 이러한 에칭은 희석되거나 버퍼링된 플루오르화 수소산(GF)과 같은 습식 에칭이다. 이러한 선택적 에칭은 실질적으로 제 1 라이너(20)의 모든 노출된 부분을 제거하고, 스페이서(60) 아래에서, 및 스페이서(60)와 게이트(55) 사이로 침투하며, 비어 있는 그루브(25)가 제 1 라이너의 에지 부분을 대체하도록 라이너(20)의 에지 부분을 제거한다.
도 5는 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 이전에 생성된 그루브(25)를 채우도록 질화물이 증착되는 스테이지의 개략적인 단면도이다. 질화물층(30)은 전형적으로 모든 구제 위에서 부합하는 방식으로 증착되며, 이는 표면의 배향과 독립적으로 증착하는 것을 의미한다. 이러한 증착의 순응하는 속성으로 인해 제 1 라이너(20)의 에지 부분에서의 그루브(25)는 내부가 질화물로 채워진다. 질화물층(30)은 스페이서(60) 위와 같은 대부분의 표면 상에 증착한다. 본 발명의 대표적인 실시예에서 스페이서(60) 및 층(30)을 채우는 그루브는 동일한 재료, 즉, 질화물(SiN)로 되어 있다.
도 5에 도시된 프로세싱에 이어서, 당 분야에서 알려진 일련의 표준적인 단계가 후속할 수 있다. 이들 단계를 실행함으로써 질화물층이 에칭백되어, 본질적으로 스페이서(60), 분리부(90), 소스/드레인 영역, 및 다른 영역으로부터와 같은, 대부분의 노출된 표면으로부터 이를 제거하고, 소스 및 드레인이 제조되어 활성화되며, 실리사이드가 소스/드레인(41) 및 게이트(42) 위에 형성된다. 완료된 이들 단계에 의해, 도 1에 도시되고 도 1을 참조하여 이전에 기술된 원하는 구조에 도달한다.
도 6은 본 발명의 실시예에 따른 CMOS 구조의 프로세스에 있어 산소 노출이 하나의 유형의 디바이스의 임계치를 쉬프트하는 스테이지의 개략적인 단면도이다. 산소 노출(101)은 노(furnace) 또는 급속 열적 어닐링에 의해 약 200℃ 내지 350℃의 저온에서 발생할 수 있다. 산소 노출(101)의 지속 기간은 대략 2분 내지 대략 150 분에 걸쳐 폭넓게 변할 수 있다. 산소는 제 1 라이너(20)의 질화물 부분(20') 에 의해 제 1 게이트 절연체(10)로 침투하는 것이 방지되지만, 제 2 게이트 절연체(11)에 그와 같이 행하는 것이 가능하다. 임계 쉬프트의 양은 산소 노출 파라미터, 주로 프로시쥬어의 온도 및 지속 기간에 의존한다. 250mV 내지 300mV 범위 한도의 임계 쉬프트가 본 발명의 실시예에서 성취될 수 있다.
산소 노출은 주어진 칩 또는 프로세서에 대한 모든 제 2 유형 FET 디바이스에 영향을 미칠 필요는 없다. 제 2 유형 FET 디바이스의 일부분에 대한 산소 침투를 차폐하도록 전역 질화물 마스크를 사용한다. 이러한 방식으로 적어도 2개의 상이한 임계 값의 제 2 유형 FET 디바이스에 의해, 칩 및 프로세서를 제조할 수 있다. 또한, 주어진 칩 또는 프로세서 상에서 모든 제 1 유형 FET 디바이스 상의 라이너 내에 질화물 부분(20')을 반드시 구현할 필요는 없다. 따라서, 주어진 칩 또는 프로세서 상에서 제 1 유형 FET 디바이스에 대한 적어도 2개의 상이한 임계 값을 역시 가질 수 있다. 임계 값은 250mV 내지 300mV의 한도까지 상이할 수 있으나, 통상 50mV 내지 100mV 임계값 차이는 몇몇 회로에 대해 이미 큰 값으로 되어 있다. 유용한 다수의 임계값 디바이스를 찾을 수 있는 회로의 예는 신호 프로세싱 및 통신 프로세서 등에서의 회로를 포함한다.
산소 노출 이후에, CMOS 구조, 및 회로로의 와이어링은 당 분야에서 통상의 지식을 가진 자에게 알려진 표준적인 단계에 의해 완성될 수 있다.
도 7은 본 발명의 실시예에 따른 적어도 하나의 CMOS 회로를 포함하는 프로세서의 기호 표시이다. 이러한 프로세서(900)는 적어도 하나의 CMOS 구조(100)를 포함하는 적어도 하나의 칩(901)을 갖고, FET는 질화물 부분을 갖는 라이너를 구비 하며, 질화물 부분은 라이너의 에지 세그먼트를 형성하고 있다. 프로세서(900)는 본 발명의 실시예로부터 장점을 취할 수 있는 임의의 프로세서일 수 있다. 개시된 구조의 실시예로 제조된 프로세서의 대표적인 실시예는 전형적으로 컴퓨터의 중앙 복합 프로세싱에서 발견되는 디지털 프로세서, 전형적으로 신호 프로세싱 및 통신 구성요소 등에서 발견되는 혼합 디지털/아날로그 프로세서이다.
상기 개시 내용의 관점에서 본 발명의 다수의 수정예 및 변형예가 가능하며, 당 분야에서 통상의 지식을 가진 자에게 명백할 수 있다. 본 발명의 범위는 첨부된 특허 청구 범위에 의해 정의된다.

Claims (9)

  1. CMOS 구조체를 프로세스하는 방법으로서,
    제 1 유형 FET 디바이스에서, 제 1 게이트 절연체 및 제 1 라이너(liner)를 구현하는 단계-상기 제 1 게이트 절연체는 제 1 하이 k 유전체(high-k dielectric)를 포함하고, 상기 제 1 라이너는 본질적으로 산화물로 구성됨-와,
    제 2 유형 FET 디바이스에서, 제 2 게이트 절연체 및 제 2 라이너를 구현하는 단계-상기 제 2 게이트 절연체는 제 2 하이 k 유전체를 포함하고, 상기 제 2 라이너는 본질적으로 산화물로 구성됨-와,
    상기 제 1 유형 FET 디바이스에서, 상기 제 1 라이너의 에지 부분이 비어 있는(empty) 그루브로 대체될 때까지 상기 제 1 라이너를 에칭하는 단계와,
    질화물을 순응적으로(conformally) 증착하는 단계-상기 질화물은 상기 그루브를 채우고, 상기 제 1 라이너의 질화물 에지 세그먼트 부분을 형성함-와,
    상기 제 1 유형 FET 디바이스 및 상기 제 2 유형 FET 디바이스를 산소에 노출하는 단계를 포함하며,
    산소가 상기 제 2 게이트 절연체의 상기 제 2 하이 k 유전체에 도달하는 상기 제 2 라이너를 통해 침투하고, 상기 제 2 유형 FET 디바이스의 임계 전압에서의 사전 결정된 쉬프트를 초래하는 한편, 상기 제 1 라이너의 상기 질화물 에지 세그먼트 부분으로 인해, 산소가 상기 제 1 게이트 절연체의 상기 제 1 하이 k 유전체로 침투 불가능하여, 상기 제 1 유형 FET 디바이스의 상기 임계 전압이 변경되지 않은 채로 유지되는
    방법.
  2. 제 1 항에 있어서,
    상기 제 1 유형 FET 디바이스는 PFET 디바이스로 선택되고, 상기 제 2 유형 FET 디바이스는 NFET 디바이스로 선택되는
    방법.
  3. 제 1 항에 있어서,
    상기 제 1 유형 FET 디바이스는 NFET 디바이스로 선택되고, 상기 제 2 유형 FET 디바이스는 PFET 디바이스로 선택되는
    방법.
  4. 제 1 항에 있어서,
    상기 제 1 유형 FET 디바이스 및 상기 제 2 유형 FET 디바이스 위에 단일의 산화물층을 증착하고, 상기 단일의 산화물층으로부터 상기 제 1 라이너 및 상기 제 2 라이너를 제조하는 단계를 더 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 제 1 하이 k 유전체 및 상기 제 2 하이 k 유전체는 동일한 재료로 선택되는
    방법.
  6. 제 5 항에 있어서,
    상기 동일한 재료는 HfO2로 선택되는
    방법.
  7. 제 1 항에 있어서,
    상기 제 1 유형 FET 디바이스에서, 제 1 금속을 포함하는 제 1 게이트를 구현하는 단계와,
    상기 제 2 유형 FET 디바이스에서, 제 2 금속을 포함하는 제 2 게이트를 구현하는 단계를 더 포함하는
    방법.
  8. 제 7 항에 있어서,
    상기 제 1 게이트에 대해, 상기 제 1 게이트 절연체와 상기 제 1 금속 사이에 개재될 캡층을 프로세스하는
    방법.
  9. 제 7 항에 있어서,
    상기 제 2 게이트에 대해, 상기 제 2 절연체와 직접 접촉되는 방식으로 상기 제 2 금속을 프로세스하는
    방법.
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