DE102005009019B4 - Transistoranordnung mit Gate-Spacerstrukturen und Verfahren zu deren Herstellung - Google Patents

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Abstract

Transistoranordnung mit einer ersten Feldeffekttransistorstruktur (3n) und einer zweiten Feldeffekttransistorstruktur (3p) mit jeweils
– einem ersten (61) und einem zweiten (62) Source/Drain-Bereich, die jeweils in einem Halbleitersubstrat (1) ausgebildet sind und an eine Strukturoberfläche (10) des Halbleitersubstrats (1) anschließen;
– einem zwischen den Source/Drain-Bereichen (61, 62) ausgebildeten Kanalbereich (63);
– einer oberhalb des Kanalbereichs (63) angeordneten und durch ein Gatedielektrikum (20) vom Kanalbereich (63) separierten Gateelektrode (21); und
– einer auf der Strukturoberfläche (10) aufliegenden ersten dielektrischen Spacerstruktur (24), die zum ersten Source/Drain-Bereich (61) orientiert an die Gateelektrode (21) anschließt, wobei
mindestens in einem an das Halbleitersubstrat (1) anschließenden Steuerabschnitt (242n, 242p) der ersten Spacerstruktur (24) fixierte und im Zuge der Herstellung der Feldeffekttransistorstruktur vorgesehene Ladungsträger mit einer Flächenladungsdichte von jeweils größer 1E11/cm2 eingebracht sind, wobei
– die Source/Drain-Bereiche (61, 62) der ersten Feldeffekttransistorstruktur als Abschnitte vom n-Leitfähigkeitstyp und die Source/Drain-Bereiche (61, 62) der...

Description

  • Die Erfindung bezieht sich auf eine Transistoranordnung mit Gate-Spacerstrukturen. Von der Erfindung werden Verfahren zur Herstellung von Transistoranordnungen mit jeweils mindestens einem n-Kanal-Feldeffekttransistor und einem p-Kanal-Feldeffekttransistor umfasst.
  • Ein n-Kanal-Feldeffekttransistor (n-FET) nach dem Stand der Technik ist in der 11 im Querschnitt schematisch dargestellt.
  • Der n-FET umfasst ein in einem Halbleitersubstrat 1 ausgebildetes aktives Gebiet sowie eine auf einer Strukturoberfläche 10 des Halbleitersubstrats 1 aufliegende Gatestruktur 2. Im aktiven Gebiet beabstandet ein Kanalbereich 63 zwei Source/Drain-Bereiche 61, 62. Die Source/Drain-Bereiche 61, 62 sind n-dotierte Abschnitte des Halbleitersubstrats 1 und schließen an die Strukturoberfläche 10 des Halbleitersubstrats 1 an. Der Kanalbereich 63 ist eigenleitend oder p-dotiert. Die Gatestruktur 2 umfasst eine Gateelektrode 26, die über dem Kanalbereich 63 oberhalb der Strukturoberfläche 10 angeordnet und durch ein Gatedielektrikum 20 vom Halbleitersubstrat 1 isoliert ist. Ferner weist die Gatestruktur 2 Spacerstrukturen 24 auf, die entlang zur Strukturoberfläche 10 vertikalen Seitenwänden der Gateelektrode 26 angeordnet sind und jeweils zu einem der Source/Drain-Bereiche 61, 62 orientiert auf der Strukturoberfläche 10 aufliegen.
  • Die Source/Drain-Bereiche 61, 62 resultieren im dargestellten Beispiel jeweils aus der Überlagerung eines n-dotierten Grundabschnitts 12n mit einem n-dotierten Erweiterungsabschnitt 11n. Die jeweils zum Kanalbereich 63 orientierten Begrenzungskanten der Grundabschnitte 12n sind herstellungsbedingt im Wesentlichen zu den Außenkanten der Spacerstrukturen 24 justiert. Die zum Kanalbereich 63 orientierten Begrenzungskanten der Erweiterungsabschnitte 11n sind im Wesentlichen zu den Außenkanten der Gateelektrode 26 justiert und schließen im gezeigten Beispiel im Wesentlichen an einen durch ein Potential an der Gateelektrode 26 steuerbaren Abschnitt des Kanalbereichs 63 an. Die Erweiterungsabschnitte 11n bilden eine niederohmige Ankoppelung eines im Bereich des Gatedielektrikums 20 im leitenden Zustand des n-FETs gebildeten Kanals an den jeweiligen Source/Drain-Bereich 61, 62.
  • Die Erweiterungsabschnitte 11n und Grundabschnitte 12n werden jeweils durch Innenimplantation erzeugt.
  • Die Begrenzungskanten definieren im Wesentlichen den ursprünglich implantierten Bereich. Innerhalb des implantierten Bereichs ist die Dotierstoffkonzentration unmittelbar nach der Implantation im Wesentlichen gleichförmig. Durch Diffusi on des Dotierstoffs ergeben sich an den Begrenzungskanten der einzelnen dotierten Abschnitte graduelle Übergänge.
  • Im gesperrten Zustand des n-FETs sind die beiden Source/Drain-Bereiche 61, 62 elektrisch voneinander isoliert. Bei Anlegen eines geeigneten Potentials an der Gateelektrode 26 werden in einem an das Gatedielektrikum 20 anschließenden Abschnitt des Kanalbereichs 63 bewegliche Elektronen angereichert, die einen leitfähigen Kanal zwischen den beiden Source/Drain-Bereichen 61, 62 ausbilden. Der n-FET beginnt zu leiten.
  • Bedingt auch durch den Dotierstoffgradienten unterschneiden die Erweiterungsabschnitte 11n die Gateelektrode 26. Mit zunehmender Überlappung des jeweiligen Source/Drain-Bereichs 61, 62 mit der Gateelektrode 26 erhöht sich eine parasitäre Überlapp-Kapazität zwischen dem jeweiligen Source/Drain-Bereich 61, 62 und der Gateelektrode 26. Eine erhöhte parasitäre Kapazität verzögert das Schalten des n-FETs zwischen leitendem und sperrendem Zustand und erhöht in der Folge die Schaltverluste.
  • Die parasitäre Kapazität zwischen der Gateelektrode 26 und dem jeweiligen Source/Drain-Bereich 61, 62 wird dadurch verringert, dass die zum Kanalbereich 63 orientierte Innenkante des jeweiligen Source/Drain-Bereichs 61, 62 bzw. des jeweiligen Erweiterungsabschnitts 11n vom Kanalbereich 63 nach außen zurückgezogen wird. Den Anschluss des vergleichsweise stark dotierten Grundabschnitts 12n des jeweiligen Source/Drain-Bereichs 61, 62 an den von einem Potential an der Gateelektrode 26 beeinflussbaren Abschnitts des Kanalbereichs 63 bildet dann ein vergleichsweise schwach dotierter Abschnitt und der resistive Widerstand der Ankopplung des leitfähigen Kanals an den jeweiligen Source/Drain-Bereich 61, 62 ist hoch.
  • Eine Reduzierung der Überlapp-Kapazität zwischen der Gateelektrode 26 und dem jeweiligen Source/Drain-Bereich 61, 62 geht mit einem erhöhten ohmschen Widerstand der Kanalankopplung zwischen dem von der Gateelektrode 26 gesteuerten Bereich und dem jeweiligen Source/Drain-Bereich 61, 62 einher.
  • Zur Optimierung der Überlapp-Kapazität gegen den Widerstand der Kanalankoppelung wird der Überlapp zwischen dem Erweiterungsabschnitt 11n und der Gateelektrode 26 so gewählt, dass die Dotierung außerhalb des von einem elektrischen Feld an der Gateelektrode 26 beeinflussbaren Abschnitts ausreichend hoch ist, um im leitenden Zustand eine ausreichend niederohmige Kanalankopplung zu gewährleisten.
  • Mit zunehmender Steilheit des Dotierstoffgradienten kann der Erweiterungsabschnitt bei gleich bleibend niederohmigem Zuleitungswiderstand weiter vom Kanalbereich zurückgezogen werden.
  • Die damit einhergehende Reduktion der Überlapp-Kapazität wird beim Übergang zu kleineren Strukturweiten und größeren Steilheiten im Dotierstoffgradienten durch die gleichzeitig erforderliche Reduktion der Dicke des Gatedielektrikums allerdings teilweise kompensiert.
  • In der US 2004 0 266 103 A1 ist eine auf einem n-MOSFET basierende Flash-Speicherzelle mit Gatespacern beschrieben. In den Gatespacern sind Siliziumpartikel eingebettet, deren Oberflächen oxidiert sind. Die oxidierten Oberflächen fungieren als Fangstellen für Ladungsträger, die beim Programmieren abhängig vom Dateninhalt der Speicherzelle temporär in den Gatespacern gespeichert werden.
  • Eine weitere auf einem n-MOSFET basierende Speicherzelle mit zwei lokalen, jeweils an den Kanalenden einander gegenüberliegenden Speicherelementen zwischen einem Steuergate des n-MOSFET und dem Halbleitersubstrat ist in der US 2004 0 183 106 A1 beschrieben.
  • Aus der US 2005 0 001 262 A1 ist eine weitere auf einer FET-Struktur basierende NROM-Speicherzelle bekannt, bei der in den Gatespacern Siliziumnitridstrukturen zur Ladungsspeicherung vorgesehen sind.
  • Die US 6 849 516 B2 bezieht sich auf ein Verfahren zur Ausbildung der Source/Drain-Bereiche eines Transistors. Dabei wird über der Gateelektrode eine Schicht aus einem dielektrischen Material mit hoher Dielektrizitätszahl abgeschieden und im Zuge einer Wärmebehandlung ein Dotierstoff aus der dielektrischen Schicht aus- und in das unterliegende Substrat eindiffundiert. In einem nachfolgenden Ionenimplantationsprozess fungiert ein aus der dielektrischen Schicht ausgebildeter Spacer als Implantationsmaske.
  • Die US 2004 0 256 653 A1 bezieht sich auf die gemeinsame Ausbildung von NROM-Speicherzellen und Support-Transistoren. Sowohl die Support-Transistoren als auch die Speicherzellen werden mit Gate-Spacern vorgesehen, die temporär Ladung zuspeichern vermögen. Die Speicherelemente sind dabei jeweils durch eine Isolatorschicht vom Halbleitersubstrat isoliert.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Transistoranordnung mit Feldeffekttransistorstrukturen unterschiedlichen Leitungstyps zur Verfügung zu stellen, die jeweils sowohl eine geringe Überlapp-Kapazität zwischen der Gateelektrode und dem jeweiligen Source/Drain-Bereich als auch eine niederohmige Kanalankopplung aufweisen, deren resistiver Widerstand jeweils durch den Herstellungsprozess einstellbar ist.
  • Die Aufgabe wird durch eine Transistoranordnung mit den Merkmalen des Patentanspruchs 1 gelöst. Zwei zur Lösung der Aufgabe beitragende Verfahren sind in den Patentansprüchen 21 und 23 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.
  • Eine erfindungsgemäße Transistoranordnung umfasst jeweils mindestens einen n-FET und einen p-FET. Sowohl der n-FET als auch der p-FET entsprechen einer der nachfolgend beschriebenen Feldeffekttransistorstrukturen, wobei für den n-FET der erste Leitfähigkeitstyp der n-Leitfähigkeitstyp und für den p-FET der erste Leitfähigkeitstyp der p-Leitfähigkeitstyp ist.
  • Durch Ladungsträger, die in den Spacerstrukturen der jeweiligen Feldeffekttransistorstruktur fixiert sind, wird jeweils im Halbleitersubstrat unterhalb der jeweiligen Spacerstrukturen eine Anreicherungszone mit beweglichen Ladungsträgern erzeugt. Die Anreicherungszone unterstützt den Anschluss des jeweiligen Source/Drain-Bereichs an den im leitenden Zustand im Kanalbereich ausgebildeten Kanal. Die Begrenzungskante des jeweiligen Source/Drain-Bereichs, in der Regel die eines Erweiterungsabschnitts (extention implants), kann vom Kanalbereich zurückgezogen und dadurch die Überlapp-Kapazität zwischen dem jeweiligen Source/Drain-Bereich und der Gateelektrode reduziert werden.
  • Die Feldeffekttransistorstruktur umfasst einen ersten und einen zweiten Source/Drain-Bereich. Die beiden Source/Drain-Bereiche sind von einem ersten Leitfähigkeitstyp dotierte Abschnitte eines Halbleitersubstrats. Die beiden Source/Drain-Bereiche schließen an eine Strukturoberfläche des Halbleitersubstrats an. Zwischen den beiden Source/Drain-Bereichen ist im Halbleitersubstrat ein Kanalbereich vorgesehen. Der Kanalbereich ist eigenleitend oder entsprechend einem dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp dotiert.
  • Oberhalb des Kanalbereichs ist eine Gateelektrode über der Strukturoberfläche angeordnet, die durch ein Gatedielektrikum vom Kanalbereich separiert ist. An die Gateelektrode schließt eine auf der Strukturoberfläche aufliegende erste dielektrische Spacerstruktur an, die zum ersten Source/Drain-Bereich hin orientiert ist.
  • Die jeweils erste Spacerstruktur weist mindestens in einem an das Halbleitersubstrat anschließenden Steuerabschnitt eine Flächenladungsdichte von unbeweglichen Ladungsträgern von einem dem zweiten Leitfähigkeitstyp entsprechenden zweiten Ladungstyp von größer 1E11/cm2 auf.
  • In bevorzugter Weise beträgt die Flächenladungsdichte mehr als 1E12/cm2, so dass die Dichte beweglicher Ladungsträger in der Anreicherungszone in vorteilhafter Weise einer typischen Ladungsträgerdichte im jeweils anschließenden Source/Drain-Bereich mindestens gleichkommt.
  • Durch die unbeweglichen Ladungsträger innerhalb der ersten Spacerstruktur wird im Halbleitersubstrat eine erste Anreicherungszone von beweglichen Ladungsträgern eines dem zweiten Ladungstyp entgegen gesetzten ersten Ladungstyps entsprechend dem ersten Leitfähigkeitstyps induziert. Die erste Anreicherungszone wird in einem sich unterhalb der ersten Spacerstruktur an die Strukturoberfläche anschließenden Abschnitt des Halbleitersubstrats ausgebildet.
  • Die Anreicherungszone reduziert einen Zuleitungswiderstand zwischen dem ersten Source/Drain-Bereich und einem Kanal, der im leitenden Zustand des Feldeffekttransistors unterhalb des Gatedielektrikums aus beweglichen Ladungsträgern des ersten Ladungstyps ausgebildet wird.
  • In vorteilhafter Weise ist der jeweils erste Source/Drain-Bereich derart ausgebildet, dass er im Wesentlichen an die erste Anreicherungszone anschließt. Der erste Source/Drain-Bereich ist dann in vorteilhafter Weise durch die erste Anreicherungszone vom durch das Potential an der Gateelektrode gesteuerten Abschnitt des Kanalbereichs beabstandet. Eine Überlapp-Kapazität zwischen dem ersten Source/Drain-Bereich und der Gateelektrode ist in vorteilhafter Weise deutlich reduziert.
  • In alternativ bevorzugter Weise überlappt bzw. überlagert der jeweilige erste Source/Drain-Bereich mindestens teilweise die erste Anreicherungszone. Gegenüber üblichen Feldeffekttransistorstrukturen ist durch die höhere Zahl von beweglichen Ladungsträgern sowohl der resistive Widerstand der Kanalankopplung als auch durch die Beabstandung des Source/Drain-Bereichs vom Kanal die Überlapp-Kapazität reduziert.
  • Schließt der erste Source/Drain-Bereich unmittelbar an den durch die Gateelektrode steuerbaren Abschnitt des Kanalbereichs an, so ergibt sich ein in vorteilhafter Weise sehr geringer Zuleitungswiderstand.
  • Gemäß einer bevorzugten Ausführungsform liegt auf der Strukturoberfläche eine zweite dielektrische Spacerstruktur auf, die zum zweiten Source/Drain-Bereich orientiert an die Gateelektrode anschließt. Die zweite Spacerstruktur weist mindestens in einem an das Halbleitersubstrat anschließenden Teilabschnitt eine Flächenladungsdichte von unbeweglichen Ladungsträgern vom zweiten Ladungstyp von größer 1E11/cm2 auf und induziert im anschließenden Abschnitt des Halbleitersubstrats eine zweite Anreicherungszone von beweglichen Ladungsträgern des ersten Ladungstyps.
  • Für die Positionierung des zweiten Source/Drain-Bereichs zur zweiten Anreicherungszone ergeben sich die für den ersten Source/Drain-Bereich bereits beschriebenen bevorzugten Ausführungsformen in äquivalenter Weise.
  • In weiter bevorzugter Weise wird die Ladungsträgerdichte in der bzw. in den Spacerstrukturen so gewählt, dass die Ladungsträgerdichte von Ladungsträgern des ersten Ladungstyps in den Anreicherungszonen im leitenden Zustand der Feldeffekttransistorstruktur mindestens 10% der Ladungsträgerdichte in den jeweils anschließenden Source/Drain-Bereichen beträgt, so dass der Zuleitungswiderstand im hohen Maße reduziert wird.
  • Gemäß einer bevorzugten Ausführungsform entspricht die Ladungsträgerdichte von Ladungsträgern des ersten Leitfähigkeitstyps in der jeweiligen Anreicherungszone im leitenden Zustand der Feldeffekttransistorstruktur mindestens der Ladungsträgerdichte im jeweils anschließenden Source/Drain-Bereich.
  • Die Source/Drain-Bereiche sind in vorteilhafter Weise jeweils aus mindestens zwei einander überlagerten Implantationsabschnitten unterschiedlicher Ausdehnung gebildet.
  • Gemäß einer weiteren bevorzugten Ausführungsform weist jeweils die gesamte Spacerstruktur eine Dotierung der unbeweglichen Ladungsträger des zweiten Ladungstyps auf. Der jeweilige Steuerabschnitt umfasst dann die gesamte Spacerstruktur.
  • In vorteilhafter Weise ergibt sich für die Herstellung von Gatestrukturen mit einer solchen Ausformung der Spacerstrukturen ein vergleichsweise einfacher Prozessfluss.
  • In alternativ bevorzugter Weise beträgt die Höhe des jeweiligen Steuerabschnitts über der Strukturoberfläche maximal das Zehnfache der Dicke des Gatedielektrikums. In vorteilhafter Weise ist eine parasitäre Kapazität, die sich zwischen der Gateelektrode und der in der Spacerstruktur fixierten Ladung oder anderen Strukturen ergibt, reduziert und gleichzeitig ein Verfahren zur Ausbildung unterschiedlich dotierter Steuerabschnitte in p-FETs und n-FETs, das auf der partiellen Rückbildung einer abgedeckten Opferschicht in den Spacerstrukturen basiert, praktikabel.
  • Ist der erste Leitfähigkeitstyp der p-Leitfähigkeitstyp, so ist Aluminiumoxid ein bevorzugtes Material zur Ausbildung des Steuerabschnitts.
  • Ist der erste Leitfähigkeitstyp der n-Leitfähigkeitstyp, so sind bevorzugte Materialien zur Ausbildung des Steuerabschnitts Siliziumoxid, Siliziumnitrid und Oxide seltener Erden.
  • In einer bevorzugten Ausführungsform der Transistoranordnung sind mindestens jeweils die Steuerabschnitte der dem n-FET bzw. der dem p-FET zugeordneten Spacerstrukturen aus unterschiedlichen Materialien. In vorteilhafter Weise sind dann die Parameter der Kanalankopplung beider Typen von Feldeffekttransistoren voneinander entkoppelt. Insbesondere lässt sich für den jeweiligen Tran sistortyp der jeweils passende Ladungsträgertyp in der Anreicherungszone vorsehen.
  • In Transistoranordnungen mit n-FETs und p-FETs sind in den Spacerstrukturen der n-FETs positiv geladene unbewegliche Ladungsträger und in den Spacerstrukturen der p-FETs negativ geladene Ladungsträger vorzusehen. Es wird daher im Folgenden ein Verfahren zur Herstellung von Gateelektroden für eine Transistoranordnung, die mindestens jeweils einen n-FET und einen p-FET umfasst, angegeben.
  • Gemäß dem erfindungsgemäßen Verfahren werden zunächst auf einer Strukturoberfläche eines Halbleitersubstrats eine erste Stapelstruktur und eine zweite Stapelstruktur ausgebildet. An zur Strukturoberfläche vertikalen Seitenwänden der ersten und zweiten Stapelstruktur werden erste Spacerstrukturen vorgesehen, die auf der Strukturoberfläche aufliegen und mit Ladungsträgern mit Ladungen von einem ersten Ladungstyp angereichert sind.
  • Eine erste Maske wird vorgesehen, die die zweite Stapelstruktur abdeckt während die erste Stapelstruktur nicht abgedeckt wird. Von der ersten Stapelstruktur werden die ersten Spacerstrukturen entfernt. Danach wird die erste Maske entfernt.
  • Zweite Spacerstrukturen, die mit Ladungsträgern von einem zweiten Ladungstyp, der dem ersten entgegengesetzt ist, angereichert sind, werden an den vertikalen Seitenwänden der ersten Stapelstruktur ausgebildet.
  • In bevorzugter Weise umfasst das Ausbilden der zweiten Spacerstruktur das Vorsehen von zweiten Spacerstrukturen sowohl an vertikalen Seitenwänden der ersten Stapelstruktur als auch an den durch die ersten Spacerstrukturen zu zweiten Gatestrukturen ergänzten zweiten Stapelstrukturen.
  • Eine zweite Maske, die die erste Gatestruktur abdeckt und durch die die zweite Gatestruktur nicht abgedeckt wird, wird aufgebracht. Maskiert durch die zweite Maske werden die zweiten Spacerstrukturen von der zweiten Gatestruktur entfernt.
  • Nach dem Entfernen der zweiten Maske weisen die aus den ersten Stapelstrukturen hervorgegangenen ersten Gatestrukturen, die etwa n-FETs zugeordnet sind, Spacerstrukturen auf, die mit positiven Ladungsträgern angereichert sind. Die dann p-FETs zugeordneten zweiten Gatestrukturen weisen Spacerstrukturen auf, die mit negativ geladenen Ladungsträgern angereichert sind.
  • Das im Folgenden beschriebene zweite erfindungsgemäße Verfahren zur Herstellung von Gateelektroden für Transistoranordnung mit mindestens einem n-FET und einem p-FET bezieht sich auf Spacerstrukturen, die lediglich abschnittsweise mit unbeweglichen Ladungsträgern angereichert sind.
  • Auf einer Strukturoberfläche eines Halbleitersubstrats wird eine erste Stapelstruktur, die etwa einem n-FET zugeordnet ist, sowie eine zweite Stapelstruktur, die dann einem p-FET zugeordnet ist, ausgebildet.
  • An vertikalen Seitenwänden der ersten und zweiten Stapelstruktur werden, etwa durch konforme Abscheidung und anisotropes Rückätzen, Vorläufer-Spacerstrukturen ausgebildet.
  • Eine erste Maske wird vorgesehen, durch die die zweite Stapelstruktur abgedeckt wird, während die erste Stapelstruktur nicht abgedeckt wird.
  • Abschnitte der Vorläufer-Spacerstrukturen der ersten Stapelstruktur, die an das Halbleitersubstrat anschließen, werden zurückgebildet, wobei zwischen den Vorläufer-Spacerstrukturen und dem Halbleitersubstrat Divots (Lücken) ausgebildet werden.
  • Nach dem Entfernen der ersten Maske werden die Divots mit einem Material gefüllt, das mit Ladungsträgern mit einer elektrischen Ladung vom ersten Ladungstyp angereichert ist. Dabei gehen aus der Füllung der Divots entlang des Halbleitersubstrats Steuerabschnitte der Spacerstrukturen hervor.
  • Eine zweite Maske wird vorgesehen, die die erste Stapelstruktur abdeckt und von der die zweite Stapelstruktur nicht abgedeckt wird.
  • An das Halbleitersubstrat anschließende Abschnitte der Vorläufer-Spacerstrukturen der zweiten Stapelstruktur werden zurückgebildet, wobei in den Vorläufer-Spacerstrukturen entlang dem Halbleitersubstrat orientierte Divots Busgebildet werden.
  • Nach dem Entfernen der zweiten Maske werden die Divots mit einem Material gefüllt, das mit Ladungsträgern mit einer Ladung vom zweiten Ladungstyp angereichert ist. Aus den jeweiligen Vorläufer-Spacerstrukturen gehen zweite Spacerstrukturen, die sich entlang der vertikalen Seitenwänden der zweiten Stapelstrukturen erstrecken, hervor. Aus der Füllung der Divots resultieren die Steuerabschnitte der zweiten Spacerstrukturen.
  • In besonders bevorzugter Weise umfasst das Ausbilden der Vorläufer-Spacerstrukturen das Aufbringen zweier Teilschichten aus unterschiedlichen Materialien sowie eine auf die beiden Teilschichten in ähnlicher Weise wirkende Spacerätzung. Die an das Halbleitersubstrat anschließenden Abschnitte der Vor läufer-Spacerstrukturen gemäß dem oben beschriebenen Verfahren werden dann jeweils durch horizontale Abschnitte der ersten, unteren Teilschicht innerhalb der Vorläufer-Spacerstrukturen gebildet.
  • In bevorzugter Weise ist das Material der unteren Teilschicht Tetraethylorthosilan TEOS und das Material der oberen Teilschicht Siliziumnitrid. Das Ausbilden der Divots erfolgt durch einen Nassätzschritt, bei dem das TEOS selektiv gegen das Siliziumnitrid zurückgebildet wird.
  • In besonders bevorzugter Weise ist die erste Maske mit einer Implantationsmaske zur Ausbildung von Abschnitten von Source/Drain-Bereichen vom ersten Leitfähigkeitstyp identisch. Die zweite Maske ist bevorzugt mit einer Implantationsmaske zur teilweisen Ausbildung der Source/Drain-Bereiche vom zweiten Leitfähigkeitstyp identisch, etwa zur Ausbildung von zu den Spacerstrukturen justierten Grundabschnitten der Source/Drain-Bereiche.
  • In weiter bevorzugter Weise erfolgt die Ausbildung der ersten Implantationsabschnitte, etwa der von Erweiterungsabschnitten der Source/Drain-Bereiche, vor dem Vorsehen der Spacerstrukturen und justiert zu den Stapelstrukturen Bei entsprechender Ausbildung der Masken ermöglichen die erfindungsgemäßen Verfahren auch die Ausbildung asymmetrischer, nur einseitig dotierter Spacerstrukturen. Dabei deckt die jeweilige Maske zusätzlich die einseitig zu prozessierenden Stapelstrukturen halbseitig ab.
  • Nachfolgend werden die Erfindung und ihre Vorteile anhand der Figuren näher erläutert. Dabei sind einander entsprechende Komponenten und Strukturen jeweils mit gleichen Bezugszeichen bezeichnet. Es zeigenjeweils in schematischen Querschnitten:
  • 1: ein erstes Ausführungsbeispiel eines n-Kanal-Feldeffekttransistors für eine erfindungsgemäße Transistoranordnung mit beidseitigen, homogenen Spacerstrukturen;
  • 2: ein erstes Ausführungsbeispiel für einen p-Kanal-Feldeffekttransistor für eine erfindungsgemäße Transistoranordnung mit beidseitigen, homogenen Spacerstrukturen;
  • 3: ein zweites Ausführungsbeispiel für einen n-Kanal-Feldeffekttransistor für eine erfindungsgemäße Transistoranordnung mit asymmetrischen Spacerstrukturen;
  • 4: ein zweites Ausführungsbeispiel für einen p-Kanal-Feldeffekttransistor für eine erfindungsgemäße Transistoranordnung mit asymmetrischen Spacerstrukturen;
  • 5: ein drittes Ausführungsbeispiel für einen n-Kanal-Feldeffekttranistor für eine erfindungsgemäße Transistoranordnung mit symmetrischen, partiell angereicherten Spacerstrukturen;
  • 6: ein drittes Ausführungsbeispiel für einen p-Kanal-Feldeffekttransistor für eine erfindungsgemäße Transistoranordnung mit symmetrischen, partiell angereicherten Spacerstrukturen;
  • 7: ein viertes Ausführungsbeispiel eines n-Kanal-Feldeffekttransistors für eine erfindungsgemäße Transistoranordnung mit einseitig partiell angereicherter Spacerstruktur;
  • 8: ein viertes Ausführungsbeispiel eines p-Kanal-Feldeffekttransistors für eine erfindungsgemäße Transistoranordnung mit einseitig partiell angereicherter Spacerstruktur;
  • 9: ein Ausführungsbeispiel eines Verfahrens zur Ausbildung dotierter Spacerstrukturen für Transistoranordnungen mit n-FETs und p-FETs;
  • 10: ein weiteres Ausführungsbeispiel eines Verfahrens zur Herstellung partiell angereicherter Spacerstrukturen für Transistoranordnungen mit n-FETs und p-FETs;
  • 11: eine herkömmliche Feldeffekttransistorstruktur; und
  • 12: ein weiteres Ausführungsbeispiel eines n-Kanal-Feldeffekttransistors für eine erfindungsgemäße Transistoranordnung mit vom Kanal beabstandeten Source/Drain-Bereichen.
  • Der in der 1 dargestellte n-FET 3n weist ein in einem Halbleitersubstrat 1 ausgebildetes aktives Gebiet mit zwei Source/Drain-Bereichen 61, 62 auf, die jeweils einen Grundabschnitt 12n und einen Erweiterungsabschnitt 11n umfassen. Die beiden Source/Drain-Bereiche 61, 62 sind durch einen Kanalbereich 63 voneinander beabstandet. Oberhalb des Kanalbereichs 63 liegt eine Gatestruktur 2 auf einer Strukturoberfläche 10 des Halbleitersubstrats 1 auf. Ein Gateleiterabschnitt 21n der Gatestruktur 2 aus n-dotiertem Polysilizium bildet eine Gateelektrode entsprechend der 11 und ist durch ein Gatedielektrikum 20 vom Halbleitersubstrat 1 isoliert. Auf dem n-dotierten Gateleiterabschnitt 21n liegt ein hochleitfähiger Abschnitt 22 aus einem Metall oder einer Metallverbindung und auf dem hochleitfähigen Abschnitt 22 ein Isolatorabschnitt 23, etwa aus Siliziumnitrid, auf. An zur Substratoberfläche 10 vertikalen Seitenwänden der durch den Gateleiterabschnitt 21n, den hochleitfähigen Abschnitt 22 und den Isolatorabschnitt 23 gebildeten Gatestruktur 2 schließen Spacerstrukturen 24p an, die außerhalb des Kanalbereichs 63 an die Strukturoberfläche 10 anschließen. Die Spacerstrukturen 24p sind mit positiv geladenen, unbeweglichen Ladungsträgern angereichert.
  • Die in den Spacerstrukturen 24p angereicherte positive Ladung induziert im Halbleitersubstrat 1 Anreicherungszonen 13n mit lektronen, die jeweils entlang der Strukturoberfläche 10 unterhalb der Spacerstrukturen 24p ausgebildet werden.
  • In diesem Ausführungsbeispiel überlagern sich die Anreicherungszonen 13n weitgehend mit den Source/Drain-Bereichen 61, 62.
  • Der resistive Widerstand einer Kanalankopplung bzw. der Anschlusswiderstand eines Kanals, der sich im leitenden Zustand des n-FETs unterhalb des Gatedielektrikums 20 entlang der Strukturoberfläche 10 zwischen den Source/Drain-Bereichen 61, 62 ausbildet, wird durch die beiden Anreicherungszonen 13n reduziert. Zudem können die inneren, jeweils dem Kanalbereich 63 zugewandten Begrenzungskanten der Erweiterungsabschnitte 11n vom Kanalbereich 63 zurückgezogen werden, so dass ein Überlapp zwischen dem Gateleiterabschnitt 21n und dem jeweiligen Erweiterungsabschnitt 11n reduziert wird.
  • Das in der 2 dargestellte Ausführungsbeispiel für einen p-FET 3p unterscheidet sich von dem bereits beschriebenen des n-FETs 3n der 1 durch die in den Spacerstrukturen 24n angereicherte negative Ladung, durch p-dotierte Erweiterungsabschnitte 11p bzw. p-dotierte Grundabschnitte 12p zur Definition der Source/Drain-Bereiche 61, 62, sowie durch einen p-dotierten Gateleiterabschnitt 21p. In den Anreicherungszonen 13p unterhalb der mit negativ geladenen Ladungsträgern ange reicherten n-dotierten Spacerstrukturen 24n werden bewegliche, positiv geladene Löcher angereichert.
  • Die in der 3 dargestellte Feldeffekttransistorstruktur weist lediglich einseitig eine mit positiven Ladungsträgern angereicherte Spacerstruktur auf. Die zweite Spacerstruktur 24 ist undotiert, bzw. trägt eine Flächenladungsdichte kleiner 1E11/cm2. Entsprechend wird eine Anreicherungszone 13n lediglich einseitig unterhalb der angereicherten Spacerstruktur 24p ausgebildet.
  • In der 4 ist ein p-FET mit zwei unterschiedlichen Spacerstrukturen 24n, 24 dargestellt. Unterhalb der mit negativen Ladungsträgern angereicherten Spacerstrukturen 24n wird eine durch Löcher gebildete Anreicherungszone 13p ausgebildet, während eine solche unterhalb der nicht angereicherten Spacerstruktur 24 fehlt.
  • Die in den 5 bis 8 dargestellten FETs entsprechen den in den 1 bis 4 dargestellten FETs mit dem Unterschied, dass jeweils lediglich ein an das Halbleitersubstrat 1 anschließender Steuerabschnitt 242n, 242p der jeweiligen Spacerstruktur 24n, 24p mit unbeweglichen Ladungsträgern angereichert ist. Die Restabschnitte 241 der Spacerstrukturen außerhalb der jeweiligen Steuerabschnitte 242p, 242n sind nicht mit Ladungsträgern angereichert. Eine parasitäre Kapazität zwischen den angereicherten Steuerabschnitten 242p, 242n der Spacerstrukturen und dem jeweiligen Gateleiterabschnitt 21n, 21p sowie dem hochleitfähigen Abschnitt 22 ist reduziert.
  • Anhand der 9 ist das erfindungsgemäße Verfahren zur Herstellung von Transistoranordnungen mit n-FETs und p-FETs gemäß einem ersten Ausführungsbeispiel der Erfindung anhand einer Abfolge von Prozessschritten vereinfacht dargestellt.
  • In den 9A bis 9E ist jeweils in der linken Bildhälfte die Prozessierung eines n-FETs 3n und in der rechten Bildhälfte die Herstellung eines p-FETs 3p dargestellt.
  • Auf eine Strukturoberfläche 10 eines Halbleitersubstrats 1 wird ein Gatedielektrikum 20, eine Schicht aus einem Gateleitermaterial, eine Schicht aus einem hochleitfähigen Material und eine Schicht aus einem Isolatormaterial aufgebracht und in einem photolithographischen Prozess gemeinsam strukturiert. Die freigelegten Seitenwände der aus der Gateleiterschicht hervorgegangenen Stapelstrukturen 71, 72 werden oxidiert.
  • Durch Innenimplantation werden n-dotierte und p-dotierte Erweiterungsabschnitte 11n, 11p justiert zu den Kanten der aus der Schichtstapel hervorgegangenen Stapelstrukturen 71, 72 ausgebildet, sowie die Gateleiterschicht entsprechend dem jeweiligen Transistortyp dotiert.
  • Eine dielektrische Schicht wird in einer Prozessumgebung abgeschieden, in der in der abgeschiedenen Schicht negativ geladene Ladungsträger angereichert werden. Die abgeschiedene Schicht hat einen konformen Charakter.
  • Im Zuge einer gerichteten, anisotropen Spacer-Ätzung gehen aus der abgeschiedenen dielektrischen Schicht an den vertikalen Seitenwänden der Stapelstrukturen 71, 72 Spacerstrukturen 24n hervor.
  • Eine erste Maske 41 wird aufgebracht, die den p-FETs 3p zugeordnete Bereiche abdeckt, während den n-FETs 3n zugeordnete Bereiche nicht abgedeckt werden. Durch die erste Maske 41 maskiert, werden n-dotierte Grundabschnitte 12n der n-FETs 3n implantiert. Die Implantation erfolgt selbstjustiert zu den Stapelstrukturen 71, 72 gegenüberliegenden Außenkanten der angereicherten Spacerstrukturen 24n.
  • In der 9A ist in der linken Bildhälfte der Bereich eines n-FET 3n und in der rechten Bildhälfte der eines p-FETs 3p dargestellt. Die Stapelstrukturen 71, 72 umfassen jeweils ein auf einem Halbleitersubstrat 1 abschnittsweise aufliegendes Gatedielektrikum 20, einen auf dem Gatedielektrikum 20 aufliegenden Gateleiterabschnitt 21n, 21p, der im Bereich des n-FETs 3n n-dotiert und im Bereich des p-FETs 3p p-dotiert ist, einen auf dem Gateleiterabschnitt 21n, 21p aufliegenden hochleitfähigen Abschnitt 22 sowie einen auf dem hochleitfähigen Abschnitt 22 aufliegenden Isolatorabschnitt 23. Vertikale Seitenwände der durch den jeweiligen Gateleiterabschnitt 21p, 21n, den hochleitfähigen Abschnitt 22 und dem Isolatorabschnitt 23 gebildeten Stapelstrukturen 71, 72 sind durch Spacerstrukturen 24n, die mit unbeweglichen, negativen Ladungsträgern angereichert sind, abgedeckt. Im Halbleitersubstrat 1 sind zu den Außenkanten der Stapelstrukturen 71, 72 bzw. Gateleiterabschnitte 21n, 21p justierte Erweiterungsabschnitte 11n, 11p ausgebildet, die im Bereich der p-FETs 3p p-dotiert und im Bereich der n-FETs 3n n-dotiert sind. Grundabschnitte 12n der Source/Drain-Bereiche 61, 62 der n-FETs 3n sind justiert zu den Außenkanten der Spacerstrukturen 24n.
  • Der dem p-FET 3p zugeordnete Bereich ist durch eine erste Maske 41 abgedeckt.
  • Im Folgenden wird die zur Maskierung der Implantation zur Ausbildung der n-dotierten Grundabschnitte 12n benötigte erste Maske 41 zur selektiven Rückbildung der Spacerstrukturen im Bereich der n-FETs 3n genutzt und im Anschlussentfernt.
  • In der 9B fehlen entsprechend die mit negativen Ladungsträgern angereicherten Spacerstrukturen 24n im Bereich der n-FETs.
  • Die den n-FETs 3n zugeordneten Bereiche werden durch eine zweite Maske 42 abgedeckt, wobei die den p-FETs 3p zugeordneten Bereiche freigelegt bleiben. Mit Hilfe einer durch die zweite Maske 42 maskierten Implantation werden die den p-FETs 3p zugeordneten p-dotierten Grundabschnitte 12p justiert zu den Außenkanten der Spacerstrukturen 24n ausgebildet.
  • Es ergibt sich die in der 9C dargestellte Struktur mit vollständig ausgebildeten p-FETs 3p. Die p'-dotierten Erweiterungsabschnitte 11p sowie die p-dotierten Grundabschnitte 12p bilden zwei Source/Drain-Bereiche 61, 62 des p-FETs 3p aus. Die mit negativen Ladungsträgern dotierten Spacerstrukturen 24n induzieren mit Löchern angereicherte Anreicherungszonen 13p unterhalb der Spacerstrukturen 24n zwischen einem durch ein Potential am Gateleiterabschnitt 21p steuerbaren Kanalbereich und den jeweiligen Source/Drain-Bereich 61, 62.
  • Die zweite Maske 42 wird entfernt. In einer Prozessumgebung, in der in einer abzuscheidenden Schicht positive Ladungsträger angereichert werden, wird eine weitere dielektrische Schicht konform abgeschieden und anisotrop zurückgebildet.
  • Entsprechend der 9D bilden sich mit positiven Ladungsträgern angereicherte Spacerstrukturen 24p' an vertikalen Seitenwänden der Stapelstrukturen 71 der n-FETs 3n sowie entlang der mit negativen Ladungsträgern angereicherten Spacerstrukturen 24n im Bereich des p-FETs 3p.
  • Eine weitere Maske, die ähnlich oder gleich der zweiten Maske 42 strukturiert ist, wird vorgesehen, so dass die n-FETs 3n abgedeckt und die p-FETs 3p nicht abgedeckt werden. Im Bereich der p-FETs 3p werden die mit positiven Ladungsträgern angereicherten Spacerstrukturen 24p entfernt. Es ergibt sich gemäß 9E eine Transistoranordnung mit jeweils einem n-FET 3n und einem p-FET 3p und Gatestrukturen 2 gemäß den 1 und 2.
  • Das anhand der 10 dargestellte Verfahren unterscheidet sich von dem im Vorangegangenen beschriebenen zunächst dadurch, dass anstelle einer mit negativen Ladungsträgern angereicherten dielektrischen Schicht zwei nicht angereicherte Teilschichten aus Materialien mit unterschiedlichen Atzeigenschaften nacheinander und im Wesentlichen jeweils konform abgeschieden werden. Eine erste Spacerätzung wirkt im Wesentlichen in gleicher Weise auf beide Teilschichten, so dass an den vertikalen Seitenwänden der Stapelstrukturen 2 sowohl für einen n-FET 3n als auch für einen p-FET 3p Vorläufer-Spacerstrukturen 73 mit Teilabschnitten 51, 52 aus remanenten Abschnitten der beiden Teilschichten ausgebildet werden.
  • Durch eine erste Maske entsprechend der Maske 41 der 9A werden die p-FETs 3p abgedeckt. Im Bereich der n-FETs 3n wird eine Implantation zur Ausbildung der n-dotierten Grundabschnitte 12n ausgeführt. Unter Verwendung derselben Maske wird im Bereich der n-FETs 3n das Material der ersten Teilschicht selektiv gegenüber dem Material der zweiten Teilschicht isotrop zurückgebildet.
  • In der rechten Bildhälfte der 10A sind die aus remanenten Abschnitten der ersten und zweiten Teilschicht gebildeten Vorläufer-Spacerstrukturen 73 dargestellt. Die remanenten Abschnitte 51 der ersten Teilschicht erstrecken sich entlang der Seitenwände der Stapelstrukturen 71, 72 und sind durch die remanenten Abschnitte 52 der zweiten, oberen Teilschicht abgedeckt.
  • In der linken Bildhälfte der 10A sind die durch die isotrope Ätzung in den Abschnitten der ersten Teilschicht 51 entstandene Divots 25 dargestellt. Die Maske zur Ausbildung der n-dotierten Grundabschnitte 12n sowie zur selektiven Prozessierung der Divots 25 im Bereich der n-FETs 3n ist bereits entfernt.
  • Ein dielektrisches Material wird unter Prozessbedingungen abgeschieden, bei welchen es zu einer Anreicherung der abgeschiedenen Schicht mit positiv geladenen Ladungsträgern kommt. Die abgeschiedene Schicht wird isotrop zurückgeätzt.
  • Entsprechend der 10B füllen die remanenten Abschnitte der abgeschiedenen dielektrischen Schicht die vormaligen Divots 25, die durch die Rückbildung der ersten Teilschicht 51 im Bereich der n-FETs 3n entstanden sind. Das mit positiven Ladungsträgern angereicherte dielektrische Material bildet an das Halbleitersubstrat 1 anschließende p-dotierte Steuerabschnitt 242p sowie weitere, an den Isolatorabschnitt 23 anschließende p-dotierte Abschnitte 243p. Die weiteren Abschnitte 243p, die remanenten Abschnitte der ersten Teilschicht 51 sowie die der zweiten Teilschicht 52 bilden einen dielektrischen Restabschnitt 241 der dem n-FET 3n zugeordneten Spacerstruktur.
  • Eine zweite Maske 42 entsprechend der 9C wird aufgebracht und ebenfalls entsprechend der 9C eine Implantation zur Ausbildung der p-dotierten Grundabschnitte 12p der p-FETs 3p ausgeführt. Es folgt eine isotrope Rückbildung der ersten Teilschicht, so dass analog dem oben Beschriebenen die untere Teilschicht abschnittsweise zurückgebildet und zwi schen remanenten Abschnitten der oberen Teilschicht 52 und dem Halbleitersubstrat 1 bzw. der Stapelstruktur 72 Divots 25 entstehen, wie sie aus der 10C ersichtlich sind.
  • Entsprechend der Prozessierung der n-FETs wird die zweite Maske entfernt und ein dielektrisches Material unter Prozessbedingungen, unter welchen die abgeschiedene Schicht mit negativen Ladungsträgern angereichert wird, abgeschieden. Die abgeschiedene dielektrische Schicht wird isotrop zurückgebildet. Der fertig ausgebildete p-FET 3p ist in der rechten Bildhälfte der 10D dargestellt.
  • Die 12 bezieht sich auf ein Ausführungsbeispiel eines erfindungsgemäßen n-FETs 3n, bei dem die Source/Drain-Bereiche 61, 62 bis an die Außenkante der Spacerstrukturen 24p zurückgezogen sind und an die Anreicherungszonen 13n anschließen, so dass die Überlapp-Kapazität minimiert ist.
  • Beispiel:
  • Eine Flächenladungsdichte von 6.0 E + 12/cm2 in einer Spacerstruktur führt bei einer Gatespannung von 1 V zur Ausbildung einer Anreicherungszone mit einer Ladungsträgerdichte von 2.0 E + 19/cm3. Dies entspricht der üblichen Ladungsträgerdichte in den Source/Drain-Bereichen.

Claims (27)

  1. Transistoranordnung mit einer ersten Feldeffekttransistorstruktur (3n) und einer zweiten Feldeffekttransistorstruktur (3p) mit jeweils – einem ersten (61) und einem zweiten (62) Source/Drain-Bereich, die jeweils in einem Halbleitersubstrat (1) ausgebildet sind und an eine Strukturoberfläche (10) des Halbleitersubstrats (1) anschließen; – einem zwischen den Source/Drain-Bereichen (61, 62) ausgebildeten Kanalbereich (63); – einer oberhalb des Kanalbereichs (63) angeordneten und durch ein Gatedielektrikum (20) vom Kanalbereich (63) separierten Gateelektrode (21); und – einer auf der Strukturoberfläche (10) aufliegenden ersten dielektrischen Spacerstruktur (24), die zum ersten Source/Drain-Bereich (61) orientiert an die Gateelektrode (21) anschließt, wobei mindestens in einem an das Halbleitersubstrat (1) anschließenden Steuerabschnitt (242n, 242p) der ersten Spacerstruktur (24) fixierte und im Zuge der Herstellung der Feldeffekttransistorstruktur vorgesehene Ladungsträger mit einer Flächenladungsdichte von jeweils größer 1E11/cm2 eingebracht sind, wobei – die Source/Drain-Bereiche (61, 62) der ersten Feldeffekttransistorstruktur als Abschnitte vom n-Leitfähigkeitstyp und die Source/Drain-Bereiche (61, 62) der zweiten Feldeffekttransistorstruktur als Abschnitte vom p-Leitfähigkeitstyp ausgebildet sind; der Kanalbereich (63) der ersten Feldeffekttransistorstruktur eigenleitend oder vom p-Leitsfähigkeitstyp und der Kanalbereich (63) der zweiten Feldeffekttransistorstruktur eigenleitend oder vom n-Leitfähigkeitstyp sind; und – die in der ersten Spacerstruktur der ersten Feldeffekttransistorstruktur fixierten Ladungsträger vom p-Ladungstyp und die in der ersten Spacerstruktur der zweiten Feldeffekttransistorstruktur fixierten Ladungsträger vom n-Ladungstyp sind.
  2. Transistoranordnung nach Anspruch 1, gekennzeichnet durch, jeweils durch die Ladungsträger im Steuerabschnitt (242n, 242p) der jeweiligen Spacerstruktur (24) induzierte erste Anreicherungszonen (13p, 13n) mit beweglichen Ladungsträgern, wobei die Ladungsträger in der ersten Anreicherungszone der ersten Feldeffekttransistorstruktur vom n-Ladungstyp und die Ladungsträger in der ersten Anreicherungszone (13p, 13n) der zweiten Feldeffekttransistorstruktur vom p-Ladungstyp sind, und wobei die jeweilige Anreicherungszone (13p, 13n) in einem unterhalb des Steuerabschnitts (242n, 242p) anschließenden Abschnitt des Halbleitersubstrats (1) ausgebildet wird.
  3. Transistoranordnung nach Anspruch 2, dadurch gekennzeichnet, dass der jeweilige erste Source/Drain-Bereich (61) durch die jeweils erste Anreicherungszone (13p, 13n) von einem Abschnitt des jeweiligen Kanalbereichs (63) unterhalb der jeweiligen Gateelektrode (21) beabstandet ist.
  4. Transistoranordnung nach Anspruch 2, dadurch gekennzeichnet, dass jeweils der erste Source/Drain-Bereich (61) die jeweilige erste Anreicherungszone (13p, 13n) mindestens teilweise überlagert.
  5. Transistoranordnung nach Anspruch 4, dadurch gekennzeichnet, dass jeweils der erste Source/Drain-Bereich (61) die jeweilige erste Anreicherungszone (13p, 13n) vollständig überlagert und an einen Abschnitt des jeweiligen Kanalbereichs (63) unterhalb der jeweiligen Gateelektrode (21) anschließt.
  6. Transistoranordnung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch jeweils eine auf der Strukturoberfläche (10) aufliegende zweite dielektrische Spacerstruktur (24), die zum jeweiligen zweiten Source/Drain-Bereich (62) orientiert an die jeweilige Gateelektrode (21) anschließt und mindestens in einem jeweils an das Halbleitersubstrat (1) anschließenden Steuerabschnitt (242p, 242n) fixierte Ladungsträger mit einer Flächenladungsdichte von größer 1E11/cm2 eingebracht sind, wobei die in den Steuerabschnitt der zweiten dielektrischen Spacerstruktur der ersten Feldeffekttransistorstruktur eingebrachten Ladungsträger vom p-Ladungstyp und die in den Steuerabschnitt der zweiten dielektrischen Spacerstruktur der zweiten Feldeffekttransistorstruktur eingebrachten Ladungsträger vom n-Ladungstyp sind.
  7. Transistoranordnung nach Anspruch 6, gekennzeichnet durch jeweils eine durch die Ladungsträger im Steuerabschnitt (242n, 242p) der jeweiligen zweiten Spacerstruktur (24) induzierte zweite Anreicherungszone (13p, 13n) von beweglichen Ladungsträgern in einem jeweils unterhalb des Steuerabschnitts (242n, 242p) anschließenden Abschnitt des Halbleitersubstrats (1), wobei die beweglichen Ladungsträger in der zweiten Anreicherungszone der ersten Feldeffekttransistorstruktur vom n-Ladungstyp und die beweglichen Ladungsträger in der zweiten Anreicherungszone der zweiten Feldeffekttransistorstruktur vom p-Ladungstyp sind.
  8. Transistoranordnung nach Anspruch 7, dadurch gekennzeichnet, dass der jeweilige zweite Source/Drain-Bereich (62) durch die jeweilige zweite Anreicherungszone (13p, 13n) von einem Abschnitt des jeweiligen Kanalbereichs (63) unterhalb der jeweiligen Gateelektrode (21) beabstandet ist.
  9. Transistoranordnung nach Anspruch 7, dadurch gekennzeichnet, dass der jeweilige zweite Source/Drain-Bereich (62) die jeweilige zweite Anreicherungszone (13p, 13n) mindestens teilweise überlagert.
  10. Transistoranordnung nach Anspruch 9, dadurch gekennzeichnet, dass der jeweilige zweite Source/Drain-Bereich (62) die jeweilige zweite Anreicherungszone (13p, 13n) vollständig überlagert und an einen Abschnitt des jeweiligen Kanalbereichs (63) unterhalb der jeweiligen Gateelektrode (21) anschließt.
  11. Transistoranordnung nach einem der Ansprüche 2 oder 7, dadurch gekennzeichnet, dass die Ladungsträgerdichte der jeweiligen Ladungsträger in der jeweiligen Anreicherungszone (13p, 13n) im leitenden Zustand der jeweiligen Feldeffekttransistorstruktur mindestens zehn Prozent der Ladungsträgerdichte im jeweiligen ersten Source/Drain-Bereich (61, 62) beträgt.
  12. Transistoranordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Ladungsträgerdichte der jeweiligen Ladungsträger in der jeweiligen Anreicherungszone (13p, 13n) im leitenden Zustand der jeweiligen Feldeffekttransistorstruktur der Ladungsträgerdichte im jeweiligen ersten Source/Drain-Bereich (61, 62) im Wesentlichen entspricht.
  13. Transistoranordnung nach einem der Ansprüche 2 oder 7, dadurch gekennzeichnet, dass die Source/Drain-Bereiche (61, 62) jeweils aus mindestens zwei einander überlagernden Implantationsbereichen (11p, 12p; 11n, 12n) gebildet sind.
  14. Transistoranordnung nach einem der Ansprüche 2 oder 7, dadurch gekennzeichnet, dass der jeweilige Steuerabschnitt (242p, 242n) jeweils die gesamte Spacerstruktur (24) umfasst.
  15. Transistoranordnung nach einem der Ansprüche 2 oder 7, gekennzeichnet durch eine maximale Höhe des jeweiligen Steuerabschnitts (242p, 242n) von weniger als dem Zehnfachen der Dicke des jeweiligen Gatedielektrikums (20).
  16. Transistoranordnung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die Flächenladungsdichte im Steuerabschnitt (242n, 242p) größer 1E12/cm2 ist.
  17. Transistoranordnung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass das Material des Steuerabschnitts (242p, 242n) der zweiten Feldeffekttransistorstruktur Aluminiumoxid ist.
  18. Transistoranordnung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass das Material des Steuerabschnitts der ersten Feldeffekttransistorstruktur ein Oxid seltener Erden ist.
  19. Transistoranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Steuerabschnitte (242p) der der ersten Feldeffekttransistorstruktur (3n) zugeordneten Spacerstrukturen (24) aus einem ersten Spacermaterial und die Steuerabschnitte (242n) der der zweiten Feldeffekttransistorstruktur (3p) zugeordneten Spacerstrukturen (24) aus einem zweiten Spacermaterial, das ein anderes ist als das erste Spacermaterial, gebildet sind.
  20. Transistoranordnung nach Anspruch 19, dadurch gekennzeichnet, dass das erste Spacermaterial ein Oxid seltener Erden und das zweite Spacermaterial Aluminiumoxid ist.
  21. Verfahren zur Herstellung von Transistoranordnungen mit jeweils mindestens einem n-FET und einem p-FET mit den Schritten: – Ausbilden einer ersten Stapelstruktur (71) und einer zweiten Stapelstruktur (72) jeweils auf einem Gatedielektrikum (20), das auf einer Strukturoberfläche (10) eines Halbleitersubstrats (1) aufliegt; – Vorsehen von ersten Spacerstrukturen (24n, 24p) an vertikalen Seitenwänden der ersten und zweiten Stapelstruktur (71, 72), wobei die ersten Spacerstrukturen (24n, 24p) jeweils mindestens in einem an das Halbleitersubstrat (1) anschließenden Steuerabschnitt (242n, 242p) fixierte Ladungsträger von einem ersten Ladungstyp mit einer Flächenladungsdichte größer 1E11/cm2 aufweisen; – Vorsehen einer die zweite Stapelstruktur (72) abdeckenden ersten Maske (41), wobei die erste Stapelstruktur (71) nicht abgedeckt wird; – Entfernen der ersten Spacerstrukturen (24n, 24p) von der ersten Stapelstruktur (71); – Entfernen der ersten Maske (41); und – Vorsehen von zweiten Spacerstrukturen (24p, 24n) an vertikalen Seitenwänden der ersten Stapelstruktur (71) und an der durch die ersten Spacerstrukturen (24n, 24p) ergänzten zweiten Stapelstruktur (72), wobei die zweiten Spacerstrukturen (24p, 24n) jeweils mindestens in einem an das Halbleitersubstrat (1) anschließenden Steuerabschnitt (242n, 242p) eine Flächenladungsdichte größer 1E11/cm2 von einem dem ersten Ladungstyp entgegen gesetzten zweiten Ladungstyp aufweisen und wobei aus den Stapelstrukturen (71, 72) jeweils Gatestrukturen des n-FETs (3n) und des p-FETs (3p) hervorgehen.
  22. Verfahren nach Anspruch 21, gekennzeichnet durch die Schritte: – Vorsehen einer die erste Stapelstruktur (71) abdeckenden zweiten Maske (42) nach dem Vorsehen der zweiten Spacerstrukturen (24p, 24n), wobei die zweite Stapelstruktur (72) nicht abgedeckt wird; – Entfernen der zweiten Spacerstrukturen (24p, 24n) von der zweiten Stapelstruktur (72); und – Entfernen der zweiten Maske (42).
  23. Verfahren zur Herstellung von Transistoranordnungen mit jeweils mindestens einem n-FET (3n) und einem p-FET (3p) mit den Schritten: – Ausbilden einer ersten Stapelstruktur (71) und einer zweiten Stapelstruktur (72) jeweils auf einem Gatedielektrikum (20), das auf einer Strukturoberfläche (10) eines Halbleitersubstrats (1) aufliegt; – Ausbilden von Vorläufer-Spacerstrukturen (73) an vertikalen Seitenwänden der ersten und zweiten Stapelstruktur (71, 72); – Vorsehen einer die zweite Stapelstruktur (72) abdeckenden ersten Maske (41), wobei die erste Stapelstruktur (71) nicht abgedeckt wird; – Zurückbilden von an das Halbleitersubstrat (1) anschließenden Abschnitten der Vorläufer-Spacerstrukturen (73) der ersten Stapelstruktur (71), wobei zwischen den Vorläufer-Spacerstrukturen (73) und dem Halbleitersubstrat (1) Lücken (25) ausgebildet werden; – Entfernen der ersten Maske (41); – Füllen der Lücken (25) mit einer dielektrischen Schicht mit fixierten Ladungsträgern von einem ersten Ladungstyp, wobei jeweils an das Halbleitersubstrat (1) anschließende Steuerabschnitte (242p, 242n) mit einer Flächenladungsdichte größer 1E11/cm2 aus der Füllung hervorgehen; – Vorsehen einer die erste Stapelstruktur (71) abdeckenden zweiten Maske (42), wobei die zweite Stapelstruktur (72) nicht abgedeckt wird; – Zurückbilden von an das Halbleitersubstrat (1) anschließenden Abschnitten der Vorläufer-Spacerstrukturen (73) der zweiten Stapelstruktur (72), wobei zwischen den Vorläufer- Spacerstrukturen (73) und dem Halbleitersubstrat (1) Lücken (25) ausgebildet werden; – Entfernen der zweiten Maske (42); und – Füllen der Lücken (25) mit einer dielektrischen Schicht mit fixierten Ladungsträgern von einem dem ersten Ladungstyp entgegen gesetzten zweiten Ladungstyp, wobei jeweils an das Halbleitersubstrat (1) anschließende Steuerabschnitte (242p, 242n) mit einer Flächenladungsdichte größer 1E11/cm2 aus der Füllung hervorgehen.
  24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass – das Ausbilden der Vorläufer-Spacerstrukturen (73) das konforme Aufbringen einer ersten und einer zweiten Teilschicht aus unterschiedlichen Materialien sowie eine auf beide Teilschichten wirkende Spacerätzung einschließt, und – die an das Halbleitersubstrat (1) anschließenden Abschnitte der Vorläufer-Spacerstrukturen (73) jeweils durch remanente Abschnitte der unteren Teilschicht gebildet werden.
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass das Material der unteren Teilschicht TEOS und das der oberen Teilschicht Siliziumnitrid ist und das Ausbilden der Lücken (25) durch einen Nassätzschritt erfolgt, der das TEOS selektiv gegen das Siliziumnitrid zurückbildet.
  26. Verfahren nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, dass die erste Maske (41) als Implantationsmaske zur Ausbildung von Grundabschnitten (12p, 12n) der Source/Drain-Bereiche (61, 62) von einem dem ersten Ladungstyp entsprechenden ersten Ladungsträgertyp herangezogen wird.
  27. Verfahren nach einem der Ansprüche 22 bis 26, dadurch gekennzeichnet, dass die zweite Maske (42) als Implantationsmaske zur Ausbildung von Grundabschnitten (12p, 12n) der Source/Drain-Bereiche (61, 62) von einem dem zweiten Ladungstyp entsprechenden zweiten Ladungsträgertyp herangezogen wird.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080272438A1 (en) * 2007-05-02 2008-11-06 Doris Bruce B CMOS Circuits with High-K Gate Dielectric
CN102214609A (zh) * 2010-04-07 2011-10-12 中国科学院微电子研究所 一种半导体器件及其制造方法
US20120235710A1 (en) * 2011-03-15 2012-09-20 Infineon Technologies Ag Circuit Arrangement with a MOSFET and an IGBT
KR101921465B1 (ko) * 2012-08-22 2018-11-26 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
EP2797114B1 (de) * 2013-04-23 2019-01-23 Nxp B.V. MOS-Transistorstruktur als Lichtsensor
US10599820B2 (en) 2014-04-23 2020-03-24 Nxp B.V. Control flow flattening for code obfuscation where the next block calculation needs run-time information
US10050147B2 (en) 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10141417B2 (en) 2015-10-20 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, semiconductor device and the method of forming semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040183106A1 (en) * 2003-03-17 2004-09-23 Kim Sang Su Flash memory having local sonos structure using notched gate and manufacturing method thereof
US20040256653A1 (en) * 2003-05-13 2004-12-23 Hiroshi Iwata Semiconductor device and manufacturing method therefor, portable electronic equipment, and IC card
US20040266109A1 (en) * 2003-05-20 2004-12-30 Takayuki Ogura Semiconductor storage elements, semiconductor device manufacturing methods therefor, portable electronic equipment and IC card
US20050001262A1 (en) * 2003-05-20 2005-01-06 Yasuaki Iwase Driver circuit for semiconductor storage device and portable electronic apparatus
US6849516B2 (en) * 2002-11-29 2005-02-01 Advanced Micro Devices, Inc. Methods of forming drain/source extension structures of a field effect transistor using a doped high-k dielectric layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0272634A (ja) * 1988-09-07 1990-03-12 Fujitsu Ltd 半導体装置
CN1014755B (zh) * 1990-07-19 1991-11-13 中国科学院微电子中心 一种金属-半导体场效应晶体管
JPH05102179A (ja) * 1991-10-04 1993-04-23 Toshiba Corp 半導体装置及びその製造方法
KR950026039A (ko) * 1994-02-25 1995-09-18 모리시다 요이치 반도체 장치 및 그 제조방법
KR100252545B1 (ko) * 1996-12-20 2000-04-15 김영환 트랜지스터 및 그 제조방법
US6160299A (en) * 1997-08-29 2000-12-12 Texas Instruments Incorporated Shallow-implant elevated source/drain doping from a sidewall dopant source
US6417046B1 (en) * 2000-05-05 2002-07-09 Taiwan Semiconductor Manufacturing Company Modified nitride spacer for solving charge retention issue in floating gate memory cell
US6451675B1 (en) * 2000-09-12 2002-09-17 United Microelectronics Corp. Semiconductor device having varied dopant density regions
JP2002151683A (ja) * 2000-11-09 2002-05-24 Sanyo Electric Co Ltd 半導体装置とその製造方法
KR100572316B1 (ko) * 2002-10-11 2006-04-19 삼성전자주식회사 역티 형태의 게이트 전극을 갖는 모스 트랜지스터들 및 그제조방법들
JP2004343014A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード
JP2004348802A (ja) * 2003-05-20 2004-12-09 Sharp Corp 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器
US7476926B2 (en) * 2005-01-06 2009-01-13 International Business Machines Corporation Eraseable nonvolatile memory with sidewall storage

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849516B2 (en) * 2002-11-29 2005-02-01 Advanced Micro Devices, Inc. Methods of forming drain/source extension structures of a field effect transistor using a doped high-k dielectric layer
US20040183106A1 (en) * 2003-03-17 2004-09-23 Kim Sang Su Flash memory having local sonos structure using notched gate and manufacturing method thereof
US20040256653A1 (en) * 2003-05-13 2004-12-23 Hiroshi Iwata Semiconductor device and manufacturing method therefor, portable electronic equipment, and IC card
US20040266109A1 (en) * 2003-05-20 2004-12-30 Takayuki Ogura Semiconductor storage elements, semiconductor device manufacturing methods therefor, portable electronic equipment and IC card
US20050001262A1 (en) * 2003-05-20 2005-01-06 Yasuaki Iwase Driver circuit for semiconductor storage device and portable electronic apparatus

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