DE10109564A1

DE10109564A1 - Grabenkondensator und Verfahren zu seiner Herstellung

Info

Publication number: DE10109564A1
Application number: DE10109564A
Authority: DE
Inventors: Bernhard Sell; Annette Saenger; Dirk Schumann
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-02-28
Filing date: 2001-02-28
Publication date: 2002-09-12
Also published as: WO2002069375A3; US20040036102A1; KR20030080234A; TW548837B; US6987295B2; WO2002069375A2; EP1364390A2

Abstract

Die vorliegende Erfindung betrifft einen Grabenkondensator zur Verwendung in einer DRAM-Speicherzelle sowie ein Verfahren zur Herstellung eines solchen Grabenkondensators. DOLLAR A Der erfindungsgemäße Grabenkondensator umfaßt eine untere Kondensatorelektrode (10), ein Speicherdielektrikum (12) und eine obere Kondensatorelektrode (18), die mindestens teilweise in einem Graben (5) angeordnet sind, wobei die untere Kondensatorelektrode (10) im unteren Grabenbereich an eine Wand des Grabens angrenzt, während im oberen Grabenbereich eine an eine Wand des Grabens angrenzende Spacerschicht (9) aus einem isolierenden Material vorgegeben ist, und die obere Elektrode (18) mindestens zwei Schichten (13, 14, 15) umfaßt, von denen mindestens eine metallisch ist, mit der Maßgabe, daß die obere Elektrode nicht aus zwei Schichten besteht, von denen die untere Wolframsilizid und die obere dotiertes Polisilizium ist, wobei die Schichten (13, 14, 15) der oberen Elektrode sich jeweils entlang den Wänden und dem Boden des Grabens (5) bis mindestens zum oberen Rand der Spacerschicht (9) erstrecken.

Description

Die vorliegende Erfindung betrifft einen Grabenkondensator zur Verwendung in einer DRAM-Speicherzelle sowie ein Verfah ren zur Herstellung eines solchen Grabenkondensators. Darüber hinaus betrifft die Erfindung eine Speicherzelle mit einem Auswahltransistor und einem derartigen Grabenkondensator so wie ein Verfahren zur Herstellung einer solchen Speicherzel le.

In Speicherzellenanordnungen mit dynamischem, wahlfreien Zu griff werden fast ausschließlich sogenannte Eintransistor- Speicherzellen eingesetzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bit leitung ausgelesen werden. Zur sicheren Speicherung der La dung und gleichzeitigen Unterscheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicher kondensators wird derzeit bei 25 fF gesehen.

Da von Speichergeneration zu Speichergeneration die Speicher dichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensa tors erhalten bleiben.

Bis zur 1 Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente rea lisiert. Ab der 4 Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensio nale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Speicherkonden sator in einem Graben zu realisieren (siehe z. B. K. Yamada et al., Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusi onsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Da durch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Durch Reduk tion des Querschnitts des Grabens läßt sich die Packungsdich te weiter erhöhen. Der Vergrößerung der Tiefe des Grabens sind dabei aus technologischen Gründen jedoch Grenzen ge setzt.

Aus der US-A-5,905,279 ist eine Speicherzelle mit einem in einem Graben angeordneten Speicherkondensator und einem Aus wahltransistor bekannt, bei dem der Speicherkondensator eine an eine Wand des Grabens angrenzende untere Kondensatorelek trode, ein Kondensatordielektrikum und eine obere Kondensato relektrode aufweist und die obere Kondensatorelektrode einen Schichtstapel aus Polysilizium, einer leitende Schicht, ins besondere aus WSi, TiSi, W, Ti oder TiN, sowie Polysilizium umfaßt. Der Grabenkondensator wird hergestellt, indem zu nächst die obere Kondensatorelektrode im unteren Grabenbe reich gebildet wird. Sodann wird ein Isolationskragen im obe ren Grabenbereich abgeschieden und anschließend wird die obe re Kondensatorelektrode fertiggestellt. Alternativ wird das Verfahren auf einem SOI-Substrat, welches keinen Isolations kragen aufweist, durchgeführt, wobei die obere Kondensatore lektrode, die aus einer unteren Polysiliziumschicht und einer Wolframsilizidfüllung besteht, in einem einstufigen Abscheide verfahren hergestellt werden, bei dem die einzelnen Schichten in dem Graben vollständig abgeschieden werden.

In der noch unveröffentlichten Deutschen Patentanmeldung DE 199 41 096.8 wird überdies vorgeschlagen, bei einer Speicher zelle mit Auswahltransistor und Grabenkondensator die untere und/oder obere Kondensatorelektrode als metallische Elektrode auszubilden. Dabei kann die obere Kondensatorelektrode auch aus zwei Schichten - Wolframsilizid und Polysilizium - beste hen.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Grabenkondensator mit einer oberen Elektrode aus mindestens zwei Schichten, von denen mindestens eine metallisch ist, be reitzustellen, welcher durch ein vereinfachtes Verfahren her gestellt werden kann. Ferner liegt der Erfindung die Aufgabe zugrunde, ein solches Herstellungsverfahren anzugeben.

Gemäß der vorliegenden Erfindung wird die Aufgabe durch einen Grabenkondensator zur Verwendung in einer DRAM-Speicherzelle gelöst, mit unterer Kondensatorelektrode, Speicherdielektri kum und oberer Kondensatorelektrode, die mindestens teilweise in einem Graben angeordnet sind, wobei die untere Kondensato relektrode im unteren Grabenbereich an eine Wand des Grabens angrenzt, während im oberen Grabenbereich eine an eine Wand des Grabens angrenzende Spacerschicht aus einem isolierenden Material vorgesehen ist, und die obere Elektrode mindestens zwei Schichten umfaßt, von denen mindestens eine metallisch ist, mit der Maßgabe, daß die obere Elektrode nicht aus zwei Schichten besteht, von denen die untere Wolframsilizid und die obere dotiertes Polysilizium ist, wobei die Schichten der oberen Elektrode sich jeweils entlang den Wänden und dem Bo den des Grabens bis mindestens zum oberen Rand der Spacer schicht erstrecken.

Darüber hinaus wird die Aufgabe durch ein Verfahren zur Her stellung eines Grabenkondensators zur Verwendung in einer DRAM-Speicherzelle gelöst, mit den Schritten zum Definieren eines Grabens in einem Substrat, Bilden einer Spacerschicht aus einem isolierenden Material im oberen Grabenbereich, - Bereitstellen einer unteren Kondensatorelektrode, welche im unteren Grabenbereich an eine Wand des Grabens angrenzt, ei nes Speicherdielektrikums und einer oberen Kondensatorelek trode, die mindestens zwei Schichten umfaßt, welche sich ent lang den Wänden und dem Boden des Grabens erstrecken, von de nen mindestens eine metallisch ist, mit der Maßgabe, daß die obere Elektrode nicht aus zwei Schichten besteht, von denen die untere Wolframsilizid und die obere dotiertes Polysilizi um ist, wobei die beiden Kondensatorelektroden sowie das Speicherdielektrikum mindestens teilweise in dem Graben ange ordnet werden.

Die vorliegende Erfindung stellt ferner eine Speicherzelle mit einem Speicherkondensator wie vorstehend definiert und einem Auswahltransistor, welcher eine Source-Elektrode, eine Drain-Elektrode, eine Gate-Elektrode und einen leitenden Ka nal umfaßt, bereit, wobei die obere Kondensatorelektrode mit der Source- oder Drain-Elektrode elektrisch leitend verbunden ist.

Darüber hinaus stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer Speicherzelle mit den Schritten des Verfahrens zur Herstellung eines Speicherkondensators wie vorstehend definiert und den Schritten zum Bilden einer Sour ce-Elektrode, einer Drain-Elektrode, einer Gate-Elektrode und eines leitenden Kanals, wodurch der Auswahltransistor herge stellt wird, bereit, wobei die obere Kondensatorelektrode mit der Source- oder Drain-Elektrode elektrisch leitend verbunden wird.

Die bevorzugten Ausführungsformen sind Gegenstand der abhän gigen Ansprüche.

Die obere Kondensatorelektrode des erfindungsgemäßen Graben kondensators umfaßt somit mehrere Schichten, von denen minde stens eine metallisch ist. Dabei erstrecken sich die Schich ten entlang dem Boden und den Wänden des Grabens, sie sind also grabenkonform abgeschieden. Die Erfindung beruht im we sentlichen darauf, daß zuerst der Isolationskragen im oberen Grabenbereich gebildet wird und dann die untere Kondensatore lektrode, das Speicherdielektrikum und die obere Kondensato relektrode gebildet wird. Dadurch kann das Herstellungsver fahren erheblich vereinfacht werden, denn die Schritte zum Zurückätzen der oberen Kondensatorelektrode, damit der Isola tionskragen gebildet werden kann, entfallen, und die obere Kondensatorelektrode kann im wesentlichen einstufig abge schieden werden. Entsprechend erstreckt sich die obere Kon densatorelektrode bis mindestens zum oberen Rand des Isolati onskragens.

Wird ein Siliziumsubstrat verwendet, so hat der abgeschiedene Isolationskragen die Aufgabe, bei der fertigen Speicherzelle einen parasitären Transistor abzuschalten. Wird hingegen ein SOI-Substrat verwendet, so hat der in diesem Fall in einer dünneren Dicke abgeschiedene Isolationskragen die Aufgabe ei ner Diffusionsbarriere während der nachfolgenden Dotier schritte.

Durch die vorliegende Erfindung werden die folgenden Vorteile bereitgestellt:

- Das erfindungsgemäße Verfahren zur Herstellung des Graben kondensators ist kostengünstiger als das aus der US-A- 5,905,279 bekannte, da die Schritte zum Rückätzen der oberen Kondensatorelektrode entfallen.
- Das erfindungsgemäße Verfahren kann vorteilhafterweise mit vielen Dielektrika, beispielsweise Siliziumoxynitrid, Al₂O₃, ZrO₂, TiO₂ und weiteren, die dem Fachmann wohlbekannt sind, realisiert werden.
- Das erfindungsgemäße Verfahren kann in einfacher Weise mit oberflächenvergrößernden Maßnahmen wie beispielsweise dem HSG-Verfahren (Aufrauhung der Siliziumoberfläche, "hemisphe rical graining") oder Mesoporen-Ätzung kombiniert werden.
- Insbesondere ist bei Verwendung des erfindungsgemäßen Ver fahren eine Aufweitung des unteren Teils des Kondensatorgra bens, wodurch die Kapazität des Kondensators erhöht wird, möglich.
- Da die obere Kondensatorelektrode eine metallische Schicht umfaßt, welche sich zusammen mit den anderen Schichten ent lang den Wänden des Kondensators bis mindestens zum oberen Rand der Spacerschicht erstreckt und somit einstückig ausge bildet ist, weist die obere Kondensatorelektrode einen gerin geren Widerstand als die aus der US-A-5,905,279 bekannte auf.
- Die nachgeschaltete Dotierung des unteren Teil des Sub strats, wodurch die Verarmungszone verringert wird und gege benenfalls die untere Kondensatorelektrode erzeugt wird, ist vorteilhaft gegenüber der Verwendung eines bereits im unteren Bereich dotierten Substrats, da derartige Substrate teurer und möglicherweise weniger verfügbar sind und insbesondere, da die Dotierstoffkonzentration bei ihnen vorgegeben (typi scherweise 10¹⁷ cm^-3) und für die Bildung der unteren Kondensa torelektrode zu gering ist.
- Durch Verwendung einer metallischen Schicht in der oberen Kondensatorelektrode kann einerseits aufgrund der verringer ten Verarmungszone die Kapazität des Kondensators erhöht wer den, andererseits wird eine niederohmige obere Kondensatore lektrode realisiert, wodurch insbesondere eine schnelle Aus lesezeit des Speicherkondensators ermöglicht wird.
- Umfaßt die obere Kondensatorelektrode eine Polysilizium schicht, so ist der Entwicklungsaufwand für dieses Elektro denkonzept gering.
- Ist eine Polysiliziumschicht zwischen Kondensatordielektri kum und metallischer Schicht angeordnet, so kann dadurch der Streß zwischen Kondensatordielektrikum und metallischer Schicht minimiert werden.
- Das vorliegende Konzept ist mit beliebigen Anordnungen für die untere Elektrode kombinierbar.

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert:

Fig. 1 bis Fig. 7 zeigt die Schritte zur Herstellung des Grabenkondensators sowie einer Speicherzelle gemäß einer ersten Ausführungsform der vorliegenden Erfin dung;

Fig. 8 bis Fig. 12 zeigt die Schritte zur Herstellung des Grabenkondensators sowie einer Speicherzelle gemäß einer zweiten Ausführungsform der vorliegenden Er findung; und

Fig. 13 zeigt das Layout in einer 8F²-Zellarchitektur.

In Fig. 1 bezeichnet Bezugszeichen 1 ein Siliziumsubstrat mit einer Hauptfläche 2. Auf der Hauptfläche 2 werden eine 5 nm dicke SiO₂-Schicht 3 und eine 200 nm dicke Si₃N₄-Schicht 4 aufgebracht. Darauf wird eine 1000 nm dicke BSG-Schicht (nicht dargestellt) als Hartmaskenmaterial aufgebracht.

Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden die BSG-Schicht, die Si₃N₄-Schicht 4 und die SiO₂-Schicht 3 in einem Plasma-Ätzprozeß mit CF₄/CHF₃ strukturiert, so daß eine Hartmaske gebildet wird. Nach Entfernung der photolithographisch erzeugten Maske wer den unter Verwendung der Hartmaske als Ätzmaske in einem wei teren Plasma-Ätzprozeß mit HBr/NF₃ Gräben 5 in die Hauptflä che 1 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H₂SO₄/HF die BSG-Schicht entfernt.

Die Gräben 5 weisen beispielsweise eine Tiefe von 5 µm, eine Weite von 100 × 250 nm und einen gegenseitigen Abstand von 100 nm auf.

Nachfolgend wird eine 10 nm dicke SiO₂-Schicht 6, die auch, beispielsweise durch in-situ-Dotierung, dotiert sein kann, abgeschieden. Die abgeschiedene SiO₂-Schicht 6 bedeckt minde stens die Wände der Gräben 5. Durch Abscheidung einer 200 nm dicken Polysiliziumschicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si₃N₄-Schicht 4 und Zurückätzen der Polysiliziumschicht mit SF₆ wird in den Gräben 5 jeweils eine Polysiliziumfüllung 7 erzeugt, deren Oberfläche 1000 nm un terhalb der Hauptfläche 2 angeordnet ist (siehe Fig. 1). Das chemisch-mechanische Polieren kann dabei gegebenenfalls ent fallen. Die Polysiliziumfüllung 7 dient als Opferschicht für die nachfolgende Si₃N₄-Spacerabscheidung. Darauf folgend wird die SiO₂-Schicht 6 auf den Wänden der Gräben 5 isotrop ge ätzt.

Anschließend wird in einem CVD-Verfahren eine 20 nm dicke Spacerschicht 9, die Siliziumnitrid- und/oder Siliziumdioxid umfaßt, abgeschieden und in einem anisotropen Plasma- Ätzprozeß mit CHF₃ geätzt. Die soeben abgeschiedene Spacer schicht dient in der fertigen Speicherzelle zum Abschalten des parasitären Transistors, der sich sonst an dieser Stelle bilden würde, und bildet somit den Isolationskragen oder Col lar 9.

Mit SF₆ wird nachfolgend Polysilizium selektiv zu Si₃N₄ und SiO₂ geätzt. Dabei wird die Polysiliziumfüllung 7 jeweils vollständig aus dem Graben 5 entfernt. Durch eine Ätzung mit NH₄F/HF wird der nunmehr freiliegende Teil der SiO₂-Schicht 6 entfernt (siehe Fig. 2).

Gegebenenfalls wird nun zur Aufweitung der Gräben 5 in ihrem unteren Bereich, d. h. in dem der Hauptfläche 2 abgewandten Bereich, Silizium selektiv zu der Spacerschicht geätzt. Dies erfolgt beispielsweise durch einen isotropen Ätzschritt mit Ammoniak, bei dem Silizium selektiv zu Si₃N₄ geätzt wird. Die Ätzdauer wird so bemessen, daß 20 nm Silizium geätzt werden. Dadurch wird der Querschnitt im unteren Bereich der Gräben 5 um 40 nm aufgeweitet. Dadurch kann die Kondensatorfläche und damit die Kapazität des Kondensators weiter vergrößert wer den. Der Collar 9 kann auch durch andere Prozeßführung, wie beispielsweise lokaler Oxidation (LOCOS) oder Collarbildung während der Grabenätzung, erzeugt werden.

In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweite ten Gräben veranschaulicht.

Anschließend erfolgt, falls dies nicht schon durch das do tierte Oxid geschehen ist, eine Dotierung des Silizium- Substrats. Dies kann beispielsweise durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO₂-Schicht in einer Dicke von 20 nm und einen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Ar sen-dotierten Silikatglasschicht in dem Siliziumsubstrat 1 ein n⁺-dotiertes Gebiet 10 gebildet wird, geschehen. Alterna tiv kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 900°C, 399 Pa Tributy larsin (TBA) [33 Prozent], 12 min.

Aufgabe des n⁺-dotierten Gebietes ist einerseits die Verklei nerung der Verarmungszone, wodurch die Kapazität des Konden sators weiter erhöht wird. Andererseits kann durch die hohe Dotierkonzentration, die größenordnungsmäßig 10¹⁹ cm^-3 be trägt, die untere Kondensatorelektrode bereitgestellt werden, falls diese nicht metallisch sein soll. Wenn diese metallisch ist, wird durch die hohe Dotierung ein ohmscher Kontakt be reitgestellt. Die erforderliche Dotierung für den ohmschen Kontakt beträgt etwa 5 × 10¹⁹ cm^-3.

Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 12 abgeschieden, die SiO₂ und Si₃N₄ so wie gegebenenfalls Siliziumoxynitrid enthält. Diese Schich tabfolge kann durch Schritte zur Nitridabscheidung und zur thermischen Oxidation, bei der Defekte in der darunterliegen den Schicht ausgeheilt werden, realisiert werden. Alternativ enthält die dielektrische Schicht 12 Al₂O₃ (Aluminiumoxid), TiO₂ (Titandioxid), Ta₂O₅ (Tantaloxid). Auf jeden Fall wird das Kondensatordielektrikum ganzflächig abgeschieden, so daß es den Graben 5 und die Oberfläche der Siliziumnitridschicht 4 vollständig bedeckt (siehe Fig. 3).

Anschließend wird die obere Kondensatorelektrode 18 gebildet. In diesem Ausführungsbeispiel umfaßt die obere Kondensatore lektrode drei Schichten, eine 20 nm dicke dotierte Polysili ziumschicht 13, eine 20 nm dicke Wolframsilizidschicht 14 und eine 200 nm dicke in-situ dotierte Polysiliziumschicht 15, wie in Fig. 4 dargestellt ist. Dabei kann die Dicke der er sten Polysiliziumschicht 13 auch reduziert werden, oder sie kann vollständig weggelassen werden. Da der Isolationskragen 9 bereits vor der Abscheidung der dielektrischen Schicht 12 und der oberen Kondensatorelektrode 18 im oberen Teil des Grabens 5 gebildet wurde, werden die Schichten der oberen Kondensatorelektrode 18 ganzflächig in Graben 5 und auf der Oberfläche der Si₃N₄-Schicht 4 durch allgemein verwendete Verfahren abgeschieden.

Wie in Fig. 4 zu sehen ist, bildet sich bei der Abscheidung der oberen Kondensatorelektrode ein Hohlraum im unteren Gra benbereich. Dieser Hohlraum ist für eine weitere Verringerung des Stresses, der bei der Abscheidung der oberen Kondensato relektrode entsteht, vorteilhaft.

Darauf folgend werden die Schichten der oberen Kondensatore lektrode 18 isotrop zurückgeätzt, beispielsweise durch Plas ma-Ätzen mit SF₆, wodurch die obere Kondensatorelektrode auf etwa 100 nm unterhalb der Hauptfläche 2 zurückgeätzt wird, wie in Fig. 5 gezeigt ist.

Anschließend werden das Kondensatordielektrikum 12 und die Oxid-/Nitrid-Spacerschicht 9 isotrop zurückgeätzt, so daß sich der in Fig. 6 gezeigte Aufbau ergibt. Dies kann bei spielsweise durch naßchemisches Ätzen mit H₃PO₄ und HF erfol gen. Wie in Fig. 6 deutlich zu sehen ist, erstrecken sich die Schichten der oberen Kondensatorelektrode 18 bis über den oberen Rand des Isolationskragens hinaus.

Somit kann der Vorteil erzielt werden, daß die niederohmige metallische Schicht der oberen Kondensatorelektrode einstüc kig gebildet ist, wodurch die Leitfähigkeit der oberen Kon densatorelektrode erhöht wird. Andererseits bewirken die ebenfalls abgeschiedenen Polysiliziumschichten eine Streßre duktion an der Isolator-Metall-Grenzfläche.

Darauf folgend wird der standardmäßige DRAM-Prozeß durchge führt, durch den die obere Kondensatorelektrode geeignet strukturiert und an das Source-/Drain-Gebiet eines Auswahl transistors angeschlossen wird. Dabei kann der Auswahltransi stor selbstverständlich auch als vertikaler Transistor reali siert werden.

Nach einer Sacrifical oxidation zur Bildung eines Streuoxids (nicht dargestellt) wird eine Implantation durchgeführt, bei der ein n⁺-dotiertes Gebiet 17 in der Seitenwand jedes Gra bens 5 im Bereich der Hauptfläche 2 gebildet wird. Wie in Fig. 7 gezeigt ist, wird oberhalb der oberen Kondensatorelek trode 18 verbliebener Freiraum in dem jeweiligen Graben 5 durch Abscheidung von insitu-dotiertem Polysilizium und Rückätzen des Polysiliziums mit SF₆ mit einer Polysilizium füllung 16 aufgefüllt. Die Polysiliziumfüllung 16 wirkt als Anschlußstruktur zwischen dem n⁺-dotierten Gebiet 17 und der oberen Kondensatorelektrode 18.

Nachfolgend werden Isolationsstrukturen 8 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dar gestellt). Durch nicht-selektvies Plasma-Ätzen von Silizium, SiO₂ und Polysilizium mit Hilfe von CHF₃/N₂/NF₃, wobei die Ätzdauer so eingestellt wird, daß 200 nm Polysilizium geätzt werden, durch Entfernen der dabei verwendeten Lackmaske mit O₂/N₂, durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si₃N₄-Schicht und durch Abscheidung einer 250 nm dicken SiO₂- Schicht in einem TEOS-Verfahren und anschließendes chemisch- mechanisches Polieren werden die Isolationsstrukturen 8 fer tiggestellt. Durch Ätzen in heißer H₃PO₄ wird nachfolgend die Si₃N₄-Schicht 4 und durch Ätzen in verdünnter Flußsäure die SiO₂-Schicht 3 entfernt.

Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n- dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Sub stratbereichs, welcher von der Hauptfläche 2 abgewandt ist, durchgeführt. Dadurch wird ein n⁺-dotiertes Gebiet, das be nachbarte untere Kondensatorelektroden 11 miteinander verbin det, gebildet (sogenannter "buried-well implant").

Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid so wie die Gate-Elektroden 20, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 19 definiert werden.

Danach wird die Speicherzelle in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertiggestellt.

Die Speicherzellenanordnung, deren Layout für eine 8-F²- Zellarchitektur beispielhaft in Fig. 13 dargestellt ist, weist je Speicherzelle einen in einem der Gräben 5 angeordne ten Speicherkondensator und einen planaren Auswahltransistor auf. Pro Speicherzelle ist ein Platzbedarf von 8F² erforder lich, wobei F die kleinste herstellbare Strukturgröße in der jeweiligen Technologie ist. Die Bitleitungen BL verlaufen streifenförmig und parallel zueinander, wobei die Breite der Bitleitung BL jeweils F und ihr gegenseitige Abstand eben falls F beträgt. Senkrecht dazu verlaufen die Wortleitungen WL, die ebenfalls eine Breite von F und einen gegenseitigen Abstand von F aufweisen. Unterhalb der Bitleitungen BL sind aktive Gebiete A angeordnet, wobei oberhalb jedes aktiven Ge bietes zwei Wortleitungen WL kreuzen. Die aktiven Gebiete A sind unterhalb benachbarter Bitleitungen BL jeweils versetzt gegeneinander angeordnet. In der Mitte der aktiven Gebiete A ist ein Bitleitungskontakt BLK angeordnet, der eine elektri sche Verbindung zwischen der jeweiligen Bitleitung BL und dem aktiven Gebiet A ermöglicht. Die Gräben 5 sind unterhalb der Wortleitung WL angeordnet. Innerhalb der aktiven Gebiete ist am Kreuzungspunkt zwischen einer der Bitleitungen BL und ei ner der Wortleitungen WL jeweils die Gateelektrode 26 des zu gehörigen Auswahltransistor angeordnet.

Die aktiven Gebiete A erstrecken sich jeweils zwischen zwei Gräben 5. Sie umfassen zwei Auswahltransistoren, die über ei nen gemeinsamen Bitleitungskontakt BLK mit der zugehörigen Bitleitung BL verbunden sind. Je nach dem, welche der Wort leitungen WL angesteuert wird, wird die Information aus dem Speicherkondensator, der in einem oder dem anderen der Gräben 5 angeordnet ist, ausgelesen.

Gemäß einem weiteren Ausführungsbeispiel wird, wie in Fig. 8 dargestellt, ein SOI-Substrat 41, das heißt, ein Siliziumsub strat mit einer vergrabenen SiO₂-Schicht 46 verwendet. Auf einer Hauptfläche 42 des SOI-Substrats 41 wird eine SiO₂- Schicht 43 in einer Dicke von 5 nm und eine Si₃N₄-Schicht 44 in einer Dicke von 200 nm aufgebracht. Darauf wird eine BSG- Schicht (nicht dargestellt) in einer Dicke von 1000 nm, Si₃N₄ (nicht dargestellt) in einer Dicke von 200 nm und Polysilizi um (nicht dargestellt) in einer Dicke von 350 nm jeweils als Hartmaskenmaterial abgeschieden. Mit Hilfe einer photolitho graphisch strukturierten Maske (nicht dargestellt), die die Anordnung der Speicherkondensatoren definiert, wird durch Plasma-Ätzen mit CHF₃/O₂ die Polysiliziumschicht, die Silizi umnitridschicht, die BSG-Schicht und die Nitridschicht ge ätzt. Sodann werden die aktive Si-Schicht 47 durch Plasma- Ätzen mit HBr/NF₃ und die vergrabene Oxidschicht 46 durch Plasma-Ätzen mit CHF₃/O₂ geätzt. Die Parameter dieses Ätz schritts sind derart bemessen, daß die Gräben nur bis zum un teren Ende der vergrabenen Oxidschicht 46 geätzt werden.

Nach Entfernung der BSG-Hartmaske wird eine 5 nm dicke Si₃N₄- Schicht 49 als Spacermaterial abgeschieden. Da bei dieser Ausführungsform der parasitäre Transistor durch die vergrabe ne SiO₂-Schicht 46 vermieden wird, hat die Si₃N₄-Schicht 49 in diesem Fall nicht die Funktion, diesen parasitären Transistor abzuschalten. Ihre Aufgabe ist vielmehr, die Diffusion von Dotierstoffen während eines nachfolgenden Schritts zur Dotie rung des Substrats durch Dotierung aus der Gasphase oder aus der dotierten SiO₂-Schicht im oberen Kondensatorbereich (ak tives Gebiet 47) zu verhindern. Für diese Aufgabe ist eine Dicke von 5 nm ausreichend. Sodann werden die Kondensatorgrä ben 45 bis zu einer Tiefe von 5 µm durch Plasma-Ätzen mit HBr/NF₃ geätzt, wie in Fig. 8 veranschaulicht ist. Die Kon densatorgräben 45 weisen beispielsweise eine weite von 100 × 250 nm und einen gegenseitigen Abstand von 100 nm auf.

Die Ätzung der Kondensatorgräben kann dabei derart erfolgen, daß die Gräben 45 in ihrem unteren Bereich, d. h. in dem der Hauptfläche 42 abgewandten Bereich, aufgeweitet werden. Bei spielsweise kann der Querschnitt im unteren Bereich der Grä ben 45 um 40 nm aufgeweitet werden. Dadurch kann die Kondensatorfläche und damit die Kapazität des Kondensators weiter vergrößert werden.

Anschließend erfolgt eine Dotierung des Silizium-Substrats. Dies kann beispielsweise durch Abscheidung einer Arsen- dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO₂-Schicht in einer Dicke von 20 nm und ei nen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsen- dotierten Silikatglasschicht in dem Siliziumsubstrat 41 ein n⁺-dotiertes Gebiet 50 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 900°C, 399 Pa Tributylar sin (TBA) [33 Prozent], 12 min.

Aufgabe des n⁺-dotierten Gebietes 50 ist einerseits die Ver kleinerung der Verarmungszone, wodurch die Kapazität des Kon densators weiter erhöht wird, andererseits kann durch die ho he Dotierung, deren Konzentration größenordnungsmäßig unge fähr 10¹⁹ cm^-3 beträgt, die untere Kondensatorelektrode be reitgestellt werden, falls diese nicht metallisch ist. Wenn diese metallisch ist, wird durch die hohe Dotierung ein ohm scher Kontakt bereitgestellt. Die erforderliche Dotierung für den ohmschen Kontakt beträgt etwa 5 × 10¹⁹ cm^-3.

Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 52 abgeschieden, die SiO₂ und Si₃N₄ so wie gegebenenfalls Siliziumoxynitrid enthält. Alternativ ent hält die dielektrische Schicht 52 Al₂O₃ (Aluminiumoxid), TiO₂ (Titandioxid), Ta₂O₅ (Tantaloxid). Auf jeden Fall wird das Kondensatordielektrikum ganzflächig abgeschieden, so daß es den Graben 45 und die Oberfläche der Siliziumnitridschicht 44 vollständig bedeckt (siehe Fig. 9).

Anschließend wird die obere Kondensatorelektrode 58 gebildet. In diesem Ausführungsbeispiel umfaßt die obere Kondensatore lektrode 58 drei Schichten, eine 20 nm dicke dotierte Polysi liziumschicht 53, eine 20 nm dicke Wolframsilizidschicht 54 und eine 200 nm dicke in-situ dotierte Polysiliziumschicht 55, wie in Fig. 9 dargestellt ist. Dabei kann die Dicke der ersten Polysiliziumschicht 53 auch reduziert werden, oder sie kann vollständig weggelassen werden. Da die Spacerschicht 49 relativ dünn ist (5 nm), entsteht im oberen Grabenbereich keine starke Verengung, so daß die zweite Polysiliziumschicht 55 als eine Polysiliziumfüllung abgeschieden wird, wie in Fig. 10 zu sehen ist. Dadurch, daß die zweite Polysilizium schicht 55 als eine Polysiliziumfüllung realisiert wird, kann der Grenzflächenstreß innerhalb der oberen Kondensatorelek trode noch weiter minimiert werden.

Da die Spacerschicht 49 bereits vor der Abscheidung der die lektrischen Schicht 52 und der oberen Kondensatorelektrode 58 im oberen Teil des Grabens 45 gebildet wurde, werden die Schichten der oberen Kondensatorelektrode 58 ganzflächig in Graben 45 und auf der Oberfläche der Si₃N₄-Schicht 44 durch allgemein verwendete Verfahren abgeschieden.

Darauf folgend werden die Schichten der oberen Kondensatore lektrode 58 isotrop zurückgeätzt, beispielsweise durch Plas ma-Ätzen mit SF₆, wodurch die obere Kondensatorelektrode auf etwa 100 nm unterhalb der Hauptfläche 42 zurückgeätzt wird, wie in Fig. 11 gezeigt ist.

Anschließend werden das Kondensatordielektrikum 52 und die Nitrid-Spacerschicht 49 isotrop zurückgeätzt, beispielsweise durch Naßätzen mit H₃PO₄. Als Folge erstrecken sich die Schichten der oberen Kondensatorelektrode 58 bis über den oberen Rand des Isolationskragens hinaus.

Somit kann der Vorteil erzielt werden, daß die niederohmige metallische Schicht der oberen Kondensatorelektrode einstückig gebildet ist, wodurch die Leitfähigkeit der oberen Kon densatorelektrode erhöht wird. Andererseits bewirken die ebenfalls abgeschiedenen Polysiliziumschichten eine Streßre duktion an der Isolator-Metall-Grenzfläche.

Darauf folgend wird der standardmäßige DRAM-Prozeß durchge führt, durch den die obere Kondensatorelektrode geeignet strukturiert und an die Source- oder Drain-Elektrode 59 eines Auswahltransistors angeschlossen wird. Dabei kann der Aus wahltransistor selbstverständlich auch als vertikaler Transi stor realisiert werden.

Es werden eine Si₃N₄-Ätzung mit HF/Ethylenglycol, bei der 10 nm Si₃N₄ geätzt werden und eine Ätzung mit NH₄F/HF, mit der SiO₂ und dielektrisches Material geätzt werden, durchgeführt. Nach einer Sacrifical oxidation zur Bildung eines Streuoxids (nicht dargestellt) wird eine Implantation durchgeführt, bei der ein n⁺-dotiertes Gebiet 57 in der Seitenwand jedes Gra bens 45 im Bereich der Hauptfläche 42 gebildet wird. Wie in Fig. 11 gezeigt ist, wird oberhalb der oberen Kondensatore lektrode 58 verbliebener Freiraum in dem jeweiligen Graben 45 durch Abscheidung von insitu-dotiertem Polysilizium und Rückätzen des Polysiliziums mit SF₆ mit einer Polysilizium füllung 56 aufgefüllt.

Die Polysiliziumfüllung 56 wirkt als Anschlußstruktur zwi schen dem n⁺-dotierten Gebiet 57 und der oberen Kondensatore lektrode 58.

Nachfolgend werden Isolationsstrukturen 48 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dar gestellt). Durch nicht-selektives Plasma-Ätzen von Silizium, Wolframsilizid, SiO₂ und Polysilizium mit Hilfe von CHF₃/N₂/NF₃, wobei die Ätzdauer so eingestellt wird, daß 200 nm Polysilizium geätzt werden, durch Entfernen der dabei ver wendeten Lackmaske mit O₂/N₂, durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si₃N₄-Schicht und durch Abscheidung einer 250 nm dicken SiO₂-Schicht in einem TEOS-Verfahren und an schließendes chemisch-mechanisches Polieren werden die Isola tionsstrukturen 48 fertiggestellt. Durch Ätzen in heißer H₃PO₄ wird nachfolgend die Si₃N₄-Schicht 44 und durch Ätzen in verdünnter Flußsäure die SiO₂-Schicht 43 entfernt.

Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n- dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Sub stratbereichs, welcher von der Hauptfläche 42 abgewandt ist, durchgeführt. Dadurch wird ein n⁺-dotiertes Gebiet, das be nachbarte untere Kondensatorelektroden 51 miteinander verbin det, gebildet.

Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid so wie die Gate-Elektroden 60, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 59 definiert werden.

Bezugszeichenliste

1

Silizium-Substrat

2

Hauptfläche

3

SiO₂

-Schicht

4

Si₃

N₄

-Schicht

5

Graben

6

SiO₂

-Schicht

7

Polysilizium-Füllung

8

Isolationsstruktur

9

Isolationskragen

10

n⁺

-dotierter Bereich

12

dielektrische Schicht

13

Polysiliziumschicht

14

Wolframsilizidschicht

15

Polysiliziumschicht

16

Polysiliziumfüllung

17

n⁺

-dotiertes Gebiet

18

obere Kondensatorelektrode

19

Source- bzw. Drain-Elektrode

20

Gate-Elektrode

41

SOI-Substrat

42

Hauptfläche

43

SiO₂

-Schicht

44

Si₃

N₄

-Schicht

45

Graben

46

vergrabene SiO₂

-Schicht

47

aktive Siliziumschicht

48

Isolationsstruktur

49

Si₃

N₄

-Spacer

50

n⁺

-dotiertes Gebiet

52

dielektrische Schicht

53

Polysiliziumschicht

54

Wolframsilizidschicht

55

Polysiliziumschicht

56

Polysiliziumfüllung

57

n⁺

-dotiertes Gebiet

58

obere Kondensatorelektrode

59

Source- bzw. Drain-Elektrode

60

Gate-Elektrode

Claims

1. Grabenkondensator zur Verwendung in einer DRAM- Speicherzelle mit unterer Kondensatorelektrode (10, 50), Speicherdielektrikum (12, 52) und oberer Kondensatorelektrode (18, 58), die mindestens teilweise in einem Graben (5, 45) angeordnet sind, wobei die untere Kondensatorelektrode (10, 50) im unteren Grabenbereich an eine Wand des Grabens an grenzt, während im oberen Grabenbereich eine an eine Wand des Grabens angrenzende Spacerschicht (9, 49) aus einem isolie renden Material vorgesehen ist, und die obere Elektrode (18, 58) mindestens zwei Schichten (13, 14, 15; 53, 54, 55) um faßt, von denen mindestens eine metallisch ist, mit der Maß gabe, daß die obere Elektrode nicht aus zwei Schichten be steht, von denen die untere Wolframsilizid und die obere do tiertes Polysilizium ist, dadurch gekennzeichnet, daß die Schich ten (13, 14, 15; 53, 54, 55) der oberen Elektrode sich je weils entlang den Wänden und dem Boden des Grabens (5, 45) bis mindestens zum oberen Rand der Spacerschicht (9, 49) er strecken.

2. Grabenkondensator nach Anspruch 1, dadurch gekennzeichnet, daß der Graben (5, 45) in einem Halbleiter-Substrat (1, 41) gebildet ist.

3. Grabenkondensator nach Anspruch 2, dadurch gekennzeichnet, daß das Halblei tersubstrat ein Siliziumsubstrat (1) ist.

4. Grabenkondensator nach Anspruch 2, dadurch gekennzeichnet, daß das Halblei ter-Substrat ein SOI-Substrat (41) ist.

5. Grabenkondensator nach Anspruch 3, dadurch gekennzeichnet, daß die Dicke der Spacerschicht (9) in einer Richtung parallel zur Substra toberfläche 15 bis 25 nm beträgt.

6. Grabenkondensator nach Anspruch 4, dadurch gekennzeichnet, daß die Dicke der Spacerschicht (49) in einer Richtung parallel zur Sub stratoberfläche 3 bis 7 nm beträgt.

7. Grabenkondensator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Spacer schicht (9, 49) im oberen Drittel bis oberen Fünftel des Gra bens (5, 45) angeordnet ist und sich nicht bis zur Substrato berfläche erstreckt.

8. Grabenkondensator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die metalli sche Schicht (14, 54) eine Silizidverbindung, eine Nitridver bindung, eine Kohlenstoffverbindung oder eine Silizium- Stickstoffverbindung eines Metalls umfaßt.

9. Grabenkondensator nach Anspruch 8, dadurch gekennzeichnet, daß das Metall aus Wolfram, Titan, Molybdän, Tantal, Kobalt, Nickel, Niob, Platin, Palladium und den Seltenerdmetallen ausgewählt ist.

10. Grabenkondensator nach Anspruch 9, dadurch gekennzeichnet, daß die obere Kondensatorelektrode (18, 58) eine erste Polysiliziumschicht (13, 53), eine Metallsilizidschicht (14, 54) und eine zweite Polysiliziumschicht (15, 55) umfaßt.

11. Verfahren zur Herstellung eines Grabenkondensators zur Verwendung in einer DRAM-Speicherzelle mit den Schritten zum

- Definieren eines Grabens (5, 45) in einem Substrat (1, 41),
- Bilden einer Spacerschicht (9, 49) aus einem isolierenden Material im oberen Grabenbereich,
- Bereitstellen einer unteren Kondensatorelektrode (10, 50), welche im unteren Grabenbereich an eine Wand des Grabens an grenzt, eines Speicherdielektrikums (12, 52) und einer oberen Kondensatorelektrode (18, 58), die mindestens zwei Schichten (13, 14, 15; 53, 54, 55) umfaßt, welche sich entlang den Wän den und dem Boden des Grabens erstrecken, von denen minde stens eine metallisch ist, mit der Maßgabe, daß die obere Elektrode (18, 58) nicht aus zwei Schichten besteht, von de nen die untere Wolframsilizid und die obere dotiertes Polysi lizium ist,

wobei die beiden Kondensatorelektroden (10, 18; 50, 58) sowie das Speicherdielektrikum (12, 52) mindestens teilweise in dem Graben angeordnet werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Graben in einem Halbleiter-Substrat (1, 41) gebildet wird.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das Halblei tersubstrat ein Siliziumsubstrat (1) ist.

14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das Halblei ter-Substrat ein SOI-Substrat (41) ist.

15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Dicke der Spacerschicht (9) in einer Richtung parallel zur Substra toberfläche 15 bis 25 nm beträgt.

16. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die Dicke der Spacerschicht (49) in einer Richtung parallel zur Sub stratoberfläche 3 bis 7 nm beträgt.

17. Verfahren nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, daß die Spacer schicht (9, 49) im oberen Drittel bis oberen Fünftel des Gra bens angeordnet wird und der an die Substratoberfläche an grenzende Anteil der Spacerschicht (9, 49) nach Bildung der oberen Kondensatorelektrode (18, 58) entfernt wird.

18. Verfahren nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, daß die metalli sche Schicht (14, 54) eine Silizidverbindung, eine Nitridver bindung, eine Kohlenstoffverbindung oder eine Silizium- Stickstoffverbindung eines Metalls umfaßt.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß das Metall aus Wolfram, Titan, Molybdän, Tantal, Kobalt, Nickel, Niob, Platin, Palladium und den Seltenerdmetallen ausgewählt ist.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die obere Kondensatorelektrode (18, 58) eine erste Polysiliziumschicht (13, 53), eine Metallsilizidschicht (14, 54) und eine zweite Polysiliziumschicht (15, 55) umfaßt.

21. Speicherzelle mit einem Speicherkondensator nach einem der Ansprüche 1 bis 10 und einem Auswahltransistor, welcher eine Source-Elektrode, eine Drain-Elektrode (19, 59), eine Gate-Elektrode (20, 60) und einen leitenden Kanal umfaßt, wo bei die obere Kondensatorelektrode (18, 58) mit der Source- oder Drain-Elektrode (19, 59) elektrisch leitend verbunden ist.

22. Verfahren zur Herstellung einer Speicherzelle mit den Schritten des Verfahrens zur Herstellung eines Speicherkon densators nach einem der Ansprüche 11 bis 20 und den Schrit ten zum Bilden einer Source-Elektrode, einer Drain-Elektrode (19, 59), einer Gate-Elektrode (20, 60) und eines leitenden Kanals, wodurch der Auswahltransistor hergestellt wird, wobei die obere Kondensatorelektrode (18, 58) mit der Source- oder Drain-Elektrode (19, 59) elektrisch leitend verbunden wird.