EP1364390A2 - Grabenkondensator und verfahren zu seiner herstellung - Google Patents

Grabenkondensator und verfahren zu seiner herstellung

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Publication number
EP1364390A2
EP1364390A2 EP02708243A EP02708243A EP1364390A2 EP 1364390 A2 EP1364390 A2 EP 1364390A2 EP 02708243 A EP02708243 A EP 02708243A EP 02708243 A EP02708243 A EP 02708243A EP 1364390 A2 EP1364390 A2 EP 1364390A2
Authority
EP
European Patent Office
Prior art keywords
trench
electrode
layer
capacitor
spacer layer
Prior art date
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Withdrawn
Application number
EP02708243A
Other languages
English (en)
French (fr)
Inventor
Bernhard Sell
Annette SÄNGER
Dirk Schumann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1364390A2 publication Critical patent/EP1364390A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Definitions

  • the present invention relates to a trench capacitor for use in a DRAM memory cell and to a method for producing such a trench capacitor.
  • the invention relates to a memory cell with a selection transistor and such a trench capacitor and a method for producing such a memory cell.
  • a one-transistor memory cell comprises a read-out transistor and a storage capacitor.
  • the information is stored in the storage capacitor in the form of an electrical charge, which represents a logical variable, 0 or 1.
  • the storage capacitor must have a minimum capacitance in order to safely store the charge and at the same time make it impossible to distinguish the information read out.
  • the lower limit for the capacitance of the storage capacitor is currently seen at 25 fF.
  • the required area of the single-transistor memory cell must be reduced from generation to generation. At the same time, the minimum capacitance of the storage capacitor must be maintained.
  • both the readout transistor and the storage capacitor were implemented as planar components. From the 4 Mbit memory generation onwards, the area of the memory cell was further reduced by a three-dimensional arrangement of readout transistor and storage capacitor achieved.
  • One possibility is to implement the storage capacitor in a trench (see, for example, K. Yamada et al., Proc. Intern. Electronic Devices and Materials IEDM 85, p. 702 ff).
  • the electrodes of the storage capacitor act as a diffusion region adjacent to the wall of the trench and a doped polysilicon filling which is located in the trench. The electrodes of the storage capacitor are thus arranged along the surface of the trench.
  • the effective area of the storage capacitor, on which the capacitance depends is increased compared to the space requirement for the storage capacitor on the surface of the substrate, which corresponds to the cross section of the trench.
  • the packing density can be increased further by reducing the cross section of the trench.
  • the enlargement of the depth of the trench is, however, limited for technological reasons.
  • a memory cell with a storage capacitor arranged in a trench and a selection transistor in which the storage capacitor has a lower capacitor electrode adjacent to a wall of the trench, a capacitor dielectric and an upper capacitor electrode and the upper capacitor electrode comprises a layer stack made of polysilicon, a conductive layer, in particular made of WSi, TiSi, W, Ti or TiN, and polysilicon.
  • the trench capacitor is produced by first forming the upper capacitor electrode in the lower trench region. An insulation collar is then deposited in the upper trench area and then the upper capacitor electrode is completed. Alternatively, it will
  • the upper capacitor electrode which consists of a lower polysilicon layer and a tungsten silicide filling, being produced in a single-stage deposition process in which the individual layers in the trench are completely deposited.
  • the lower and / or upper capacitor electrode can also consist of two layers, of which the lower tungsten silicide, tungsten, tungsten nitride, ruthenium, ruthenium oxide, iridium or iridium oxide and the upper doped polysilicon.
  • the present invention has for its object to provide a trench capacitor with an upper electrode from at least two layers, at least one of which is metallic, which can be produced by a simplified method.
  • the invention is also based on the object of specifying such a production method.
  • the object is achieved by a trench capacitor for use in a DRAM memory cell, with a lower capacitor electrode, memory dielectric and upper capacitor electrode, which are arranged at least partially in a trench, the lower capacitor electrode in the lower trench region against a wall of the Trench adjacent, while in the upper trench region a spacer layer is provided adjacent to a wall of the trench made of an insulating material, and the upper electrode comprises at least two layers, at least one of which is metallic, with the proviso that the upper electrode is not made of two Layers exist, one of which is a lower tungsten silicide, tungsten, tungsten nitride, ruthenium, ruthenium oxide, iridium, or iridium oxide and an upper doped polysilicon, the layers of the upper electrode being along the walls and the floor of the trench to at least the top of the Extend spacer layer.
  • the object is achieved by a method for producing a trench capacitor for use in a DRAM memory cell, with the steps: trench in a substrate, formation of a spacer layer made of an insulating material in an upper trench region, then formation of a lower capacitor electrode which adjoins a wall of the trench in the lower trench region, a storage dielectric and an upper capacitor electrode which comprises at least two layers which extend along the walls and the bottom of the trench, at least one of which is metallic, with the proviso that the upper electrode does not consist of two such layers, one of which is lower tungsten silicide, tungsten, tungsten nitride, ruthenium , Ruthenium oxide, iridium, or iridium oxide and an upper doped polysilicon, the two capacitor electrodes and the storage dielectric being arranged at least partially in the trench.
  • the present invention further provides a memory cell having a storage capacitor as defined above and a selection transistor comprising a source electrode, a drain electrode, a gate electrode and a conductive channel, the upper capacitor electrode with the source or drain electrode is electrically connected.
  • the present invention provides a method of manufacturing a memory cell comprising the steps of the method of manufacturing a storage capacitor as defined above and the steps of forming a source electrode, a drain electrode, a gate electrode and a conductive channel, whereby the Selection transistor is prepared, ready, the upper capacitor electrode being electrically conductively connected to the source or drain electrode.
  • the method according to the invention can be combined in a simple manner with measures to enlarge the surface, such as, for example, the HSG method (roughening of the silicon surface, "hemispherical graining") or mesopore etching.
  • HSG method roughening of the silicon surface, "hemispherical graining"
  • mesopore etching mesopore etching
  • the upper capacitor electrode comprises a metallic layer which, together with the other layers, extends along the walls of the capacitor to at least the upper edge of the spacer layer and is thus formed in one piece, the upper capacitor electrode has a lower resistance than that from the US -A-5, 905, 279 known to.
  • the subsequent doping of the lower part of the substrate is advantageous compared to the use of a substrate already doped in the lower region, since such substrates are more expensive and possibly less available and in particular since the dopant concentration is predetermined for them (typically 10 17 cm "3 ) and is too low for the formation of the lower capacitor electrode.
  • the capacitance of the capacitor can be increased on the one hand due to the reduced depletion zone, on the other hand a low-resistance upper capacitor electrode is realized, which in particular enables a fast readout time of the storage capacitor.
  • the upper capacitor electrode comprises a polysilicon layer
  • the development effort for this electrode concept is low. If a polysilicon layer is arranged between the capacitor dielectric and the metallic layer, the stress between the capacitor dielectric and the metallic layer can thereby be minimized.
  • the present concept can be combined with any arrangement for the lower electrode.
  • Figure 1 to Figure 7 shows the steps for manufacturing the trench capacitor and a memory cell according to a first embodiment of the present invention
  • 8 to 12 show the steps for producing the trench capacitor and a memory cell according to a second embodiment of the present invention.
  • Figure 13 shows the layout in an 8F 2 cell architecture.
  • reference numeral 1 denotes a silicon substrate with a main surface 2.
  • a 5 nm thick SiO 2 layer 3 and a 200 nm thick Si 3 N layer 4 are applied to the main surface 2.
  • a 1000 nm thick BSG layer (not shown) is applied as a hard mask material.
  • the BSG layer, the Si 3 N 4 layer 4 and the Si0 2 layer 3 are structured in a plasma etching process with CF 4 / CHF 3 , so that a hard mask is formed .
  • HBr / NF 3 trenches 5 are etched into the main surface 1 using the hard mask as an etching mask in a further plasma etching process.
  • the BSG layer is then removed by wet etching with H 2 S0 4 / HF.
  • the trenches 5 have a depth of 5 ⁇ m, a width of 100 ⁇ 250 nm and a mutual distance of 100 nm, for example.
  • the deposited Si0 2 layer 6 covers at least the walls of the trenches 5.
  • the trenches 5 each produces a polysilicon filling 7, the surface of which is arranged 1000 nm below the main surface 2 (see FIG. 1).
  • the chemical mechanical polishing can be omitted if necessary.
  • the polysilicon filling 7 serves as a sacrificial layer for the subsequent Si 3 N 4 spacer deposition. Subsequently, the Si0 2 layer 6 is etched isotropically on the walls of the trenches 5.
  • the spacer layer that has just been deposited serves in the finished memory cell to switch off the parasitic transistor, which would otherwise form at this point, and thus forms the insulation collar or column 9.
  • SF 6 is then used to selectively etch polysilicon to Si 3 N 4 and Si0 2 .
  • the polysilicon filling 7 is in each case completely removed from the trench 5.
  • the now exposed part of the SiO 2 layer 6 is removed by etching with NH 4 F / HF (see FIG. 2).
  • the trenches 5 are now widened in their lower region, ie in the region facing away from the main surface 2 Area, silicon etched selectively to the spacer layer. This is done, for example, by an isotropic etching step with ammonia, in which silicon is selectively etched to Si 3 N 4 . The etching time is dimensioned so that 20 nm silicon are etched. As a result, the cross section in the lower region of the trenches 5 is widened by 40 nm. This allows the capacitor area and thus the capacitance of the capacitor to be increased further.
  • the collar 9 can also be produced by other process control, such as, for example, local oxidation (LOCOS) or collar formation during the trench etching.
  • LOC local oxidation
  • the silicon substrate is then doped. This can be done, for example, by depositing an arsenic-doped silicate glass layer in a layer thickness of 50 nm and a TEOS-Si0 2 layer in a thickness of 20 nm and a subsequent temperature treatment step
  • n + -doped region 10 is formed by diffusion out of the arsenic-doped silicate glass layer in the silicon substrate 1.
  • a gas phase doping can also be carried out, for example with the following parameters: 900 ° C., 399 Pa tributylarsine (TBA) [33 percent], 12 min.
  • n + -doped area is on the one hand to reduce the depletion zone, which further increases the capacitance of the capacitor.
  • the high n + -doped area is on the one hand to reduce the depletion zone, which further increases the capacitance of the capacitor.
  • the high n + -doped area is on the one hand to reduce the depletion zone, which further increases the capacitance of the capacitor.
  • the lower capacitor electrode should be provided if it is not to be metallic. If this is metallic, the high doping provides an ohmic contact. The required doping for the ohmic contact is approximately 5x10 19 cm “3 .
  • a 5 nm thick dielectric layer 12 is deposited as the capacitor dielectric, which contains Si0 2 and Si 3 N 4 and optionally silicon oxynitride. This layer sequence can be realized by steps for nitride deposition and for thermal oxidation, in which defects in the layer below are healed.
  • the dielectric layer 12 contains Al 2 0 3 (aluminum oxide), Ti0 2 (titanium dioxide), Ta 2 0 5 (tantalum oxide).
  • the capacitor dielectric is deposited over the entire area, so that it completely covers the trench 5 and the surface of the silicon nitride layer 4 (see FIG. 3).
  • the upper capacitor electrode 18 is then formed.
  • the upper capacitor electrode comprises three layers, a 20 nm thick doped polysilicon layer 13, a 20 nm thick tungsten silicide layer 14 and a 200 nm thick in-situ doped polysilicon layer 15, as shown in FIG. 4.
  • the thickness of the first polysilicon layer 13 can also be reduced, or it can be omitted entirely. Since the insulation collar 9 was already formed in the upper part of the trench 5 before the dielectric layer 12 and the upper capacitor electrode 18 were deposited, the layers of the upper capacitor electrode 18 are completely covered in the trench 5 and on the surface of the Si 3 N 4 layer 4 commonly used methods deposited.
  • a cavity forms in the lower trench region when the upper capacitor electrode is deposited. This cavity is advantageous for a further reduction in the stress that arises when the upper capacitor electrode is deposited.
  • the layers of the upper capacitor electrode 18 are etched back isotropically, for example by plasma etching with SF 6 /, which causes the upper capacitor electrode to be etched on is etched back approximately 100 nm below the main surface 2, as shown in FIG.
  • the capacitor dielectric 12 and the oxide / nitride spacer layer 9 are then etched back isotropically, so that the structure shown in FIG. 6 results. This can be done for example by wet chemical etching with H 3 P0 4 and HF. As can be clearly seen in FIG. 6, the layers of the upper capacitor electrode 18 extend beyond the upper edge of the insulation collar.
  • the advantage can thus be achieved that the low-resistance metallic layer of the upper capacitor electrode is formed in one piece, as a result of which the conductivity of the upper capacitor electrode is increased.
  • the likewise deposited polysilicon layers bring about a reduction in stress at the insulator-metal interface.
  • the standard DRAM process is then carried out, by which the upper capacitor electrode is suitably structured and connected to the source / drain region of a selection transistor.
  • the selection transistor can of course also be implemented as a vertical transistor.
  • an implantation is carried out in which an n + -doped region 17 is formed in the side wall of each trench 5 in the region of the main surface 2.
  • a polysilicon filling 16 by depositing in situ-doped polysilicon and etching back the polysilicon with SF e .
  • the polysilicon filling 16 acts as a connection structure between the n + -doped region 17 and the upper capacitor electrode 18.
  • Isolation structures 8 are then produced which surround and thus define the active areas. For this purpose, a mask is formed which defines the active areas (not shown).
  • Etching time is set so that 200 nm polysilicon are etched, by removing the resist mask used with 0 2 / N 2 , by wet chemical etching of 3 nm dielectric layer, by oxidation and deposition of a 5 nm thick Si 3 N layer and by deposition a 250 nm thick Si0 2 layer in a TEOS process and subsequent chemical mechanical polishing, the insulation structures 8 are completed.
  • the Si 3 N layer 4 is subsequently removed by etching in hot H 3 P0 and the Si0 2 layer 3 is removed by etching in dilute hydrofluoric acid.
  • a scattering oxide is subsequently formed by a sacrificial oxidation.
  • Masks and implantations generated by photolithography are used to form n-doped wells, p-doped wells and to carry out
  • Threshold voltage implantations in the area of the periphery and the selection transistors of the cell array Furthermore, a high-energy ion implantation is carried out for doping the substrate region which faces away from the main surface 2. As a result, an n + -doped region that connects adjacent lower capacitor electrodes 11 to one another is formed (so-called "buried-well implant").
  • the transistor is completed by generally known method steps, in that the gate oxide and the gate electrodes 20, corresponding conductor tracks, and the source and drain electrodes 19 are defined in each case.
  • the memory cell is then completed in a known manner by the formation of further wiring levels.
  • a BSG layer (not shown) with a thickness of 1000 nm, Si 3 N 4 (not shown) with a thickness of 200 nm and polysilicon (not shown) with a thickness of 350 nm are each deposited as hard mask material thereon. (Not shown) by means of a photolithographically patterned mask which defines the arrangement of the storage capacitors is formed by plasma etching with CHF 3/0 2 etch the polysilicon layer, the silicon nitride layer, the BSG layer and the nitride layer overall. Then be etched, the active Si layer 47 by plasma etching using HBr / NF 3 and the buried oxide layer 46 by plasma etching with CHF 3/0. 2 The parameters of this etching step are dimensioned such that the trenches are etched only up to the lower end of the buried oxide layer 46.
  • a 5 nm thick Si 3 N 4 layer 49 is deposited as spacer material.
  • the Si 3 N layer 49 does not have the function in this case of switching off this parasitic transistor. Rather, their task is to prevent the diffusion of dopants during a subsequent step for doping the substrate by doping from the gas phase or from the doped SiO 2 layer in the upper capacitor region (active region 47). For this task is one
  • the capacitor trenches 45 are then etched to a depth of 5 ⁇ m by plasma etching with HBr / NF 3 , as illustrated in FIG. 8.
  • the capacitor trenches 45 have, for example, a width of 100 ⁇ 250 nm and a mutual distance of 100 nm.
  • the capacitor trenches can be etched in such a way that the trenches 45 are widened in their lower region, ie in the region facing away from the main surface 42.
  • the cross section in the lower region of the trenches 45 can be widened by 40 nm. This allows the condenser sator area and thus the capacitance of the capacitor can be further increased.
  • the silicon substrate is then doped. This can be done, for example, by depositing an arsenic-doped silicate glass layer in a layer thickness of 50 nm and a TEOS-Si0 2 layer in a thickness of 20 nm and a subsequent temperature treatment step at 1000 ° C. for 120 seconds, thereby causing diffusion from the arsenic-doped silicate glass layer in the silicon substrate 41 an n + -doped region 50 is formed.
  • a gas phase doping can also be carried out to
  • the task of the n + -doped region 50 is, on the one hand, to reduce the depletion zone, which further increases the capacitance of the capacitor, and on the other hand, the lower capacitor electrode can be provided by the high doping, the concentration of which is approximately 10 19 cm “3 , if it is not metallic. If it is metallic, the high doping provides an ohmic contact. The required doping for the ohmic contact is approximately 5 X 10 19 cm "3 .
  • a 5 nm thick dielectric layer 52 is deposited as the capacitor dielectric, which contains Si0 2 and Si 3 N 4 and optionally silicon oxynitride.
  • the dielectric layer 52 contains Al 2 0 3 (aluminum oxide), Ti0 2 (titanium dioxide), Ta 2 0 5 (tantalum oxide).
  • the capacitor dielectric is deposited over the entire area, so that it completely covers the trench 45 and the surface of the silicon nitride layer 44 (see FIG. 9). Then the upper capacitor electrode 58 is formed.
  • the upper capacitor electrode 58 comprises three layers, a 20 nm thick doped polysilicon layer 53, a 20 nm thick tungsten silicide layer 54 and a 200 nm thick in-situ doped polysilicon layer 55, as shown in FIG. 9.
  • the thickness of the first polysilicon layer 53 can also be reduced, or it can be omitted entirely. Since the spacer layer 49 is relatively thin (5 nm), there is no strong narrowing in the upper trench region, so that the second polysilicon layer 55 is deposited as a polysilicon filling, as can be seen in FIG. 10.
  • the fact that the second polysilicon layer 55 is implemented as a polysilicon filling means that the interface stress within the upper capacitor electrode can be minimized even further.
  • the layers of the upper capacitor electrode 58 are etched back isotropically, for example by plasma etching with SF S , as a result of which the upper capacitor electrode is etched back to approximately 100 nm below the main surface 42, as shown in FIG. 11.
  • Nitride spacer layer 49 is etched back isotropically, for example by wet etching with H 3 P0 4 . As a result, the layers of the upper capacitor electrode 58 extend beyond the upper edge of the insulation collar.
  • the advantage can thus be achieved that the low-resistance metallic layer of the upper capacitor electrode kig is formed, which increases the conductivity of the upper capacitor electrode.
  • the likewise deposited polysilicon layers bring about a reduction in stress at the insulator-metal interface.
  • the upper capacitor electrode is suitably structured and connected to the source or drain electrode 59 of a selection transistor.
  • the selection transistor can of course also be implemented as a vertical transistor.
  • the polysilicon filling 56 acts as a connection structure between the n + -doped region 57 and the upper capacitor electrode 58.
  • Isolation structures 48 are subsequently produced which surround and thus define the active areas.
  • a mask is formed which defines the active areas (not shown).
  • the etching time being set in such a way that 200 nm of polysilicon are etched by removing the resist mask used with 0 2 / N 2 / by wet chemical etching of 3 nm dielectric layer, by oxidation and deposition of a 5 nm thick Si 3 N 4 layer and by deposition of a 250 nm thick Si0 2 layer in a TEOS process and subsequent chemical-mechanical polishing, the insulation structures 48 are completed.
  • the Si 3 N 4 layer 44 is subsequently removed and the Si0 2 layer 43 is removed by etching in dilute hydrofluoric acid.
  • a scattering oxide is subsequently formed by a sacrificial oxidation.
  • Masks and implantations generated by photolithography are used to form n-doped wells, p-doped wells and to carry out threshold voltage implantations in the area of the periphery and the selection transistors of the cell field.
  • a high-energy ion implantation is carried out for doping the substrate region which faces away from the main surface 42. As a result, an n + -doped region which connects adjacent lower capacitor electrodes 51 to one another is formed.
  • the transistor is subsequently completed by generally known method steps, in that the gate oxide and the gate electrodes 60, corresponding conductor tracks, and the source and drain electrodes 59 are defined in each case.
  • the memory cell is then completed in a known manner by the formation of further wiring levels.

Abstract

Die vorliegende Erfindung betrifft einen Grabenkondensator zur Verwendung in einer DRAM-Speicherzelle sowie ein Verfahren zur Herstellung eines solchen Grabenkondensators.Der erfindungsgemässe Grabenkondensator umfasst eine untere Kondensatorelektrode (10), ein Speicherdielektrikum (12) und eine obere Kondensatorelektrode (18), die mindestens teilweise in einem Graben (5) angeordnet sind, wobei die untere Kondensatorelektrode (10) im unteren Grabenbereich an eine Wand des Grabens angrenzt, während im oberen Grabenbereich eine an eine Wand des Grabens angrenzende Spacerschicht (9) aus einem isolierenden Material vorgesehen ist, und die obere Elektrode (18) mindestens zwei Schichten (13, 14, 15) umfasst, von denen mindestens eine metallisch ist, mit der Massgabe, dass die obere Elektrode nicht aus zwei Schichten besteht, von denen die untere Wolframsilizid und die obere dotiertes Polysilizium ist, wobei die Schichten (13, 14, 15) der oberen Elektrode sich jeweils entlang den Wänden und dem Boden des Grabens (5) bis mindestens zum oberen Rand der Spacerschicht (9) erstrecken.

Description

Beschreibung'
Grabenkondensator und Verfahren zu seiner Herstellung
Die vorliegende Erfindung betrifft einen Grabenkondensator zur Verwendung in einer DRAM-Speicherzelle sowie ein Verfahren zur Herstellung eines solchen Grabenkondensators. Darüber hinaus betrifft die Erfindung eine Speicherzelle mit einem Auswahltransistor und einem derartigen Grabenkondensator so- wie ein Verfahren zur Herstellung einer solchen Speicherzelle.
In Speicherzellenanordnungen mit dynamischem, wahlfreien Zugriff werden fast ausschließlich sogenannte Eintransistor- Speicherzellen eingesetzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bit- leitung ausgelesen werden. Zur sicheren Speicherung der Ladung und gleichzeitigen Unterseheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicher- kondensators wird derzeit bei 25 fF gesehen.
Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensators erhalten bleiben.
Bis zur 1 Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente rea- lisiert. Ab der 4 Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensionale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Speicherkondensator in einem Graben zu realisieren (siehe z.B. K. Yamada et al . , Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusionsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet . Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Durch Reduktion des Querschnitts des Grabens läßt sich die Packungsdichte weiter erhöhen. Der Vergrößerung der Tiefe des Grabens sind dabei aus technologischen Gründen jedoch Grenzen gesetzt .
Aus der US-A-5, 905 , 279 ist eine Speicherzelle mit einem in einem Graben angeordneten Speicherkondensator und einem Aus- wahltransistor bekannt, bei dem der Speicherkondensator eine an eine Wand des Grabens angrenzende untere Kondensatorelektrode, ein Kondensatordielektrikum und eine obere Kondensatorelektrode aufweist und die obere Kondensatorelektrode einen Schichtstapel aus Polysilizium, einer leitende Schicht, ins- besondere aus WSi, TiSi, W, Ti oder TiN, sowie Polysilizium umfaßt. Der Grabenkondensator wird hergestellt, indem zunächst die obere Kondensatorelektrode im unteren Grabenbereich gebildet wird. Sodann wird ein Isolationskragen im oberen Grabenbereich abgeschieden und anschließend wird die obe- re Kondensatorelektrode fertiggestellt. Alternativ wird das
Verfahren auf einem SOI-Substrat, welches keinen Isolationskragen aufweist, durchgeführt, wobei die obere Kondensatorelektrode, die aus einer unteren Polysiliziumschicht und einer Wolframsilizidfüllung besteht, in einem einstufigen Abscheide- verfahren hergestellt werden, bei dem die einzelnen Schichten in dem Graben vollständig abgeschieden werden. In der nachveröffentlichten WO 01/17014 AI wird überdies vorgeschlagen, bei einer Speicherzelle mit Auswahltransistor und Grabenkondensator die untere und/oder obere Kondensatorelektrode als metallische Elektrode auszubilden. Dabei kann die obere Kondensatorelektrode auch aus zwei Schichten bestehen, von denen die untere Wolframsilizid, Wolfram, Wolfram-Nitrid, Ruthenium, Ruthenium-Oxid, Iridium, oder Iridium-Oxid und die obere dotiertes Polysilizium sein kann.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Grabenkondensator mit einer oberen Elektrode aus mindestens zwei Schichten, von denen mindestens eine metallisch ist, bereitzustellen, welcher durch ein vereinfachtes Verfahren hergestellt werden kann. Ferner liegt der Erfindung die Aufgabe zugrunde, ein solches Herstellungsverfahren anzugeben.
Gemäß der vorliegenden Erfindung wird die Aufgabe durch einen Grabenkondensator zur Verwendung in einer DRAM-Speicherzelle gelöst, mit unterer Kondensatorelektrode, Speicherdielektri- kum und oberer Kondensatorelektrode, die mindestens teilweise in einem Graben angeordnet sind, wobei die untere Kondensatorelektrode im unteren Grabenbereich an eine Wand des Grabens angrenzt, während im oberen Grabenbereich eine an eine Wand des Grabens angrenzende Spacerschicht aus einem isolierenden Material vorgesehen ist, und die obere Elektrode mindestens zwei Schichten umfaßt, von denen mindestens eine metallisch ist, mit der Maßgabe, daß die obere Elektrode nicht aus zwei solchen Schichten besteht, von denen eine untere Wolframsilizid, Wolfram, Wolfram-Nitrid, Ruthenium, Ruthenium-Oxid, Iri- dium, oder Iridium-Oxid und eine obere dotiertes Polysilizium ist, wobei die Schichten der oberen Elektrode sich jeweils entlang den Wänden und dem Boden des Grabens bis mindestens zum oberen Rand der Spacerschicht erstrecken.
Darüber hinaus wird die Aufgabe durch ein Verfahren zur Herstellung eines Grabenkondensators zur Verwendung in einer DRAM-Speicherzelle gelöst, mit den Schritten: Definieren ei- nes Grabens in einem Substrat, Bilden einer Spacerschicht aus einem isolierenden Material in einem oberen Grabenbereich, - anschließend Bilden einer unteren Kondensatorelektrode, welche im unteren Grabenbereich an eine Wand des Grabens an- grenzt, eines Speicherdielektrikums und einer oberen Kondensatorelektrode, die mindestens zwei Schichten umfaßt, welche sich entlang den Wänden und dem Boden des Grabens erstrecken, von denen mindestens eine metallisch ist, mit der Maßgabe, daß die obere Elektrode nicht aus zwei solchen Schichten be- steht, von denen eine untere Wolframsilizid, Wolfram, Wolfram-Nitrid, Ruthenium, Ruthenium-Oxid, Iridium, oder Iridium- Oxid und eine obere dotiertes Polysilizium ist, wobei die beiden Kondensatorelektroden sowie das Speicherdielektrikum mindestens teilweise in dem Graben angeordnet werden.
Die vorliegende Erfindung stellt ferner eine Speicherzelle mit einem Speicherkondensator wie vorstehend definiert und einem Auswahltransistor, welcher eine Source-Elektrode, eine Drain-Elektrode, eine Gate-Elektrode und einen leitenden Ka- nal umfaßt, bereit, wobei die obere Kondensatorelektrode mit der Source- oder Drain-Elektrode elektrisch leitend verbunden ist .
Darüber hinaus stellt die vorliegende Erfindung ein Verfahren zur Herstellung einer Speicherzelle mit den Schritten des Verfahrens zur Herstellung eines Speicherkondensators wie vorstehend definiert und den Schritten zum Bilden einer Source-Elektrode, einer Drain-Elektrode, einer Gate-Elektrode und eines leitenden Kanals, wodurch der Auswahltransistor herge- stellt wird, bereit, wobei die obere Kondensatorelektrode mit der Source- oder Drain-Elektrode elektrisch leitend verbunden wird.
Die bevorzugten Ausführungsformen sind Gegenstand der abhän- gigen Ansprüche.
- Das erfindungsgemäße Verfahren kann in einfacher Weise mit oberflächenvergrößernden Maßnahmen wie beispielsweise dem HSG-Verfahren (Aufrauhung der Siliziumoberfläche, "hemisphe- rical graining") oder Mesoporen-Ätzung kombiniert werden.
- Insbesondere ist bei Verwendung des erfindungsgemäßen Verfahren eine Aufweitung des unteren Teils des Kondensatorgrabens, wodurch die Kapazität des Kondensators erhöht wird, möglich.
- Da die obere Kondensatorelektrode eine metallische Schicht umfaßt, welche sich zusammen mit den anderen Schichten entlang den Wänden des Kondensators bis mindestens zum oberen Rand der Spacerschicht erstreckt und somit einstückig ausge- bildet ist, weist die obere Kondensatorelektrode einen geringeren Widerstand als die aus der US-A-5, 905, 279 bekannte auf.
- Die nachgeschaltete Dotierung des unteren Teil des Substrats, wodurch die Verarmungszone verringert wird und gege- benenfalls die untere Kondensatorelektrode erzeugt wird, ist vorteilhaft gegenüber der Verwendung eines bereits im unteren Bereich dotierten Substrats, da derartige Substrate teurer und möglicherweise weniger verfügbar sind und insbesondere, da die Dotierstoffkonzentration bei ihnen vorgegeben (typi- scherweise 1017 cm"3) und für die Bildung der unteren Kondensatorelektrode zu gering ist.
- Durch Verwendung einer metallischen Schicht in der oberen Kondensatorelektrode kann einerseits aufgrund der verringer- ten Verarmungszone die Kapazität des Kondensators erhöht werden, andererseits wird eine niederohmige obere Kondensatorelektrode realisiert, wodurch insbesondere eine schnelle Auslesezeit des Speicherkondensators ermöglicht wird.
- Umfaßt die obere Kondensatorelektrode eine Polysilizium- schicht, so ist der Entwicklungsaufwand für dieses Elektrodenkonzept gering . - Ist eine Polysiliziumschicht zwischen Kondensatordielektrikum und metallischer Schicht angeordnet, so kann dadurch der Streß zwischen Kondensatordielektrikum und metallischer Schicht minimiert werden.
- Das vorliegende Konzept ist mit beliebigen Anordnungen für die untere Elektrode kombinierbar.
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert :
Figur 1 bis Figur 7 zeigt die Schritte zur Herstellung des Grabenkondensators sowie einer Speicherzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung; Figur 8 bis Figur 12 zeigt die Schritte zur Herstellung des Grabenkondensators sowie einer Speicherzelle gemäß einer zweiten Ausführungsform der vorliegenden Er- findung; und
Figur 13 zeigt das Layout in einer 8F2-Zellarchitektur .
In Figur 1 bezeichnet Bezugszeichen 1 ein Siliziumsubstrat mit einer Hauptfläche 2. Auf der Hauptfläche 2 werden eine 5 nm dicke Si02-Schicht 3 und eine 200 nm dicke Si3N-Schicht 4 aufgebracht. Darauf wird eine 1000 nm dicke BSG-Schicht (nicht dargestellt) als Hartmaskenmaterial aufgebracht.
Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden die BSG-Schicht, die Si3N4-Schicht 4 und die Si02-Schicht 3 in einem Plasma-Ätzprozeß mit CF4/CHF3 strukturiert, so daß eine Hartmaske gebildet wird. Nach Entfernung der photolithographisch erzeugten Maske werden unter Verwendung der Hartmaske als Ätzmaske in einem wei- teren Plasma-Ätzprozeß mit HBr/NF3 Gräben 5 in die Hauptfläche 1 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H2S04/HF die BSG-Schicht entfernt. Die Gräben 5 weisen beispielsweise eine Tiefe von 5 μm, eine Weite von 100 x 250 nm und einen gegenseitigen Abstand von 100 nm auf.
Nachfolgend wird eine 10 nm dicke Si02-Schicht 6, die auch, beispielsweise durch in-situ-Dotierung, dotiert sein kann, abgeschieden. Die abgeschiedene Si02-Schicht 6 bedeckt mindestens die Wände der Gräben 5. Durch Abscheidung einer 200 nm dicken Polysiliziumschicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si3N4-Schicht 4 und Zurückätzen der Polysiliziumschicht mit SF6 wird in den Gräben 5 jeweils eine Polysiliziumfüllung 7 erzeugt, deren Oberfläche 1000 nm unterhalb der Hauptfläche 2 angeordnet ist (siehe Figur 1) . Das chemisch-mechanische Polieren kann dabei gegebenenfalls entfallen. Die Polysiliziumfüllung 7 dient als Opferschicht für die nachfolgende Si3N4-Spacerabscheidung. Darauf folgend wird die Si02-Schicht 6 auf den Wänden der Gräben 5 isotrop geätzt .
Anschließend wird in einem CVD-Verfahren eine 20 nm dicke Spacerschicht 9, die Siliziumnitrid- und/oder Siliziumdioxid umfaßt, abgeschieden und in einem anisotropen Plasma- Ätzprozeß mit CHF3 geätzt. Die soeben abgeschiedene Spacer- schicht dient in der fertigen Speicherzelle zum Abschalten des parasitären Transistors, der sich sonst an dieser Stelle bilden würde, und bildet somit den Isolationskragen oder Col- lar 9.
Mit SF6 wird nachfolgend Polysilizium selektiv zu Si3N4 und Si02 geätzt. Dabei wird die Polysiliziumfüllung 7 jeweils vollständig aus dem Graben 5 entfernt. Durch eine Ätzung mit NH4F/HF wird der nunmehr freiliegende Teil der Si02-Schicht 6 entfernt (siehe Figur 2) .
Gegebenenfalls wird nun zur AufWeitung der Gräben 5 in ihrem unteren Bereich, d.h. in dem der Hauptfläche 2 abgewandten Bereich, Silizium selektiv zu der Spacerschicht geätzt. Dies erfolgt beispielsweise durch einen isotropen Ätzschritt mit Ammoniak, bei dem Silizium selektiv zu Si3N4 geätzt wird. Die Ätzdauer wird so bemessen, daß 20 nm Silizium geätzt werden. Dadurch wird der Querschnitt im unteren Bereich der Gräben 5 um 40 nm aufgeweitet. Dadurch kann die Kondensatorfläche und damit die Kapazität des Kondensators weiter vergrößert werden. Der Collar 9 kann auch durch andere Prozeßführung, wie beispielsweise lokaler Oxidation (LOCOS) oder Collarbildung während der Grabenätzung, erzeugt werden.
In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweiteten Gräben veranschaulicht.
Anschließend erfolgt, falls dies nicht schon durch das dotierte Oxid geschehen ist, eine Dotierung des Silizium- Substrats. Dies kann beispielsweise durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-Si02-Schicht in einer Dicke von 20 nm und einen anschließenden Temperaturbehandlungsschritt bei
1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsen-dotierten Silikatglasschicht in dem Siliziumsubstrat 1 ein n+-dotiertes Gebiet 10 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 900°C, 399 Pa Tributy- larsin (TBA) [33 Prozent] , 12 min.
Aufgabe des n+-dotierten Gebietes ist einerseits die Verkleinerung der Verarmungszone, wodurch die Kapazität des Konden- sators weiter erhöht wird. Andererseits kann durch die hohe
Dotierkonzentration, die größenordnungsmäßig 1019 cm"3 beträgt, die untere Kondensatorelektrode bereitgestellt werden, falls diese nicht metallisch sein soll. Wenn diese metallisch ist, wird durch die hohe Dotierung ein ohmscher Kontakt be- reitgestellt. Die erforderliche Dotierung für den ohmschen Kontakt beträgt etwa 5 x 1019 cm"3. Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 12 abgeschieden, die Si02 und Si3N4 sowie gegebenenfalls Siliziumoxynitrid enthält. Diese Schichtabfolge kann durch Schritte zur Nitridabscheidung und zur thermischen Oxidation, bei der Defekte in der darunterliegenden Schicht ausgeheilt werden, realisiert werden. Alternativ enthält die dielektrische Schicht 12 Al203 (Aluminiumoxid) , Ti02 (Titandioxid), Ta205 (Tantaloxid). Auf jeden Fall wird das Kondensatordielektrikum ganzflächig abgeschieden, so daß es den Graben 5 und die Oberfläche der Siliziumnitridschicht 4 vollständig bedeckt (siehe Figur 3) .
Anschließend wird die obere Kondensatorelektrode 18 gebildet. In diesem Ausführungsbeispiel umfaßt die obere Kondensatore- lektrode drei Schichten, eine 20 nm dicke dotierte Polysiliziumschicht 13, eine 20 nm dicke Wolframsilizidschicht 14 und eine 200 nm dicke in-situ dotierte Polysiliziumschicht 15, wie in Figur 4 dargestellt ist. Dabei kann die Dicke der ersten Polysiliziumschicht 13 auch reduziert werden, oder sie kann vollständig weggelassen werden. Da der Isolationskragen 9 bereits vor der Abscheidung der dielektrischen Schicht 12 und der oberen Kondensatorelektrode 18 im oberen Teil des Grabens 5 gebildet wurde, werden die Schichten der oberen Kondensatorelektrode 18 ganzflächig in Graben 5 und auf der Oberfläche der Si3N4-Schicht 4 durch allgemein verwendete Verfahren abgeschieden.
Wie in Figur 4 zu sehen ist, bildet sich bei der Abscheidung der oberen Kondensatorelektrode ein Hohlraum im unteren Gra- benbereich. Dieser Hohlraum ist für eine weitere Verringerung des Stresses, der bei der Abscheidung der oberen Kondensatorelektrode entsteht, vorteilhaft.
Darauf folgend werden die Schichten der oberen Kondensatore- lektrode 18 isotrop zurückgeätzt, beispielsweise durch Plasma-Ätzen mit SF6/ wodurch die obere Kondensatorelektrode auf etwa 100 nm unterhalb der Hauptfläche 2 zurückgeätzt wird, wie in Figur 5 gezeigt ist.
Anschließend werden das Kondensatordielektrikum 12 und die Oxid-/Nitrid-Spacerschicht 9 isotrop zurückgeätzt, so daß sich der in Figur 6 gezeigte Aufbau ergibt. Dies kann beispielsweise durch naßchemisches Ätzen mit H3P04 und HF erfolgen. Wie in Figur 6 deutlich zu sehen ist, erstrecken sich die Schichten der oberen Kondensatorelektrode 18 bis über den oberen Rand des Isolationskragens hinaus.
Somit kann der Vorteil erzielt werden, daß die niederohmige metallische Schicht der oberen Kondensatorelektrode einstük- kig gebildet ist, wodurch die Leitfähigkeit der oberen Kon- densatorelektrode erhöht wird. Andererseits bewirken die ebenfalls abgeschiedenen Polysiliziumschichten eine Streßreduktion an der Isolator-Metall-Grenzfläche.
Darauf folgend wird der standardmäßige DRAM-Prozeß durchge- führt, durch den die obere Kondensatorelektrode geeignet strukturiert und an das Source-/Drain-Gebiet eines Auswahl- transistors angeschlossen wird. Dabei kann der Auswahltransi- stor selbstverständlich auch als vertikaler Transistor realisiert werden.
Nach einer Sacrifical oxidation zur Bildung eines Streuoxids (nicht dargestellt) wird eine Implantation durchgeführt, bei der ein n+-dotiertes Gebiet 17 in der Seitenwand jedes Grabens 5 im Bereich der Hauptfläche 2 gebildet wird. Wie in Fi- gur 7 gezeigt ist, wird oberhalb der oberen Kondensatorelektrode 18 verbliebener Freiraum in dem jeweiligen Graben 5 durch Abscheidung von insitu-dotiertem Polysilizium und Rückätzen des Polysiliziums mit SFe mit einer Polysiliziumfüllung 16 aufgefüllt. Die Polysiliziumfüllung 16 wirkt als Anschlußstruktur zwischen dem n+-dotierten Gebiet 17 und der oberen Kondensatorelektrode 18. Nachfolgend werden Isolationsstrukturen 8 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dargestellt) . Durch nicht-selektvies Plasma-Ätzen von Silizium, Si02 und Polysilizium mit Hilfe von CHF3/N2/NF3, wobei die
Ätzdauer so eingestellt wird, daß 200 nm Polysilizium geätzt werden, durch Entfernen der dabei verwendeten Lackmaske mit 02/N2, durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si3N-Schicht und durch Abscheidung einer 250 nm dicken Si02- Schicht in einem TEOS-Verfahren und anschließendes chemischmechanisches Polieren werden die Isolationsstrukturen 8 fertiggestellt. Durch Ätzen in heißer H3P0 wird nachfolgend die Si3N-Schicht 4 und durch Ätzen in verdünnter Flußsäure die Si02-Schicht 3 entfernt.
Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n- dotierten Wannen, p-dotierten Wannen und zur Durchführung von
Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Substratbereichs, welcher von der Hauptfläche 2 abgewandt ist, durchgeführt. Dadurch wird ein n+-dotiertes Gebiet, das benachbarte untere Kondensatorelektroden 11 miteinander verbindet, gebildet (sogenannter "buried-well implant").
Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid sowie die Gate-Elektroden 20, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 19 definiert werden.
Danach wird die Speicherzelle in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertiggestellt. LO LO t t F1 F1
LΠ O cπ o LΠ O LΠ
in einer Dicke von 200 nm aufgebracht. Darauf wird eine BSG- Schicht (nicht dargestellt) in einer Dicke von 1000 nm, Si3N4 (nicht dargestellt) in einer Dicke von 200 nm und Polysilizium (nicht dargestellt) in einer Dicke von 350 nm jeweils als Hartmaskenmaterial abgeschieden. Mit Hilfe einer photolithographisch strukturierten Maske (nicht dargestellt) , die die Anordnung der Speicherkondensatoren definiert, wird durch Plasma-Ätzen mit CHF3/02 die Polysiliziumschicht, die Siliziumnitridschicht, die BSG-Schicht und die Nitridschicht ge- ätzt. Sodann werden die aktive Si-Schicht 47 durch Plasma- Ätzen mit HBr/NF3 und die vergrabene Oxidschicht 46 durch Plasma-Ätzen mit CHF3/02 geätzt. Die Parameter dieses Ätzschritts sind derart bemessen, daß die Gräben nur bis zum unteren Ende der vergrabenen Oxidschicht 46 geätzt werden.
Nach Entfernung der BSG-Hartmaske wird eine 5 nm dicke Si3N4- Schicht 49 als Spacermaterial abgeschieden. Da bei dieser Ausführungsform der parasitäre Transistor durch die vergrabene Si02-Schicht 46 vermieden wird, hat die Si3N-Schicht 49 in diesem Fall nicht die Funktion, diesen parasitären Transistor abzuschalten. Ihre Aufgabe ist vielmehr, die Diffusion von Dotierstoffen während eines nachfolgenden Schritts zur Dotierung des Substrats durch Dotierung aus der Gasphase oder aus der dotierten Si02-Schicht im oberen Kondensatorbereich (ak- tives Gebiet 47) zu verhindern. Für diese Aufgabe ist eine
Dicke von 5 nm ausreichend. Sodann werden die Kondensatorgräben 45 bis zu einer Tiefe von 5 μm durch Plasma-Ätzen mit HBr/NF3 geätzt, wie in Figur 8 veranschaulicht ist. Die Kondensatorgräben 45 weisen beispielsweise eine Weite von 100 x 250 nm und einen gegenseitigen Abstand von 100 nm auf.
Die Ätzung der Kondensatorgräben kann dabei derart erfolgen, daß die Gräben 45 in ihrem unteren Bereich, d.h. in dem der Hauptfläche 42 abgewandten Bereich, aufgeweitet werden. Bei- spielsweise kann der Querschnitt im unteren Bereich der Gräben 45 um 40 nm aufgeweitet werden. Dadurch kann die Konden- satorfläche und damit die Kapazität des Kondensators weiter vergrößert werden.
In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweite- ten Gräben veranschaulicht.
Anschließend erfolgt eine Dotierung des Silizium-Substrats. Dies kann beispielsweise durch Abscheidung einer Arsendotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-Si02-Schicht in einer Dicke von 20 nm und einen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsendotierten Silikatglasschicht in dem Siliziumsubstrat 41 ein n+-dotiertes Gebiet 50 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum
Beispiel mit folgenden Parametern: 900°C, 399 Pa Tributylar- sin (TBA) [33 Prozent] , 12 min.
Aufgabe des n+-dotierten Gebietes 50 ist einerseits die Ver- kleinerung der Verarmungszone, wodurch die Kapazität des Kondensators weiter erhöht wird, andererseits kann durch die hohe Dotierung, deren Konzentration größenordnungsmäßig ungefähr 1019 cm"3 beträgt, die untere Kondensatorelektrode bereitgestellt werden, falls diese nicht metallisch ist. Wenn diese metallisch ist, wird durch die hohe Dotierung ein ohmscher Kontakt bereitgestellt. Die erforderliche Dotierung für den ohmschen Kontakt beträgt etwa 5 X 1019 cm"3.
Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 52 abgeschieden, die Si02 und Si3N4 sowie gegebenenfalls Siliziumoxynitrid enthält. Alternativ enthält die dielektrische Schicht 52 Al203 (Aluminiumoxid) , Ti02 (Titandioxid) , Ta205 (Tantaloxid) . Auf jeden Fall wird das Kondensatordielektrikum ganzflächig abgeschieden, so daß es den Graben 45 und die Oberfläche der Siliziumnitridschicht 44 vollständig bedeckt (siehe Figur 9) . Anschließend wird die obere Kondensatorelektrode 58 gebildet. In diesem Ausführungsbeispiel umfaßt die obere Kondensatorelektrode 58 drei Schichten, eine 20 nm dicke dotierte Polysiliziumschicht 53, eine 20 nm dicke Wolframsilizidschicht 54 und eine 200 nm dicke in-situ dotierte Polysiliziumschicht 55, wie in Figur 9 dargestellt ist. Dabei kann die Dicke der ersten Polysiliziumschicht 53 auch reduziert werden, oder sie kann vollständig weggelassen werden. Da die Spacerschicht 49 relativ dünn ist (5 nm) , entsteht im oberen Grabenbereich keine starke Verengung, so daß die zweite Polysiliziumschicht 55 als eine Polysiliziumfüllung abgeschieden wird, wie in Figur 10 zu sehen ist. Dadurch, daß die zweite Polysiliziumschicht 55 als eine Polysiliziumfüllung realisiert wird, kann der Grenzflächenstreß innerhalb der oberen Kondensatorelek- trode noch weiter minimiert werden.
Da die Spacerschicht 49 bereits vor der Abscheidung der dielektrischen Schicht 52 und der oberen Kondensatorelektrode 58 im oberen Teil des Grabens 45 gebildet wurde, werden die Schichten der oberen Kondensatorelektrode 58 ganzflächig in
Graben 45 und auf der Oberfläche der Si3N4-Schicht 44 durch allgemein verwendete Verfahren abgeschieden.
Darauf folgend werden die Schichten der oberen Kondensatore- lektrode 58 isotrop zurückgeätzt, beispielsweise durch Plasma-Ätzen mit SFS, wodurch die obere Kondensatorelektrode auf etwa 100 nm unterhalb der Hauptfläche 42 zurückgeätzt wird, wie in Figur 11 gezeigt ist.
Anschließend werden das Kondensatordielektrikum 52 und die
Nitrid-Spacerschicht 49 isotrop zurückgeätzt, beispielsweise durch Naßätzen mit H3P04. Als Folge erstrecken sich die Schichten der oberen Kondensatorelektrode 58 bis über den oberen Rand des Isolationskragens hinaus.
Somit kann der Vorteil erzielt werden, daß die niederohmige metallische Schicht der oberen Kondensatorelektrode einstük- kig gebildet ist, wodurch die Leitfähigkeit der oberen Kondensatorelektrode erhöht wird. Andererseits bewirken die ebenfalls abgeschiedenen Polysiliziumschichten eine Streßreduktion an der Isolator-Metall-Grenzfläche.
Darauf folgend wird der standardmäßige DRAM-Prozeß durchgeführt, durch den die obere Kondensatorelektrode geeignet strukturiert und an die Source- oder Drain-Elektrode 59 eines Auswahltransistors angeschlossen wird. Dabei kann der Aus- wahltransistor selbstverständlich auch als vertikaler Transistor realisiert werden.
Es werden eine Si3N4-Ätzung mit HF/Ethylenglycol, bei der 10 nm Si3N4 geätzt werden und eine Ätzung mit NH4F/HF, mit der Si02 und dielektrisches Material geätzt werden, durchgeführt. Nach einer Sacrifical oxidation zur Bildung eines Streuoxids (nicht dargestellt) wird eine Implantation durchgeführt, bei der ein n+-dotiertes Gebiet 57 in der Seitenwand jedes Grabens 45 im Bereich der Hauptfläche 42 gebildet wird. Wie in Figur 11 gezeigt ist, wird oberhalb der oberen Kondensatorelektrode 58 verbliebener Freiraum in dem jeweiligen Graben 45 durch Abscheidung von insitu-dotiertem Polysilizium und Rückätzen des Polysiliziums mit SF6 mit einer Polysiliziumfüllung 56 aufgefüllt.
Die Polysiliziumfüllung 56 wirkt als Anschlußstruktur zwischen dem n+-dotierten Gebiet 57 und der oberen Kondensatorelektrode 58.
Nachfolgend werden Isolationsstrukturen 48 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dargestellt) . Durch nicht-selektives Plasma-Ätzen von Silizium, Wolframsilizid, Si02 und Polysilizium mit Hilfe von CHF3/N2/NF3, wobei die Ätzdauer so eingestellt wird, daß 200 nm Polysilizium geätzt werden, durch Entfernen der dabei verwendeten Lackmaske mit 02/N2/ durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si3N4-Schicht und durch Abscheidung einer 250 nm dicken Si02-Schicht in einem TEOS-Verfahren und anschließendes chemisch-mechanisches Polieren werden die Isola- tionsStrukturen 48 fertiggestellt. Durch Ätzen in heißer
H3P04 wird nachfolgend die Si3N4-Schicht 44 und durch Ätzen in verdünnter Flußsäure die Si02-Schicht 43 entfernt.
Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n- dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Substratbereichs, welcher von der Hauptfläche 42 abgewandt ist, durchgeführt. Dadurch wird ein n+-dotiertes Gebiet, das benachbarte untere Kondensatorelektroden 51 miteinander verbindet, gebildet.
Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid sowie die Gate-Elektroden 60, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 59 definiert werden.
Danach wird die Speicherzelle in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertiggestellt.
Bezugszeichenliste
1 Silizium-Substrat
2 Hauptfläche 3 Si02-Schicht
4 Si3N4- Schicht
5 Graben
6 Si02-Schicht
7 Polysilizium-Füllung 8 Isolationsstruktur
9 Isolationskragen
10 n+-dotierter Bereich
12 dielektrische Schicht
13 Polysiliziumschicht 14 Wolframsilizidschicht
15 Polysiliziumschicht
16 Polysiliziumfüllung
17 n+-dotiertes Gebiet
18 obere Kondensatorelektrode 19 Source- bzw. Drain-Elektrode
20 Gate-Elektrode
41 SOI -Substrat
42 Haupt fläche
43 Si02-Schicht 44 Si3N4- Schicht
45 Graben
46 vergrabene Si02-Schicht
47 aktive Siliziumschicht
48 Isolationsstruktur 49 Si3N4-Spacer
50 n+-dotiertes Gebiet
52 dielektrische Schicht
53 Polysiliziumschicht
54 Wolframsilizidschicht 55 Polysiliziumschicht
56 Polysiliziumfüllung
57 n+-dotiertes Gebiet obere Kondensatorelektrode Source- bzw. Drain-Elektrode Gate-Elektrode

Claims

Patentansprüche
1. Grabenkondensator zur Verwendung in einer DRAM- Speicherzelle mit unterer Kondensatorelektrode (10, 50), Speicherdielektrikum (12, 52) und oberer Kondensatorelektrode (18, 58), die mindestens teilweise in einem Graben (5, 45) angeordnet sind, wobei die untere Kondensatorelektrode (10, 50) im unteren Grabenbereich an eine Wand des Grabens angrenzt, während im oberen Grabenbereich eine an eine Wand des Grabens angrenzende Spacerschicht (9, 49) aus einem isolierenden Material vorgesehen ist, und die obere Elektrode (18, 58) mindestens zwei Schichten (13, 14, 15; 53, 54, 55) umfaßt, von denen mindestens eine metallisch ist, mit der Maßgabe, daß die obere Elektrode nicht aus zwei solchen Schich- ten besteht, von denen eine untere Wolframsilizid, Wolfram,
Wolfram-Nitrid, Ruthenium, Ruthenium-Oxid, Iridium, oder Iridium-Oxid und eine obere dotiertes Polysilizium ist, d a d u r c h g e k e n n z e i c h n e t, daß die Schichten (13, 14, 15; 53, 54, 55) der oberen Elektrode sich jeweils entlang den Wänden und dem Boden des Grabens (5, 45) bis mindestens zum oberen Rand der Spacerschicht (9, 49) erstrecken.
2. Grabenkondensator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Graben (5, 45) in einem Halbleiter-Substrat (1, 41) gebildet ist.
3. Grabenkondensator nach Anspruch 2 , d a d u r c h g e k e n n z e i c h n e t, daß das Halblei - tersubstrat ein Siliziumsubstrat (1) ist.
4. Grabenkondensator nach Anspruch 2 , d a d u r c h g e k e n n z e i c h n e t, daß das Halbleiter-Substrat ein SOI-Substrat (41) ist.
5. Grabenkondensator nach Anspruch 3 , d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der Spacerschicht (9) in einer Richtung parallel zur Substratoberfläche 15 bis 25 nm beträgt.
6. Grabenkondensator nach Anspruch 4 , d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der Spacerschicht (49) in einer Richtung parallel zur Substratoberfläche 3 bis 7 nm beträgt .
7. Grabenkondensator nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Spacerschicht (9, 49) im oberen Drittel bis oberen Fünftel des Grabens (5, 45) angeordnet ist und sich nicht bis zur Substratoberfläche erstreckt .
8. Grabenkondensator nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die metallische Schicht (14, 54) eine Silizidverbindung, eine Nitridverbindung, eine KohlenstoffVerbindung oder eine Silizium- Stickstoffverbindung eines Metalls umfaßt.
9. Grabenkondensator nach Anspruch 8 , d a d u r c h g e k e n n z e i c h n e t, daß das Metall aus Wolfram, Titan, Molybdän, Tantal, Kobalt, Nickel, Niob, Platin, Palladium und den Seltenerdmetallen ausgewählt ist.
10. Grabenkondensator nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß die obere Kondensatorelektrode (18, 58) eine erste Polysiliziumschicht (13, 53) , eine Metallsilizidschicht (14, 54) und eine zweite Polysiliziumschicht (15, 55) umfaßt.
11. Verfahren zur Herstellung eines Grabenkondensators zur Verwendung in einer DRAM-Speicherzelle mit den Schritten: - Definieren eines Grabens (5, 45) in einem Substrat (1, 41) , - Bilden einer Spacerschicht (9, 49) aus einem isolierenden Material in einem oberen Grabenbereich, - anschließend Bilden einer unteren Kondensatorelektrode (10, 50) , welche im unteren Grabenbereich an eine Wand des Grabens angrenzt, eines Speicherdielektrikums (12, 52) und einer oberen Kondensatorelektrode (18, 58) , die mindestens zwei Schichten (13, 14, 15; 53, 54, 55) umfaßt, welche sich entlang den Wänden und dem Boden des Grabens erstrecken, von denen mindestens eine metallisch ist, mit der Maßgabe, daß die obere Elektrode (18, 58) nicht aus zwei solchen Schichten besteht, von denen eine untere Wolframsilizid, Wolfram, Wolf- ram-Nitrid, Ruthenium, Ruthenium-Oxid, Iridium, oder Iridium- Oxid und eine obere dotiertes Polysilizium ist, wobei die beiden Kondensatorelektroden (10, 18; 50, 58) sowie das Speicherdielektrikum (12, 52) mindestens teilweise in dem Graben angeordnet werden.
12. Verfahren nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, daß der Graben in einem Halbleiter-Substrat (1, 41) gebildet wird.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß das Halbleitersubstrat ein Siliziumsubstrat (1) ist.
14. Verfahren nach Anspruch 12 , d a d u r c h g e k e n n z e i c h n e t, daß das Halbleiter-Substrat ein SOI-Substrat (41) ist.
15. Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der Spacerschicht (9) in einer Richtung parallel zur Substratoberfläche 15 bis 25 nm beträgt.
16. Verfahren nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der Spacerschicht (49) in einer Richtung parallel zur Substratoberfläche 3 bis 7 nm beträgt.
17. Verfahren nach einem der Ansprüche 11 bis 16, d a d u r c h g e k e n n z e i c h n e t, daß die Spacerschicht (9, 49) im oberen Drittel bis oberen Fünftel des Grabens angeordnet wird und der an die Substratoberfläche an- grenzende Anteil der Spacerschicht (9, 49) nach Bildung der oberen Kondensatorelektrode (18, 58) entfernt wird.
18. Verfahren nach einem der Ansprüche 11 bis 17, d a d u r c h g e k e n n z e i c h n e t, daß die metalli- sehe Schicht (14, 54) eine Silizidverbindung, eine Nitridverbindung, eine Kohlenstoffverbindung oder eine Silizium- Stickstoffverbindung eines Metalls umfaßt.
19. Verfahren nach Anspruch 18, d a d u r c h g e k e n n z e i c h n e t, daß das Metall aus Wolfram, Titan, Molybdän, Tantal, Kobalt, Nickel, Niob, Platin, Palladium und den Seltenerdmetallen ausgewählt ist.
20. Verfahren nach Anspruch 19, d a d u r c h g e k e n n z e i c h n e t, daß die obere
Kondensatorelektrode (18, 58) eine erste Polysiliziumschicht (13, 53), eine Metallsilizidschicht (14, 54) und eine zweite Polysiliziumschicht (15, 55) umfaßt.
21. Speicherzelle mit einem Speicherkondensator nach einem der Ansprüche 1 bis 10 und einem Auswahltransistor, welcher eine Source-Elektrode, eine Drain-Elektrode (19, 59), eine Gate-Elektrode (20, 60) und einen leitenden Kanal umfaßt, wobei die obere Kondensatorelektrode (18, 58) mit der Source- oder Drain-Elektrode (19, 59) elektrisch leitend verbunden ist.
22. Verfahren zur Herstellung einer Speicherzelle mit den Schritten des Verfahrens zur Herstellung eines Speicherkon- densators nach einem der Ansprüche 11 bis 20 und den Schritten zum Bilden einer Source-Elektrode, einer Drain-Elektrode (19, 59) , einer Gate-Elektrode (20, 60) und eines leitenden Kanals, wodurch der Auswahltransistor hergestellt wird, wobei die obere Kondensatorelektrode (18, 58) mit der Source- oder Drain-Elektrode (19, 59) elektrisch leitend verbunden wird.
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