WO2004102674A1 - Trench-speicherkondensator und verfahren zu dessen herstellung - Google Patents

Trench-speicherkondensator und verfahren zu dessen herstellung Download PDF

Info

Publication number
WO2004102674A1
WO2004102674A1 PCT/DE2004/001003 DE2004001003W WO2004102674A1 WO 2004102674 A1 WO2004102674 A1 WO 2004102674A1 DE 2004001003 W DE2004001003 W DE 2004001003W WO 2004102674 A1 WO2004102674 A1 WO 2004102674A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench
layer
storage capacitor
area
conductor layer
Prior art date
Application number
PCT/DE2004/001003
Other languages
English (en)
French (fr)
Inventor
Harald Seidl
Dirk Manger
Matthias Goldbach
Albert Birner
Stefan Slesazeck
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2004102674A1 publication Critical patent/WO2004102674A1/de
Priority to US11/272,038 priority Critical patent/US20070034927A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Definitions

  • the present invention relates to a trench storage capacitor according to the preamble of claim 1 and a method for its production.
  • DT deep trench or deep trench
  • the entire area of the collar part cannot be used as a capacitor area. If, for example, the collar part in a storage capacitor takes up about 1.5 ⁇ m in depth with a total depth of the D of about 8 ⁇ m, this means that about 20% of the area of the trench is lost for the storage capacitor, and this one accordingly has lower capacity.
  • This object is achieved according to the invention in a trench storage capacitor of the type mentioned at the outset by the features specified in the characterizing part of patent claim 1.
  • the collar part located in the upper trench area is therefore used as the capacitor area.
  • the buried plate is "extended” to a certain extent into the collar part. This is done with the aid of a conductor layer made of preferably amorphous or polycrystalline silicon. The conductor layer is formed after the collar has been produced.
  • ALD Atomic Layer Deposition or atomic layer deposition
  • This HSG layer can be produced together with the conductor layer in the collar part, for example from an amorphous silicon layer.
  • the trench storage capacitor according to the invention is the “extension” of the buried plate in the collar part, so that the upper trench area can also be used as a capacitor area, as a result of which the capacitance of the storage capacitor can be increased by at least approximately 10 to 20% ,
  • FIGS. 1 to 9 and 10 to 12 each show sectional images through a semiconductor body with a trench in different process stages to explain a first or second exemplary embodiment of the invention.
  • FIG. 1 shows a semiconductor body 1 made, for example, of silicon with trenches 2 which have an upper trench region 11 and a lower trench region 12 and thus form DTs. In the upper trench area 11 there are collar
  • silicon instead of silicon for the semiconductor body, another suitable semiconductor material, such as silicon carbide, compound semiconductors, etc., can also be selected.
  • the semiconductor body itself can be p-doped, for example.
  • FIG. 1 The arrangement obtained after trench etching with the aid of an etching mask 13 from, for example, silicon nitride and collar formation of the collar insulating layer 4 is shown in FIG. 1.
  • silicon another material, such as metal, may also be used for the conductor layer 8.
  • this other material should be selectively etchable to form a protective layer 9 to be applied later (cf. FIG. 3).
  • the arrangement shown in FIG. 2 is finally obtained in this way, in which the conductor layer 8 is applied to the surface of the arrangement of FIG. 1.
  • the collar insulating layer 4 which for example consists of silicon nitride and forms the collar part, also extends over the surface of the semiconductor body 1. However, this does not necessarily have to be the case. It is sufficient that this insulating layer 4 is present in the upper trench area 11.
  • ALD non-conformal deposition
  • TMA trimethylaluminum
  • H 2 0 water
  • the layer thickness of the protective layer 9 being approximately 5 to 10 nm.
  • Other materials can be used for the protective layer 9 instead of aluminum oxide, provided that these can be selectively etched to the conductor layer 8.
  • the protective layer 9 made of aluminum oxide in particular can then be tempered at about 600 ° C. to 1200 ° C., in particular 800 ° C. to 1000 ° C., for a period of 10 to 100 s, in order to "compact" the protective layer.
  • This optional step can also be omitted if necessary.
  • wet bottle process wet etching process
  • the conductor layer 8 which is preferably made of silicon is exposed from the protective layer 9, ie essentially the conductor layer 8 in the lower trench area 12 is removed.
  • the crystalline silicon of the semiconductor body 1 can also be etched in order to increase the diameter of the trench 2 in the lower trench region 12.
  • the protective layer 9 prevents the conductor layer 8 from being etched in the upper trench region 11.
  • the lower trench area 12 is expanded and has a larger diameter than the upper trench area 11.
  • this extension is not mandatory. Rather, the lower trench area can maintain the same diameter as the upper trench area. That means that the crystalline silicon of the semiconductor body 1 does not have to be etched. In this case, the lower trench area 12 retains the shape indicated by a broken line 14.
  • the protective layer 9 is then removed. If this consists, for example, of aluminum oxide, this can be done by etching using a suitable acid. The arrangement shown in FIG. 5 is thus present.
  • a buried plate 3 is then introduced into the trench wall 5 in the lower trench area 12. This can be done by gas phase doping.
  • a suitable medium for this is an AsH 3 atmosphere at a temperature of around 950 ° C.
  • the buried plate 3 is produced in this way, and at the same time the conductor layer 8 made of silicon is also doped with arsenic.
  • n-doping instead of arsenic, another suitable dopant, such as, for example, phosphorus or antimony, can be used for an n-doping can be used. If p-doping is to be carried out, boron could be used, for example.
  • FIG. 6 The arrangement shown in FIG. 6 is thus present, in which, in addition to the arrangement of FIG. 5, the buried plate 3 is introduced and the conductor layer 8 is doped with silicon and arsenic.
  • layer 8 has already been referred to as a conductor layer, although this consists of undoped amorphous or polycrystalline silicon. Only by doping with arsenic (or another suitable dopant) does layer 8 actually have good conductor properties.
  • the doped layer 8 is then etched back in the upper trench area, so that it remains only in the area of the collar. This creates the arrangement shown in FIG. 7.
  • a node (node) dielectric made of, for example, NO or aluminum oxide is deposited in order to form a dielectric layer 6 in the interior of the trench on the trench wall 5 and on the surface of the arrangement.
  • a suitable material such as silicon dioxide and / or silicon nitride, can of course also be used for this dielectric layer 6.
  • the arrangement shown in FIG. 8 is obtained, in which, in addition to the arrangement of FIG. 6, the dielectric layer 6 is also provided.
  • Doped polycrystalline silicon is preferably used for the trench filling 7.
  • Arsenic for example, is suitable as a dopant for this purpose.
  • FIG. 9 which differs from the arrangement of FIG. 8 by the trench filling 7.
  • polycrystalline silicon instead of polycrystalline silicon, another suitable, metallically conductive material can also be used for the trench filling 7.
  • polycrystalline silicon is preferably used.
  • the trench plate 3 is "extended" by the remaining conductor layer 8 made of doped silicon up to the upper trench region 11 on the collar * insulating layer 4.
  • the increase in capacitance thus obtained is approximately 10 to 20% of the original capacitance without the conductor layer 8.
  • FIG. 9 thus shows a storage capacitor with the buried plate 3 and the conductor layer 8 as the bottom electrode and the trench filling 7 as the counter electrode.
  • the dielectric layer 6 lies between the two electrodes.
  • This storage capacitor can then be connected in the usual way to a selection transistor in order to finally form a memory cell, for example of a DRAM.
  • 10 to 12 show sectional images through a semiconductor body 1 to explain a further exemplary embodiment of the invention.
  • an HSG layer 18 is additionally provided between the dielectric layer 6 of the capacitor and its buried plate 3. This HSG layer 18 increases the "area" of the capacitor and thus contributes to an increase in its capacitance.
  • a trench 2 is first introduced into the semiconductor body 1 by etching.
  • a masking layer 13 made of, for example, silicon dioxide is used as a mask. Then in an upper trench area 11
  • Collar insulating layer 4 made of, for example, silicon dioxide by non-conformal deposition. Instead of silicon dioxide, aluminum oxide can also be used, for example.
  • a layer 18 of amorphous silicon is then deposited conformally in the trench 2. This layer 18 serves as an "HSG starter".
  • a liner layer 19 made of silicon nitride and / or silicon dioxide is formed in a non-conforming manner in the upper trench region 11. The lower trench area 12 is exposed by this layer 19. The structure shown in FIG. 10 is thus present.
  • the layer 18 is then transferred in its lower trench region 12, which is exposed from the layer 19, into an HSG layer 18 'in the usual way. This can be done, for example, by etching.
  • the layer 19 is then removed and diffusion is carried out in order to produce the buried plate 3 of the capacitor.
  • the layer 18 removed by dry etching. The structure shown in FIG. 11 is then present.
  • a dielectric layer 6 is then formed in the interior of the trench 2 on the surfaces of the layer 18, the HSG layer 18 'and the buried plate 3 as a "node dielectric".
  • a trench filling 7 made of doped polycrystalline silicon is then introduced into the interior of the trench 2. This trench filling .7 is treated and etched back in the usual way, so that the structure shown in FIG. 12 is finally created. It can clearly be seen here how the layer 18 is connected to the buried plate 3 and thus extends the bottom electrode of the capacitor into the collar region 11.
  • polycrystalline silicon or a metal layer can also optionally be provided as a shield in the collar region 11 on the protective layer 4.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Die Erfindung betrifft einen Trench-Speicherkondensator und ein Verfahren zu dessen Herstellung. Bei diesem Speicherkondensator ist die Buried-Plate (3) durch eine dotierte Siliziumschicht (8) bis über die Collar-Isolierschicht (4) verlängert. Die Leiterschicht (8) wird bevorzugt auf eine 'vergrabene' Collar-Isolierschicht aufgebracht und mit Hilfe einer durch ALD hergestellten Schutzschicht (9) maskiert. In einem anderen Ausführungsbeispiel besteht die Leiterschicht (18) aus amorphem Silizium, welches in einem unteren Trenchbereich (12) als HSG-Schicht (18') verwendet wird.

Description

Beschreibung
Trench-Speicherkondensator und Verfahren zu dessen Herstellung
Die vorliegende Erfindung betrifft einen Trench-Speicherkondensator nach dem Oberbegriff des Patentanspruches 1 sowie ein Verfahren zu dessen Herstellung.
In Speicherzellen mit einem Speicherkondensator und einem Auswahltransistor, wie beispielsweise bei einem DRAM, befindet sich eine Buried Plate aus dotiertem Halbleitermaterial eines Halbleiterkörpers als Bottom- Elektrode in einem unteren Trenchbereich eines DT (DT = Deep Trench bzw. tiefer Graben) , während ein oberer Trenchbereich als Collar-Teil mit einer Isolierschicht versehen ist und hier den Speicherkondensator, nämlich speziell die Buried Plate, von dem Auswahltransistor elektrisch trennt. Dies hat zur Folge, dass die gesamte Fläche des Collar-Teiles nicht als Kondensatorfläche genutzt werden kann. Nimmt beispielsweise der Collar-Teil bei einem Speicherkondensator etwa 1,5 μm an Tiefe bei einer Gesamttiefe des D 's von etwa 8 μm ein, so bedeutet dies, dass ungefähr 20 % der Fläche des Trenches für den Speicherkondensator verloren gehen und dieser eine entsprechend geringere Kapazität hat.
Es ist Aufgabe der vorliegenden Erfindung, einen Trench- Speicherkondensator zu schaffen, bei dem auch der Collar-Teil des Trenches für die Kapazität des Speicherkondensators ausgenutzt wird; außerdem soll ein Verfahren zum Herstellen eines solchen Speicherkondensators angegeben werden. Diese Aufgabe wird bei einem Trench-Speicherkondensator der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.
Ein vorteilhaftes Verfahren zum Herstellen eines solchen Trench-Speicherkondensators ist im Patentanspruch 16 angegeben.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Bei dem erfindungsgemäßen Trench-Speicherkondensator ist also der im oberen Trenchbereich gelegene Collar-Teil als Kondensatorfläche genutzt. Hierzu wird die Buried Plate gewissermaßen in den Collar-Teil "verlängert". Dies geschieht mit Hilfe einer Leiterschicht aus vorzugsweise amorphem oder polykristallinem Silizium. Die Leiterschicht wird dabei nach der Herstellung des Collars gebildet.
Problematisch an der Integration des Collar-Teiles in die Kapazität des Speicherkondensators durch "Verlängerung" der Buried Plate mittels der Leiterschicht sind die im oberen Trenchbereich gegebenen geometrischen Randbedingungen: mit immer kleiner werdenden Abmessungen steht auch im Collar-Teil immer weniger Platz zur Verfügung. Dieser geringe Platz wird durch die Leiterschicht - auch bei dünner Ausführung - weiter eingeschränkt, so dass sich die genannte Problematik noch verschärft.
Da aber vorzugsweise der Collar in der Seitenwand des Trenches "vergraben" wird, die dünne Leiterschicht durch Abscheidung von Silizium und dessen nachträgliche Dotierung gebildet werden kann und für die Strukturierung der Leiterschicht eine durch ALD (ALD = Atomic Layer Deposition bzw. atomare Schichtablagerung) von beispielsweise Aluminiumoxid als Schutzschicht vorgenommen wird, lassen sich die gegebenen geometrischen Randbedingungen einhalten.
Zwischen der Dielektrikums-Schicht des Kondensators und dessen Buried-Plate kann zur Kapazitätserhöhung in vorteilhafter Weise noch eine HSG-Schicht (HSG = hemispherical grain) vorgesehen sein. Diese HSG-Schicht kann zusammen mit der Leiterschicht im Collar-Teil beispielsweise aus einer amorphen Siliziumschicht hergestellt werden.
Wesentlich an dem erfindungsgemäßen Trench-Speicherkondensa- tor ist die "Verlängerung" der Buried Plate in dem Collar- Teil, so dass auch der obere Trenchbereich als Kondensatorfläche genutzt werden kann, wodurch die Kapazität des Speicherkondensators um wenigstens ungefähr 10 bis 20 % erhöht werden kann.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert, in deren Fig. 1 bis 9 bzw. 10 bis 12 jeweils Schnittbilder durch einen Halbleiterkörper mit einem Trench in verschiedenen Verfahrensstufen zur Erläuterung eines ersten bzw. zweiten Ausführungsbeispiels der Erfindung gezeigt sind.
Fig. 1 zeigt einen Halbleiterkörper 1 aus beispielsweise Silizium mit Trenches 2, die einen oberen Trenchbereich 11 und einen unteren Trenchbereich 12 aufweisen und so DT ' s bilden. Im oberen Trenchbereich 11 befinden sich Collar-
Isolierschichten 4 aus beispielsweise Siliziumdioxid und/oder Siliziumnitrid. Diese Collar-Isolierschichten sind in der Seitenwand des Trenches 2 vergraben ("buried") . Sie können beispielsweise durch CFE (CFE = Collar Formation during Etch bzw. Collar-Erzeugung während-, des Ätzprozesses des Trenches) hergestellt sein.
Anstelle der angegebenen Materialien können auch andere
Materialien eingesetzt werden. So kann anstelle von Silizium für den Halbleiterkörper auch ein anderes geeignetes Halbleitermaterial, wie beispielsweise Siliziumcarbid, Verbindungshalbleiter usw. gewählt werden. Der Halbleiterkörper selbst kann beispielsweise p-dotiert sein.
Es sind aber auch andere Dotierungen möglich. Generell können die jeweils angegebenen Leitungstypen auch umgekehrt sein.
Die nach Trenchätzung mit Hilfe einer Ätzmaske 13 aus beispielsweise Siliziumnitrid und Collar-Bildung der Collar- Isolierschicht 4 erhaltene Anordnung ist in Fig. 1 gezeigt.
Es schließt sich sodann die Abscheidung einer dünnen, etwa 5 bis 30 nm und vorzugsweise 10 bis 20 nm dicken Leiterschicht 8 im Trench 2 und auf der Oberfläche der Anordnung von Fig. 1 an. Für diese Leiterschicht 8 wird vorzugsweise undotiertes Silizium verwendet.
Anstelle von Silizium kann für die Leiterschicht 8 gegebenenfalls auch ein anderes Material verwendet werden, wie beispielsweise Metall. Dieses andere Material sollte aber zu einer später aufzubringenden Schutzschicht 9 (vgl. Fig. 3) selektiv ätzbar sein.
Jedenfalls wird auf diese Weise schließlich die in Fig. 2 gezeigte Anordnung erhalten, in welcher die Leiterschicht 8 auf die Oberfläche der Anordnung von Fig. 1 aufgetragen ist. Es sei angemerkt, dass sich, die den Collar-Teil bildenden Collar-Isolierschicht 4 aus beispielsweise Siliziumnitrid auch über die Oberfläche des Halbleiterkörpers 1 erstreckt. Dies braucht aber nicht zwingend der Fall zu sein. Es ist ausreichend, dass diese Isolierschicht 4 im oberen Trenchbereich 11 vorhanden ist.
Es schließt sich sodann eine inkonforme Abscheidung von beispielsweise Aluminiumoxid (A1203) mittels ALD an, wobei sich die so gebildete Schutzschicht 9 bis zu einer Tiefe unterhalb der ünterkante der Collar-Isolierschicht 4 erstreckt. Für diese Abscheidung kann beispielsweise TMA (Trimethylaluminium) zusammen mit Wasser (H20) verwendet werden, wobei die Schichtdicke der Schutzschicht 9 etwa 5 bis 10 nm betragen kann. Für die Schutzschicht 9 können anstelle von Aluminiumoxid auch andere Materialien eingesetzt werden, sofern diese zu der Leiterschicht 8 selektiv ätzbar sind.
Damit liegt schließlich die in Fig. 3 gezeigte Anordnung vor, in welcher zusätzlich zur Anordnung von Fig. 2 im oberen
Trenchbereich 11 und etwas darüber hinaus bis unterhalb von der ünterkante der Collar-Isolierschicht 4 noch die Schutzschicht 9 vorhanden ist.
Optional kann sich sodann eine Temperung der Schutzschicht 9 aus insbesondere Aluminiumoxid bei etwa 600 °C bis 1200 °C, insbesondere 800°C bis 1000°C, für eine Zeitdauer von 10 bis 100 s anschließen, um so die Schutzschicht zu "verdichten" . Dieser optionale Schritt kann aber gegebenenfalls auch weggelassen werden.
Sodann folgt ein "Wet-Bottle"-Prozess (Nassätzprozess) , in welchem die Leiterschicht 8 aus vorzugsweise Silizium, welche von der Schutzschicht 9 freiliegt, also im Wesentlichen die Leiterschicht 8 im unteren Trenchbereich 12, entfernt wird. Gegebenenfalls kann dabei auch noch das kristalline Silizium des Halbleiterkörpers 1 geätzt werden, um im unteren Trenchbereich 12 den Durchmesser des Trenches 2 zu erhöhen. Die Schutzschicht 9 verhindert ein Ätzen der Leiterschicht 8 im oberen Trenchbereich 11.
Damit liegt die in Fig. 4 gezeigte Anordnung vor, in welcher der untere Trenchbereich 12 erweitert ist und einen gegenüber dem oberen Trenchbereich 11 größeren Durchmesser hat. Diese Erweiterung ist aber nicht zwingend. Vielmehr kann der untere Trenchbereich den gleichen Durchmesser wie der obere Trenchbereich beibehalten. Das heißt, ein Ätzen des kristallinen Siliziums des Halbleiterkörpers 1 muss nicht stattfinden. In diesem Fall behält der untere Trenchbereich 12 die durch eine Strichlinie 14 angedeutete Form.
Anschließend wird die Schutzschicht 9 entfernt. Besteht diese beispielsweise aus Aluminiumoxid, so kann dies durch Ätzen mittels einer geeigneten Säure geschehen. Damit liegt die in Fig. 5 gezeigte Anordnung vor.
Anschließend wird eine Buried Plate 3 im unteren Trenchbereich 12 in die Trenchwand 5 eingebracht. Dies kann durch Gasphasendotierung geschehen. Ein geeignetes Mittel hierfür ist eine AsH3-Atmosphäre bei einer Temperatur von etwa 950°C. Auf diese Weise entsteht die Buried Plate 3, und gleichzeitig wird die Leiterschicht 8 aus Silizium ebenfalls mit Arsen dotiert.
Anstelle von Arsen kann auch ein anderes geeignetes Dotiermittel, wie beispielsweise Phosphor oder Antimon, für eine n-Dotierung eingesetzt werden. Soll eine p-Dotierung vorgenommen werden, so könnte beispielsweise Bor verwendet werden.
Damit liegt die in Fig. 6 gezeigte Anordnung vor, in welcher zusätzlich zur Anordnung von Fig. 5 die Buried Plate 3 eingebracht ist und die Leiterschicht 8 aus Silizium mir Arsen dotiert ist.
Hierzu sei folgendes angemerkt: zuvor wurde die Schicht 8 bereits als Leiterschicht bezeichnet, obwohl diese aus undotiertem amorphem oder polykristallinem Silizium besteht. Erst durch die Dotierung mit Arsen (oder einem anderen geeigneten Dotierstoff) enthält die Schicht 8 tatsächlich gute Leitereigenschaften.
Die dotierte Schicht 8 wird sodann im oberen Trenchbereich zurückgeätzt, so dass sie nur im Bereich des Collars zurückbleibt. Damit entsteht die in Fig. 7 gezeigte Anordnung.
Anschließend wird ein Node- (Knoten) -Dielektrikum aus beispielsweise NO oder Aluminiumoxid abgeschieden, um so eine Dielektrikum-Schicht 6 im Innern des Trenches auf der Trenchwand 5 und auf der Oberfläche der Anordnung zu bilden. Für diese Dielektrikum-Schicht 6 kann selbstverständlich auch ein anderes geeignetes Material, wie beispielsweise Siliziumdioxid und/oder Siliziumnitrid eingesetzt werden. Auf diese Weise wird die in Fig. 8 gezeigte Anordnung erhalten, in welcher zusätzlich zur Anordnung von Fig. 6 noch die Dielektrikum-Schicht 6 vorgesehen ist. Es schließt sich sodann eine Abscheidung einer eine Gegenelektrode bildenden Trenchfüllung 7 im Innern der Trenches 2 und ein Rückätzen dieser Trenchfüllung im oberen Trenchbereich 11 an. Für die Trenchfüllung 7 wird vorzugsweise dotiertes polykristallines Silizium verwendet. Als Dotierstoff ist hierfür beispielsweise Arsen geeignet.
Es liegt damit die in Fig. 9 gezeigte Anordnung vor, die sich von der Anordnung der Fig. 8 durch die Trenchfüllung 7 unterscheidet.
Für die Trenchfüllung 7 kann anstelle von polykristallinem Silizium auch ein anderes geeignetes, metallisch leitenden Material eingesetzt werden. Vorzugsweise wird aber polykristallines Silizium benutzt.
Bei der in Fig. 9 gezeigten Anordnung ist die Trench-Plate 3 durch die verbleibende Leiterschicht 8 aus dotiertem Silizium bis in den oberen Trenchbereich 11 auf der Collar- * Isolierschicht 4 "verlängert". Die damit erhaltene Steigerung der Kapazität beträgt etwa 10 bis 20 % der ursprünglichen Kapazität ohne die Leiterschicht 8.
Die Anordnung von Fig. 9 zeigt so einen Speicherkondensator mit der Buried Plate 3 und der Leiterschicht 8 als Bottom- Elektrode und der Trenchfüllung 7 als Gegenelektrode. Zwischen beiden Elektroden liegt die Dielektrikum-Schicht 6. Dieser Speicherkondensator kann sodann in üblicher Weise an einen Auswahltransistor angeschlossen werden, um so schließlich eine Speicherzelle beispielsweise eines DRAMs zu bilden. Die Fig. 10 bis 12 zeigen Schnittbilder durch einen Halbleiterkörper 1 zur Erläuterung eines weiteren Ausführungsbeispiels der Erfindung. Bei diesem Ausführungsbeispiel ist in Unterschied zum Ausführungsbeispiel der Fig. 1 bis 9 zusätzlich eine HSG- Schicht 18 zwischen der Dielektrikum-Schicht 6 des Kondensators und dessen Buried-Plate 3 vorgesehen. Diese HSG- Schicht 18 erhöht die "Fläche" des Kondensators und trägt damit zu einer Steigerung seiner Kapazität bei.
Bei dem Ausführungsbeispiel der Fig. 10 bis 12 wird zunächst ein Trench 2 in den Halbleiterkörper 1 durch Ätzen eingebracht. Dabei wird eine Maskierschicht 13 aus beispielsweise Siliziumdioxid als Maske verwendet. Anschließend wird in einem oberen Trenchbereich 11 eine
Collar-Isolierschicht 4 aus beispielsweise Siliziumdioxid durch nicht-konforme Abscheidung erzeugt. Anstelle von Siliziumdioxid kann beispielsweise auch Aluminiumoxid verwendet werden. Sodann wird eine Schicht 18 aus amorphem Silizium im Trench 2 konform abgeschieden. Diese Schicht 18 dient als "HSG-Starter" . Im oberen Trenchbereich 11 wird eine Liner-Schicht 19 aus Siliziumnitrid und/oder Siliziumdioxid nicht-konform gebildet. Der untere Trenchbereich 12 ist von dieser Schicht 19 freigelegt. Damit liegt die in Fig. 10 gezeigte Struktur vor.
Die Schicht 18 wird anschließend in ihrem von der Schicht 19 freiliegenden unteren Trenchbereich 12 in üblicher Weise in eine HSG-Schicht 18' überführt. Dies kann beispielsweise durch Ätzen geschehen. Sodann wird die Schicht 19 abgetragen, und es wird eine Diffusion vorgenommen, um die Buried-Plate 3 des Kondensators zu erzeugen. Schließlich wird im oberen Trenchbereich 11 die Schicht 18 durch Trockenätzen entfernt. Damit liegt dann die in Fig. 11 dargestellte Struktur vor.
Sodann wird eine Dielektrikum-Schicht 6 im Inneren des Trenches 2 auf den Oberflächen der Schicht 18, der HSG- Schicht 18' und der Buried-Plate 3 als "Knoten-Dielektrikum" gebildet. In das Innere des Trenches 2 wird anschließend eine Trenchfüllung 7 aus dotiertem polykristallinem Silizium eingebracht. Diese Trenchfüllung .7 wird in üblicher Weise behandelt und rückgeätzt, so dass schließlich die in Fig. 12 gezeigte Struktur entsteht. Deutlich ist hier zu sehen, wie die Schicht 18 mit der Buried-Plate 3 in Verbindung steht und so die Bottom-Elektrode des Kondensators in den Collar- Bereich 11 hinein verlängert.
Bei dem Ausführungsbeispiel der Fig. 10 bis 12 kann anstelle des amorphen Siliziums für die Schicht 18 gegebenenfalls zusätzlich noch polykristallines Silizium oder aber eine Metallschicht als Abschirmung im Collar-Bereich 11 auf der Schutzschicht 4 vorgesehen werden.
Bezugs zeichenliste
1 Halbleiter örper
2 Trench
3 Buried Plate
4 Collar-Isolierschicht
5 Trenchwand
6 Dielektrikum-Schicht
7 Trenchfüllung
8 Leiterschicht
9 Schutzschicht
11 oberer Trenchbereich
12 unterer Trenchbereich
13 Maskierschicht
18 Amorphe Siliziumschicht
18' HSG-Schicht
19 Isolierschicht

Claims

Patentansprüche
1. Trench-Speicherkondensator mit:
- einem einen Collar-Teil in einem oberen Trenchbereich (11) und einen unteren Trenchbereich (12) aufweisenden und in einen Halbleiterkörper (1) eingebrachten Trench (2) ,
- einer Buried-Plate (3) als Bottom-Elektrode aus dotiertem Halbleitermaterial des Halbleiterkörpers (1) in einem den unteren Trenchbereich (12) umgebenden Bereich, - einer den Collar-Teil umgebenden Collar-Isolierschicht (4),
- einer die Trenchwand (5) im unteren Trenchbereich (12) auskleidenden, dort auf der Buried-Plate (3) angeordneten und sich bis in den Collar-Teil erstreckenden Dielektrikum- Schicht (6) und
- einer eine Gegenelektrode bildenden Trenchfüllung (7) im unteren Trenchbereich (12) und im Collar-Teil, g e k e n n z e i c h n e t durch eine mit der Buried-Plate (3) verbundene und zwischen der Collar-Isolierschicht (4) und der Dielektrikum-Schicht (6) im Collar-Teil angeordnete Leiterschicht (8).
2. Trench-Speicherkondensator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass die im Collar-Teil angeordnete Leiterschicht (8) aus amorphem oder polykristallinem Silizium besteht.
3. Trench-Speicherkondensator nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, dass das amorphe oder polykristalline Silizium der im Collar-Teil angeordneten Leiterschicht (8) dotiert ist.
4. Trench-Speicherkondensator nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass die Dielektrikum-Schicht (6) aus Siliziumnitrid oder Siliziumdioxid oder Aluminiumoxid oder mehreren dieser Materialien besteht.
5. Trench-Speicherkondensator nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass die die Gegenelektrode bildende Trenchfüllung (7) aus dotiertem polykristallinem Silizium besteht.
6. Trench-Speicherkondensator nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass die Buried- Plate (3) n-dotiert ist.
7. Trench-Speicherkondensator nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, dass der Dotierstoff der Buried-Plate (3) Arsen ist.
8. Trench-Speicherkondensator nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass die Collar- Isolierschicht (4) aus Siliziumdioxid und/oder Siliziumnitrid besteht.
9. Trench-Speicherkondensator nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass die im Collar-Teil angeordnete Leiterschicht (8) eine Schichtdicke von etwa 5 bis 30 nm aufweist.
10. Trench-Speicherkondensator nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, dass die Leiterschicht (8) eine Schichtdicke von 10 bis 20 nm aufweist .
11. Trench-Speicherkondensator nach einem der Ansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t, dass der untere Trenchbereich (12) einen Bottle-Teil des Trenches (2) bildet.
12. Trench-Speicherkondensator nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, dass der Bottle- Teil einen größeren Durchmesser als der Collar-Teil hat.
13. Trench-Speicherkondensator nach einem der Ansprüche 1 bis 12, d a d u r c h g e k e n n z e i c h n e t, dass die Collar- Isolierschicht (4) in der Trenchwand (5) vergraben ist.
14. Trench-Speicherkondensator nach einem der Ansprüche 1 bis 13, d a d u r c h g e k e n n z e i c h n e t, dass zwischen der Dielektrikums-Schicht (6) und der Buried-Plate (4) eine HSG-Schicht (18') vorgesehen ist.
15. Trench-Speicherkondensator nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t, dass die HSG- Schicht (18') und die Leiterschicht (18) aus dem gleichen Material gebildet sind.
16. Verfahren zum Herstellen des Trench-Speicherkondensators nach einem der Ansprüche 1 bis 15, umfassend die folgenden Schritte: (a) Herstellen einer Collar-Isolierschicht (4) in einem oberen Trenchbereich (11) eines zuvor in einen Halbleiterkörper (1) eingebrachten Trenches (2),
(b) Abscheiden einer dünnen Leiterschicht (8) wenigstens im Trench (2),
(c) Abscheiden einer dünnen Schutzschicht (9) im Trench bis zu einer Tiefe unterhalb einer Unterkante der Collar- Isolierschicht (4),
(d) wenigstens teilweises Entfernen der dünnen Leiterschicht (8) in einem unteren Trenchbereich (12), in welchem die dünne
Leiterschicht (8) nicht durch die Schutzschicht (9) bedeckt ist,
(e) Entfernen der Schutzschicht (9),
(f) Formieren einer Buried-Plate (3) in dem unteren Trenchbereich (12) ,
(g) Rückätzen der dünnen Leiterschicht (8) im oberen Trenchbereich
(h) Abscheiden einer Dielektrikum-Schicht (6) wenigstens im Trench (2) , und (i) Abscheiden einer Trenchfüllung (7) als Gegenelektrode im Trench (2) .
17. Verfahren nach Anspruch 16, d a d u r c h g e k e n n z e i c h n e t, dass als Leiterschicht (8) eine dünne, undotierte Halbleiterschicht abgeschieden wird.
18. Verfahren nach Anspruch 17, d a d u r c h g e k e n n z e i c h n e t, dass bei einem aus Silizium bestehenden Halbleiterkörper (1) als
Halbleiterschicht eine undotierte Siliziumschicht (8) abgeschieden wird.
19. Verfahren nach Anspruch 16, d a d u r c h g e k e n n z e i c h n e t, dass als Leiterschicht eine amorphe Siliziumschicht (18) abgeschieden wird, die in ihrem nicht von der Schutzschicht (19) bedeckten Bereich in "eine HSG-Schicht überführt wird.
20. Verfahren nach einem der Ansprüche 16 bis 19, d a d u r c h g e k e n n z e i c h n e t, dass als Schutzschicht (9) eine Äluminiumoxidschicht mittels ALD (ALD = Atomic Layer Deposition bzw. Atomare Schichtabscheidung) abgeschieden wird.
21. Verfahren nach Anspruch 20, d a d u r c h g e k e n n z e i c h n e t, dass die Äluminiumoxidschicht mit Hilfe von TMA (= Trimethylaluminium) und Wasser mit einer Schichtdicke von 5 bis 10 nm abgeschieden wird.
22. Verfahren nach Anspruch 21, d a d u r c h g e k e n n z e i c h n e t, dass die Äluminiumoxidschicht bei 600°C bis 1200°C, insbesondere 800°C bis 1000° C, während einer Zeitdauer von 10 bis 100 s getempert wird.
23. Verfahren nach einem der Ansprüche 16 bis 22, d a d u r c h g e k e n n z e i c h n e t, dass im
Verfahrensschritt (d) im unteren Trenchbereich (12) der Halbleiterkörper (1) geätzt wird, so dass der Durchmesser des Trenches (2) im unteren Trenchbereich (12) im Vergleich zum oberen Trenchbereich (11) erweitert wird.
24. Verfahren nach einem der Ansprüche 16 bis 23, d a d u r c h g e k e n n z e i c h n e t, dass die Aluminiumoxid bestehende Schutzschicht (9) mit Hilfe einer geeigneten Säure durch Ätzen entfernt wird.
25. Verfahren nach einem der Ansprüche 16 bis 24, d a d u r c h g e k e n n z e i c h n e t, dass die Buried- Plate (3) durch Gasphasendotierung hergestellt wird.
26. Verfahren nach Anspruch 25, d a d u r c h g e k e n n z e i c h n e t, dass die
Gasphasendotierung bei etwa 950° C in einer AsH3-Atmosphäre durchgeführt wird.
27. Verfahren nach einem der Ansprüche 16 bis 26, d a d u r c h g e k e n n z e i c h n e t, dass im Verfahrensschritt (g) die Dielektrikum-Schicht (6) aus Siliziumdioxid oder Siliziumnitrid oder Aluminiumoxid oder Mischungen hiervon hergestellt wird.
28. Verfahren nach einem der Ansprüche 16 bis 27, d a d u r c h g e k e n n z e i c h n e t, dass die Trenchfüllung (7) als dotiertes polykristallines Silizium abgeschieden wird.
29. Verfahren nach Anspruch 28, d a d u r c h g e k e n n z e i c h n e t, dass das polykristalline Silizium mit Arsen dotiert wird.
30. Verfahren nach einem der Ansprüche 16 bis 29, d a d u r c h g e k e n n z e i c h n e t, dass die Dielektrikum-Schicht (6) selektiv zur Leiterschicht (8) nasschemisch entfernt wird.
31. Verfahren nach einem der Ansprüche 16 bis 30, d a d u r c h g e k e n n z e i c h n e t, dass die Leiterschicht (8) selektiv zu Siliziumdioxid und Siliziumnitrid entfernt wird.
PCT/DE2004/001003 2003-05-13 2004-05-13 Trench-speicherkondensator und verfahren zu dessen herstellung WO2004102674A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/272,038 US20070034927A1 (en) 2003-05-13 2005-11-14 Trench storage capacitor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10321466A DE10321466B4 (de) 2003-05-13 2003-05-13 Trench-Speicherkondensator und Verfahren zu dessen Herstellung
DE10321466.6 2003-05-13

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/272,038 Continuation US20070034927A1 (en) 2003-05-13 2005-11-14 Trench storage capacitor

Publications (1)

Publication Number Publication Date
WO2004102674A1 true WO2004102674A1 (de) 2004-11-25

Family

ID=33440761

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2004/001003 WO2004102674A1 (de) 2003-05-13 2004-05-13 Trench-speicherkondensator und verfahren zu dessen herstellung

Country Status (5)

Country Link
US (1) US20070034927A1 (de)
CN (1) CN1788356A (de)
DE (1) DE10321466B4 (de)
TW (1) TWI234875B (de)
WO (1) WO2004102674A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388419C (zh) * 2005-05-10 2008-05-14 茂德科技股份有限公司 形成沟槽电容于衬底的方法及沟槽电容

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004027271B4 (de) * 2004-06-03 2007-09-27 Qimonda Ag Verfahren zur Herstellung eines Grabenkondensators
US7122439B2 (en) * 2004-11-17 2006-10-17 International Business Machines Corporation Method of fabricating a bottle trench and a bottle trench capacitor
US7880201B2 (en) * 2006-11-09 2011-02-01 International Business Machines Corporation Optical modulator using a serpentine dielectric layer between silicon layers
US20080173917A1 (en) * 2007-01-19 2008-07-24 Matthias Patz Selective deposition method
CN103094075A (zh) * 2011-11-07 2013-05-08 上海华虹Nec电子有限公司 一种成长无缝填充非晶硅沟槽的方法
US20240079246A1 (en) * 2022-09-01 2024-03-07 Tokyo Electron Limited Methods for forming semiconductor devices using metal hardmasks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020125521A1 (en) * 1999-09-14 2002-09-12 Martin Schrems Trench capacitor with capacitor electrodes and corresponding fabrication method
DE10133688A1 (de) * 2001-07-11 2002-09-26 Infineon Technologies Ag Verfahren zur Herstellung der unteren Kondensatorelektrode eines Grabenkondensators
US20030020110A1 (en) * 2001-07-24 2003-01-30 Helmut Tews Method of preparing buried locos collar in trench drams
US20030068867A1 (en) * 2001-09-04 2003-04-10 Matthias Forster Method for fabricating a trench capacitor for a semiconductor memory

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US6090661A (en) * 1998-03-19 2000-07-18 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
DE10040464A1 (de) * 2000-08-18 2002-02-28 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020125521A1 (en) * 1999-09-14 2002-09-12 Martin Schrems Trench capacitor with capacitor electrodes and corresponding fabrication method
DE10133688A1 (de) * 2001-07-11 2002-09-26 Infineon Technologies Ag Verfahren zur Herstellung der unteren Kondensatorelektrode eines Grabenkondensators
US20030020110A1 (en) * 2001-07-24 2003-01-30 Helmut Tews Method of preparing buried locos collar in trench drams
US20030068867A1 (en) * 2001-09-04 2003-04-10 Matthias Forster Method for fabricating a trench capacitor for a semiconductor memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388419C (zh) * 2005-05-10 2008-05-14 茂德科技股份有限公司 形成沟槽电容于衬底的方法及沟槽电容

Also Published As

Publication number Publication date
DE10321466B4 (de) 2007-01-25
CN1788356A (zh) 2006-06-14
DE10321466A1 (de) 2004-12-16
TWI234875B (en) 2005-06-21
TW200425481A (en) 2004-11-16
US20070034927A1 (en) 2007-02-15

Similar Documents

Publication Publication Date Title
DE19521489B4 (de) Kondensatorplatte und Kondensator, je in einer Halbleitervorrichtung gebildet, die Verwendung eines solchen Kondensators als Speicherkondensator einer Halbleitervorrichtung, Verfahren zur Herstellung eines Kondensators und Verwendung eines solchen Verfahrens zur Herstellung von DRAM-Vorrichtungen
DE10142580B4 (de) Verfahren zur Herstellung einer Grabenstrukturkondensatoreinrichtung
DE19933480B4 (de) Verfahren zur Herstellung eines zylindrischen Kondensators
EP0744771A1 (de) DRAM-Speicherzelle mit vertikalem Transistor
DE102018122648A1 (de) Speichervorrichtungen und Verfahren zum Herstellen derselben
EP0744772A1 (de) DRAM-Speicherzelle mit vertikalem Transistor und Verfahren zur Herstellung derselben
WO2001001489A1 (de) Dram-zellenanordnung und verfahren zu deren herstellung
EP1146557A2 (de) Grabenkondensator sowie dazugehöriges Herstellungsverfahren
EP0875937A2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE10128718A1 (de) Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
DE4328510A1 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator und damit herstellbares Halbleiterspeicherbauelement
DE19929859B4 (de) Herstellungsverfahren für Trenchkondensator
EP1364390A2 (de) Grabenkondensator und verfahren zu seiner herstellung
EP1161770A1 (de) Dram-zellenanordnung und verfahren zu deren herstellung
EP1125328B1 (de) Verfahren zur herstellung einer dram-zellenanordnung
DE19720193C2 (de) Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE19845004C2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
EP0925607B1 (de) Verfahren zur herstellung einer dram-zellenanordnung
DE10321466B4 (de) Trench-Speicherkondensator und Verfahren zu dessen Herstellung
DE10334547B4 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist
DE10147120B4 (de) Grabenkondensator und Verfahren zur Herstellung desselben
DE10345460B4 (de) Verfahren zur Herstellung eines Lochgraben-Speicherkondensators in einem Halbleitersubstrat
DE19923262C1 (de) Verfahren zur Erzeugung einer Speicherzellenanordnung
DE10164741A1 (de) Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators
DE102004022602A1 (de) Verfahren zur Herstellung eines Grabenkondensators, Verfahren zur Herstellung einer Speicherzelle, Grabenkondensator und Speicherzelle

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11272038

Country of ref document: US

Ref document number: 20048130349

Country of ref document: CN

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
122 Ep: pct application non-entry in european phase
WWP Wipo information: published in national office

Ref document number: 11272038

Country of ref document: US