DE10164741A1 - Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators - Google Patents

Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators

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Abstract

Die obere Kondensatorelektrode des Grabenkondensators einer DRAM-Speicherzelle wird mindestens teilweise dadurch geformt, daß eine Mehrzahl von metallhaltigen Schichten (14, 15) aufeinander abgeschieden und jeweils nach ihrer Abscheidung getempert werden. Auf diese Weise kann der interne Stress der Elektrodenschicht vermindert und somit die Bruchfestigkeit und die Leckstromsicherheit des Grabenkondensators erhöht werden.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Grabenkondensators zur Verwendung in einer DRAM- Speicherzelle nach dem Oberbegriff des Patentanspruchs 1.
  • In Speicherzellenanordnungen mit dynamischem wahlfreien Zugriff werden fast ausschließlich sogenannte Eintransistor- Speicherzellen eingesetzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und gleichzeitigen Unterscheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicherkondensators wird derzeit bei 25 fF gesehen.
  • Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensators erhalten bleiben.
  • Bis zur 1-Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4-Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensionale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Kondensator in einem Graben zu realisieren (siehe z. B. K. Yamada et al., Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusionsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Wenngleich der Vergrößerung der Tiefe des Grabens aus technologischen Gründen Grenzen gesetzt sind, läßt sich die Packungsdichte durch Reduktion des Querschnitts des Grabens weiter erhöhen.
  • Eine Schwierigkeit des abnehmenden Grabenquerschnitts liegt jedoch in dem zunehmenden elektrischen Widerstand der Grabenfüllung und der damit einhergehenden Zunahme der Auslesezeit des DRAM-Speicherzelle. Um bei weiterer Reduzierung des Grabenquerschnitts eine hohe Auslesegeschwindigkeit zu gewährleisten, müssen daher Materialien mit niedrigerem spezifischem Widerstand als Elektroden des Grabenkondensators gewählt werden. Diese Materialien müssen bei den sehr hohen Aspektverhältnissen, wie sie typischerweise bei Grabenkondensatoren auftreten, abgeschieden werden können. Viele Materialien, die im Prinzip dafür in Frage kommen, generieren sehr grossen Stress bei der Abscheidung und der nachfolgenden thermischen Behandlung. Dieser Stress kann zum Abplatzen der Metallschichten, zur Erhöhung von Leckströmen, beispielsweise aufgrund von Stress im Kondensatordielektrikum, oder gar zum Waferbruch führen.
  • Aus der US-A-5,905,279 ist eine Speicherzelle mit einem in einem Graben angeordneten Speicherkondensator und einem Auswahltransistor bekannt, bei dem der Speicherkondensator eine an eine Wand des Grabens angrenzende untere Kondensatorelektrode, ein Kondensatordielektrikum und eine obere Kondensatorelektrode aufweist und die obere Kondensatorelektrode einen Schichtstapel aus Polysilizium, einer metallhaltigen, elektrisch leitfähigen Schicht, insbesondere aus WSi, TiSi, W, Ti oder TiN, sowie Polysilizium umfaßt. Der Grabenkondensator wird hergestellt, indem zunächst die obere Kondensatorelektrode im unteren Grabenbereich gebildet wird. Sodann wird ein Isolationskragen im oberen Grabenbereich abgeschieden und anschließend wird die obere Kondensatorelektrode fertiggestellt. Alternativ wird das Verfahren auf einem SOI-Substrat, welches keinen Isolationskragen aufweist, durchgeführt, wobei die obere Kondensatorelektrode, die aus einer unteren Polysiliziumschicht und einer Wolframsilizidfüllung besteht, in einem einstufigen Abscheideverfahren hergestellt wird, bei dem die einzelnen Schichten in dem Graben vollständig abgeschieden werden.
  • Die mit diesem Verfahren erreichbare Verringerung des Serienwiderstands der oberen Kondensatorelektrode ist jedoch noch nicht befriedigend. Zudem kann auch bei diesem Verfahren ein sehr grosser Stress entstehen, der zu erheblichen prozesstechnischen Problemen führen kann.
  • Es ist somit Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für einen Grabenkondensator anzugeben, bei welchem auch bei Verringerung des Grabenquerschnitts eine im wesentlichen gleichbleibende Auslesegeschwindigkeit beibehalten werden kann. Insbesondere soll das Herstellungsverfahren eine Reduzierung des Serienwiderstands der oberen Kondensatorelektrode bei gleichbleibender oder verbesserter Leckstrom- und Ausfallsicherheit der DRAM-Speicherzelle ermöglichen.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine metallhaltige, elektrisch leitfähige Schicht mit verringertem internem Stress anzugeben.
  • Diese Aufgaben werden durch die kennzeichnenden Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind in nebengeordneten Ansprüchen und in Unteransprüchen angegeben.
  • Ein wesentlicher Aspekt der Erfindung betrifft die Herstellung eines Grabenkondensators zur Verwendung in einer DRAM- Speicherzelle, wobei in einem Substrat ein Graben ausgebildet wird und eine untere Kondensatorelektrode, welche im unteren Grabenbereich an einer Wand des Grabens angrenzt, ein Speicherdielektrikum und eine obere Kondensatorelektrode bereitgestellt werden. Die obere Kondensatorelektrode weist eine Mehrzahl von metallhaltigen Schichten auf, die aufeinander abgeschieden und jeweils nach ihrer Abscheidung getempert werden.
  • Die obere Kondensatorelektrode weist somit eine Metallschicht auf, deren Abscheidung in einem Mehrstufenprozeß durchgeführt wird, bei dem nacheinander abgeschieden und getempert wird. Die gewünschte Gesamtdicke der zusammengesetzten metallhaltigen Elektrodenschicht wird in eine Anzahl von Teilschichten aufgeteilt, die in dieser Weise übereinander erzeugt und prozessiert werden. Der Stress in den Metallschichten ist am höchsten, wenn bei einem Temperschritt nach der Abscheidung eine Phasenumwandlung im Metall stattfindet. Ist diese Phasenumwandlung erst einmal abgeschlossen, tritt bei weiteren Temperungen nur ein relativ geringer Stress auf. Bei dem erfindungsgemäßen Verfahren wird nun der Stress auf mehrere hintereinander durchgeführte Prozessschritte verteilt. Soll beispielsweise eine 40 nm dicke Metallschicht abgeschieden werden, so kann nach der Abscheidung von jeweils 10 nm Metall eine Temperung durchgeführt werden. Da der entstehende Stress in etwa proportional zur Schichtdicke ist, wird der Stress in diesem Fall grob um einen Faktor 4 reduziert.
  • Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens liegt in dem verringertem Stress der erzeugten metallischen Schicht, so daß die Gefahr des Abschälens der metallischen Schicht und des Waferbruchs deutlich reduziert wird.
  • Des weiteren wird auch der Stress zwischen der metallischen Schicht und der darunter liegenden Schicht reduziert. Ist die darunter liegende Schicht beispielsweise das Speicherdielektrikum, wird dieses während der Prozessierung weniger stark belastet, wodurch die Leckstromeigenschaften der DRAM-Speicherzelle verbessert werden.
  • Ein weiterer Vorteil liegt darin, daß im allgemeinen durch mehrfache Abscheidung und Prozessierung von Teilschichten homogenere Metallschichten erzeugt werden können als wenn diese in einem Einstufenprozess hergestellt werden. Das Verfahren eignet sich besonders gut für relativ langsame Prozesse, da die Schichtdicke dann sehr gut kontrolliert werden kann. Solche langsamen Prozesse haben üblicherweise eine sehr gute Kantenbedeckung auf Substraten mit starker Topographie.
  • Bei einer Ausführungsfarm der Herstellung eines Grabenkondensators wird als unterste Schicht eine polykristalline Siliziumschicht auf das Speicherdielektrikum in den Graben abgeschieden. Auf die polykristalline Siliziumschicht wird dann die erste metallhaltige Schicht abgeschieden und getempert. Bei dieser Ausführungsform weist somit die obere Kondensatorelektrode als unterste Schicht nicht eine metallhaltige Schicht sondern die besagte polykristalline Siliziumschicht auf. Damit wird der Problematik Rechnung getragen, daß durch den direkten Kontakt des Metall zum Speicherdielektrikum letzteres durch die Temper-Schritte geschädigt werden kann.
  • Es ist jedoch alternativ hierzu auch grundsätzlich möglich, die erste Metallschicht direkt auf dem Speicherdielektrikum abzuscheiden.
  • Die in den Graben abgeschiedenen und getemperten Metallschichten können beispielsweise durch Wolfram- oder Wolframsilizidschichten gebildet sein.
  • Die an den metallhaltigen Schichten vorgenommenen Temper- Schritte können beispielsweise durch Rapid Thermal Processing (RTP-) Schritte bei etwa 900°C realisiert werden.
  • Das erfindungsgemäße Verfahren kann sowohl bei planaren Strukturen als auch bei Strukturen mit ausgeprägter Topographie wie den bereits erwähnten Grabenkondensatoren angewandt werden. Daher bezieht sich ein weiterer Aspekt der vorliegenden Erfindung auf ein Verfahren zur Herstellung einer metallhaltigen elektrisch leitfähigen Schicht, bei welchem eine Mehrzahl von metallhaltigen Teilschichten aufeinander abgeschieden und jeweils nach ihrer Abscheidung getempert werden. Die Zieldicke der zu erzeugenden metallhaltigen, elektrisch leitfähigen Schicht wird durch mehrfache Wiederholung der Prozess-Sequenz des Abscheidens und Temperns einzelner metallhaltiger Teilschichten erreicht. Ausgangspunkt ist ein je nach Anwendungsfall vorprozessiertes Substrat, auf dem z. B. ein Gate-Dielektrikum, ein Speicher-Dielektrikum mit gegebenenfalls darüber liegender polykristalliner Siliziumschicht oder dergleichen vorhanden ist. Auf diesen Substraten könnten auch schon erste Metallschichten abgeschieden sein.
  • Demzufolge kann das Verfahren bei der Herstellung von jeder Art mikrotechnischer Struktur zur Anwendung kommen, bei der eine elektrisch leitfähige stressarme Schicht erzeugt werden soll. Ein Beispiel für eine derartige mikrotechnische Struktur ist ein MOS-Halbleitertransistor, dessen Gateelektrode durch das erfindungsgemäße Verfahren hergestellt werden kann.
  • Die solchermaßen nacheinander abzuscheidenden metallhaltigen Schichten bestehen nicht notwendigerweise aus ein und demselben Material sondern können auch aus verschiedenen Materialien gebildet sein.
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen anhand von Ausführungsbeispielen näher erläutert. Es zeigen:
  • Fig. 1-6 die einzelnen Schritte bei der erfindungsgemäßen Herstellung eines Grabenkondensators;
  • Fig. 7, 8 die einzelnen Schritte bei der erfindungsgemäßen Herstellung einer Gateelektrode.
  • In Fig. 1 bezeichnet Bezugszeichen 1 ein Siliziumsubstrat mit einer Hauptfläche 2. Auf der Hauptfläche 2 werden eine 5 nm dicke SiO2-Schicht 3 und eine 200 nm dicke Si3N4-Schicht 4 aufgebracht. Darauf wird eine 1000 nm dicke BSG-Schicht (nicht dargestellt) als Hartmaskenmaterial aufgebracht.
  • Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden die BSG-Schicht, die Si3N4-Schicht 4 und die SiO2-Schicht 3 in einem Plasma-Ätzprozeß mit CF4/CHF3 strukturiert, so daß eine Hartmaske gebildet wird. Nach Entfernung der photolithographisch erzeugten Maske werden unter Verwendung der Hartmaske als Ätzmaske in einem weiteren Plasma-Ätzprozeß mit HBr/NF3 Gräben 5 in die Hauptfläche 1 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H2SO4/HF die BSG-Schicht entfernt.
  • Die Gräben 5 weisen beispielsweise eine Tiefe von 5 µm, eine Weite von 100 × 250 nm und einen gegenseitigen Abstand von 100 nm auf.
  • Nachfolgend wird eine 10 nm dicke SiO2-Schicht 6, die auch, beispielsweise durch in-situ-Dotierung, dotiert sein kann, abgeschieden. Die abgeschiedene SiO2-Schicht 6 bedeckt mindestens die Wände der Gräben 5. Durch Abscheidung einer 200 nm dicken Polysiliziumschicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si3N4-Schicht 4 und Zurückätzen der Polysiliziumschicht mit SF6 wird in den Gräben 5 jeweils eine Polysiliziumfüllung 7 erzeugt, deren Oberfläche 1000 nm unterhalb der Hauptfläche 2 angeordnet ist (siehe Fig. 1). Das chemisch-mechanische Polieren kann dabei gegebenenfalls entfallen. Die Polysiliziumfüllung 7 dient als Opferschicht für die nachfolgende Si3N4-Spacerabscheidung. Darauf folgend wird die SiO2-Schicht 6 auf den Wänden der Gräben 5 isotrop geätzt.
  • Anschließend wird in einem CVD-Verfahren eine 20 nm dicke Spacerschicht 9, die Siliziumnitrid- und/oder Siliziumdioxid umfaßt, abgeschieden und in einem anisotropen Plasmaätzprozeß mit CHF3 geätzt. Die soeben abgeschiedene Spacerschicht dient in der fertigen Speicherzelle zum Abschalten des parasitären Transistors, der sich sonst an dieser Stelle bilden würde, und bildet somit den Isolationskragen oder Collar 9.
  • Mit SF6 wird nachfolgend Polysilizium selektiv zu Si3N4 und SiO2 geätzt. Dabei wird die Polysiliziumfüllung 7 jeweils vollständig aus dem Graben 5 entfernt. Durch eine Ätzung mit NH4F/HF wird der nunmehr freiliegende Teil der SiO2-Schicht entfernt (siehe Fig. 2).
  • Gegebenenfalls wird nun zur Aufweitung der Gräben 5 in ihrem unteren Bereich, d. h. in dem der Hauptfläche 2 abgewandten Bereich, Silizium selektiv zu der Spacerschicht geätzt. Dies erfolgt beispielsweise durch einen isotropen Ätzschritt mit Ammoniak, bei dem Silizium selektiv zu Si3N4 geätzt wird. Die Ätzdauer wird so bemessen, daß 20 nm Silizium geätzt werden. Dadurch wird der Querschnitt im unteren Bereich der Gräben 5 um 40 nm aufgeweitet. Dadurch kann die Kondensatorfläche und damit die Kapazität des Kondensators weiter vergrößert werden. Der Collar 9 kann auch durch andere Prozeßführung, wie beispielsweise lokaler Oxidation (LOCOS) oder Collarbildung während der Grabenätzung erzeugt werden.
  • In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweiteten Gräben veranschaulicht.
  • Anschließend erfolgt, falls dies nicht schon durch das dotierte Oxid geschehen ist, eine Dotierung des Siliziumsubstrats. Dies kann beispielsweise durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO2-Schicht in einer Dicke von 20 nm und einen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsen-dotierten Silikatglasschicht in dem Siliziumsubstrat 1 ein n-dotiertes Gebiet 10 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 9000°C, 399 Pa, Tributylarsin (TBA) [33 Prozent], 12 min.
  • Aufgabe des n+-dotierten Gebietes ist einerseits die Verkleinerung der Verarmungszone, wodurch die Kapazität des Kondensators weiter erhöht wird. Andererseits kann durch die hohe Dotierkonzentration, die größenordnungsmäßig 1019 cm-3 beträgt, die untere Kondensatorelektrode bereitgestellt werden, falls diese nicht-metallisch sein soll. Wenn diese metallisch ist, wird durch die hohe Dotierung ein ohmscher Kontakt bereitgestellt. Die erforderliche Dotierung für den ohmschen Kontakt beträgt etwa 5 × 1019 cm-3.
  • Alternativ hierzu kann die untere Kondensatorelektrode auch durch die Abscheidung einer elektrisch leitfähigen Schicht erzeugt werden, wie dies beispielsweise in der DE 199 44 012 beschrieben wurde.
  • Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 12 abgeschieden, die SiO2 und Si3N4 sowie gegebenenfalls Siliziumoxynitrid enthält. Diese Schichtabfolge kann durch Schritte zur Nitridabscheidung und zur thermischen Oxidation, bei der Defekte in der darunterliegenden Schicht ausgeheilt werden, realisiert werden. Alternativ enthält die dielektrische Schicht 12 Al2O3 (Aluminiumoxid), TiO2 (Titandioxid), TaO5 (Tantaloxid). Auf jeden Fall wird das Kondensatordielektrikum ganzflächig abgeschieden, so daß es den Graben 5 und die Oberfläche der Siliziumnitridschicht 4 vollständig bedeckt (siehe Fig. 3).
  • Anschließend beginnt in Fig. 4 die Bildung der oberen Kondensatorelektrode 18. Bei dem dargestellten Ausführungsbeispiel weist diese zwei erfindungsgemäß abgeschiedene und prozessierte metallhaltige Schichten 14 und 15, die als Wolframsilizidschichten ausgebildet sind.
  • Als erstes wird zunächst eine ca. 20 nm dicke dotierte Polysiliziumschicht 13 abgeschieden. Diese Schicht kann beispielsweise dann abgeschieden werden, wenn eine Beeinträchtigung oder Schädigung des Dielektrikums durch direkt darauf abgeschiedenes Metall bei einer Temperaturbehandlung zu erwarten wäre. Die Dicke dieser ersten Polysiliziumschicht 13 kann auch reduziert werden oder sie kann gegebenenfalls vollständig weggelassen werden.
  • Gemäß Fig. 5 wird dann auf der polykristallinen Siliziumschicht 13 eine erste Wolframsilizidschicht 14 mit einer Dicke von etwa 10 nm abgeschieden und anschließend ein Temper-Schritt in einer inerten oder Stickstoff-Atmosphäre beispielsweise bei ca. 900°C durchgeführt. Der Temper-Schritt kann auch als RTP-Schritt ausgeführt werden. Nach dem Tempern kann eine Reinigung der Oberfläche der Wolframsilizidschicht 14 durchgeführt werden, um die Grenzfläche zwischen den Metallschichten zu verbessern.
  • Gemäß Fig. 6 erfolgt in ebensolcher Weise die Abscheidung einer zweiten Wolframsilizidschicht 15 und deren anschließende Temperung.
  • Anschließend können gewünschtenfalls weitere metallhaltige Schichten auf erfindungsgemäße Art abgeschieden werden, bis es zu einem Zusammenwachsen der Schichten im oberen Grabenbereich unter Bildung eines Hohlraums im unteren Grabenbereich kommt. Als letzte, obere Schicht der oberen Kondensatorelektrode kann jedoch auch eine Polysiliziumschicht abgeschieden werden.
  • Die weitere Prozessierung des Grabenkondensators sowie dessen Verbindung zu einem noch zu formenden Auswahltransistor sind an sich im Stand der Technik bekannt und brauchen nicht weiter erörtert zu werden. Beispielhaft wird auf die DE 199 44 012 A1, insbesondere auf die Fig. 2E-I, sowie 3 bis 5 verwiesen, welche hiermit in den Offenbarungsgehalt der vorliegenden Anmeldung einbezogen werden.
  • In bezug auf die Fig. 7 und 8 wird die erfindungsgemäße Prozessierung einer Gateelektrode beschrieben, die als Teil eines MOS-Halbleitertransistors eingesetzt werden soll.
  • Auf einem Siliziumsubstrat 1 wird zunächst durch eine Temperaturbehandlung in Sauerstoffatmosphäre eine SiO2-Schicht 21 als Gateoxid gebildet. Anschließend wird auf der Oxidschicht eine dotierte Polysiliziumschicht 22 abgeschieden. Auf dieser wird dann zunächst gemäß Fig. 7 eine erste dünne metallhaltige Schicht 23, beispielsweise eine Wolfram- oder Wolframsilizidschicht abgelagert und anschließend ein Temperschritt, beispielsweise als RTP-Prozeß bei ca. 900°C in einer Inertgasatmosphäre durchgeführt. Anschließend wird auf der ersten metallhaltigen und getemperten Schicht 23 eine zweite metallhaltige Schicht 24 abgeschieden und im Anschluß an die Abscheidung ebenfalls getempert. Gewünschtenfalls können dann noch weitere metallhaltige Schichten in der beschriebenen Weise abgeschieden und getempert werden, bis eine gewünschte Zieldicke der Gateelektrode erreicht ist.
  • Nach dem Abscheiden und Tempern einer metallhaltigen Schicht kann ein Reinigungsprozeß durchgeführt werden, um die Grenzfläche zu der anschließend aufzubringenden Schicht zu verbessern.
  • Die Polysiliziumschicht wurde auch hier deshalb abgeschieden, da es unter Umständen bei einer direkten Abscheidung von Metall auf dem Dielektrikum bei anschließenden Temperprozessen zu Beeinträchtigungen oder Schädigungen der Funktionalität des Dielektrikums kommen kann. Im Prinzip können die Metallschichten aber auch direkt auf der dielektrischen Schicht abgelagert und getempert werden.

Claims (5)

1. Verfahren zur Herstellung einer metallhaltigen elektrisch leitfähigen Schicht, dadurch gekennzeichnet, dass eine Mehrzahl von metallhaltigen Teilschichten aufeinander abgeschieden und jeweils nach ihrer Abscheidung getempert werden.
2. Verfahren zur Herstellung einer mikrotechnischen Struktur, welche eine elektrisch leitfähige Schicht aufweist, dadurch gekennzeichnet, dass die elektrisch leitfähige Schicht durch ein Verfahren nach Anspruch 1 gebildet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die mikrotechnische Struktur ein MOS-Halbleitertransistor und die elektrisch leitfähige Schicht die Gateelektrode ist.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass als unterste Teilschicht der elektrisch leitfähigen Schicht eine dotierte polykristalline Siliziumschicht (22) gebildet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass mindestens eine der metallhaltigen Schichten (23, 24) eine Wolfram- oder Wolframsilizidschicht ist.
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