DE10128326C1 - Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators - Google Patents

Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators

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Abstract

Die obere Kondensatorelektrode des Grabenkondensators einer DRAM-Speicherzelle wird mindestens teilweise dadurch geformt, daß eine Mehrzahl von metallhaltigen Schichten (14, 15) aufeinander abgeschieden und jeweils nach ihrer Abscheidung getempert werden. auf diese Weise kann der interne Stress der Elektrodenschicht vermindert und somit die Bruchfestigkeit und die Leckstromsicherheit des Grabenkondesators erhöht werden.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstel­ lung eines Grabenkondensators zur Verwendung in einer DRAM- Speicherzelle nach dem Oberbegriff des Patentanspruchs 1.
In Speicherzellenanordnungen mit dynamischem wahlfreien Zu­ griff werden fast ausschließlich sogenannte Eintransistor- Speicherzellen eingesetzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bit­ leitung ausgelesen werden. Zur sicheren Speicherung der La­ dung und gleichzeitigen Unterscheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicher­ kondensators wird derzeit bei 25 fF gesehen.
Da von Speichergeneration zu Speichergeneration die Speicher­ dichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensa­ tors erhalten bleiben.
Bis zur 1-Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente rea­ lisiert. Ab der 4-Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensio­ nale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Kondensator in einem Graben zu realisieren (siehe z. B. K. Yamada et al., Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusi­ onsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Da­ durch wird die effektive Fläche des Speicherkondensators von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Wenngleich der Vergrößerung der Tiefe des Grabens aus technologischen Gründen Grenzen gesetzt sind, läßt sich die Packungsdichte durch Reduktion des Querschnitts des Grabens weiter erhöhen.
Eine Schwierigkeit des abnehmenden Grabenquerschnitts liegt jedoch in dem zunehmenden elektrischen Widerstand der Graben­ füllung und der damit einhergehenden Zunahme der Auslesezeit des DRAM-Speicherzelle. Um bei weiterer Reduzierung des Gra­ benquerschnitts eine hohe Auslesegeschwindigkeit zu gewähr­ leisten, müssen daher Materialien mit niedrigerem spezifi­ schem Widerstand als Elektroden des Grabenkondensators ge­ wählt werden. Diese Materialien müssen bei den sehr hohen Aspektverhältnissen, wie sie typischerweise bei Grabenkonden­ satoren auftreten, abgeschieden werden können. Viele Materia­ lien, die im Prinzip dafür in Frage kommen, generieren sehr grossen Stress bei der Abscheidung und der nachfolgenden thermischen Behandlung. Dieser Stress kann zum Abplatzen der Metallschichten, zur Erhöhung von Leckströmen, beispielsweise aufgrund von Stress im Kondensatordielektrikum, oder gar zum Waferbruch führen.
Aus der US-A-5,905,279 ist eine Speicherzelle mit einem in einem Graben angeordneten Speicherkondensator und einem Aus­ wahltransistor bekannt, bei dem der Speicherkondensator eine an eine Wand des Grabens angrenzende untere Kondensatorelek­ trode, ein Kondensatordielektrikum und eine obere Kondensato­ relektrode aufweist und die obere Kondensatorelektrode einen Schichtstapel aus Polysilizium, einer metallhaltigen, elektrisch leitfähigen Schicht, insbesondere aus WSi, TiSi, W, Ti oder TiN, sowie Polysilizium umfaßt. Der Grabenkondensator wird hergestellt, indem zunächst die obere Kondensatorelek­ trode im unteren Grabenbereich gebildet wird. Sodann wird ein Isolationskragen im oberen Grabenbereich abgeschieden und an­ schließend wird die obere Kondensatorelektrode fertigge­ stellt. Alternativ wird das Verfahren auf einem SOI-Substrat, welches keinen Isolationskragen aufweist, durchgeführt, wobei die obere Kondensatorelektrode, die aus einer unteren Polysi­ liziumschicht und einer Wolframsilizidfüllung besteht, in ei­ nem einstufigen Abscheideverfahren hergestellt wird, bei dem die einzelnen Schichten in dem Graben vollständig abgeschie­ den werden.
Die mit diesem Verfahren erreichbare Verringerung des Serien­ widerstands der oberen Kondensatorelektrode ist jedoch noch nicht befriedigend. Zudem kann auch bei diesem Verfahren ein sehr grosser Stress entstehen, der zu erheblichen pro­ zesstechnischen Problemen führen kann.
Es ist somit Aufgabe der vorliegenden Erfindung, ein Herstel­ lungsverfahren für einen Grabenkondensator anzugeben, bei welchem auch bei Verringerung des Grabenquerschnitts eine im wesentlichen gleichbleibende Auslesegeschwindigkeit beibehal­ ten werden kann. Insbesondere soll das Herstellungsverfahren eine Reduzierung des Serienwiderstands der oberen Kondensa­ torelektrode bei gleichbleibender oder verbesserter Leck­ strom- und Ausfallsicherheit der DRAM-Speicherzelle ermögli­ chen.
Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind in den Unteransprüchen angegeben.
Die Erfindung betrifft die Herstellung eines Grabenkondensa­ tors zur Verwendung in einer DRAM-Speicherzelle, wobei in einem Substrat ein Graben ausgebildet ist und eine untere Kondensatorelektrode, welche im unteren Grabenbereich an einer Wand des Grabens angrenzt, ein Speicherdielektrikum und eine obere Kondensatorelektrode bereitgestellt werden. Die obere Kondensatorelektrode weist eine Mehrzahl von metallhaltigen Schichten auf, die aufeinander abgeschieden und jeweils nach ihrer Abscheidung getempert werden.
Die obere Kondensatorelektrode weist somit eine Metallschicht auf, deren Abscheidung in einem Mehrstufenprozeß durchgeführt wird, bei dem nacheinander abgeschieden und getempert wird. Die gewünschte Gesamtdicke der zusammengesetzten metallhalti­ gen Elektrodenschicht wird in eine Anzahl von Teilschichten aufgeteilt, die in dieser Weise übereinander erzeugt und pro­ zessiert werden. Der Stress in den Metallschichten ist am höchsten, wenn bei einem Temperschritt nach der Abscheidung eine Phasenumwandlung im Metall stattfindet. Ist diese Pha­ senumwandlung erst einmal abgeschlossen, tritt bei weiteren Temperungen nur ein relativ geringer Stress auf. Bei dem er­ findungsgemäßen Verfahren wird nun der Stress auf mehrere hintereinander durchgeführte Prozessschritte verteilt. Soll beispielsweise eine 40 nm dicke Metallschicht abgeschieden werden, so kann nach der Abscheidung von jeweils 10 nm Metall eine Temperung durchgeführt werden. Da der entstehende Stress in etwa proportional zur Schichtdicke ist, wird der Stress in diesem Fall grob um einen Faktor 4 reduziert.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens liegt in dem verringertem Stress der erzeugten metallischen Schicht, so daß die Gefahr des Abschälens der metallischen Schicht und des Waferbruchs deutlich reduziert wird.
Des weiteren wird auch der Stress zwischen der metallischen Schicht und der darunter liegenden Schicht reduziert. Ist die darunter liegende Schicht beispielsweise das Speicherdielek­ trikum, wird dieses während der Prozessierung weniger stark belastet, wodurch die Leckstromeigenschaften der DRAM-Spei­ cherzelle verbessert werden.
Ein weiterer Vorteil liegt darin, daß im allgemeinen durch mehrfache Abscheidung und Prozessierung von Teilschichten ho­ mogenere Metallschichten erzeugt werden können als wenn diese in einem Einstufenprozess hergestellt werden. Das Verfahren eignet sich besonders gut für relativ langsame Prozesse, da die Schichtdicke dann sehr gut kontrolliert werden kann. Sol­ che langsamen Prozesse haben üblicherweise eine sehr gute Kantenbedeckung auf Substraten mit starker Topographie.
Bei einer Ausführungsform der Herstellung eines Grabenkonden­ sators wird als unterste Schicht eine polykristalline Silizi­ umschicht auf das Speicherdielektrikum in den Graben abge­ schieden. Auf die polykristalline Siliziumschicht wird dann die erste metallhaltige Schicht abgeschieden und getempert. Bei dieser Ausführungsform weist somit die obere Kondensa­ torelektrode als unterste Schicht nicht eine metallhaltige Schicht sondern die besagte polykristalline Siliziumschicht auf. Damit wird der Problematik Rechnung getragen, daß durch den direkten Kontakt des Metall zum Speicherdielektrikum letzteres durch die Temper-Schritte geschädigt werden kann.
Es ist jedoch alternativ hierzu auch grundsätzlich möglich, die erste Metallschicht direkt auf dem Speicherdielektrikum abzuscheiden.
Die in den Graben abgeschiedenen und getemperten Metall­ schichten können beispielsweise durch Wolfram- oder Wolfram­ silizidschichten gebildet sein.
Die an den metallhaltigen Schichten vorgenommenen Temper- Schritte können beispielsweise durch Rapid Thermal Processing (RTP-)Schritte bei etwa 900°C realisiert werden.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen anhand von Ausführungsbeispielen näher erläutert. Es zeigen:
Fig. 1-6 die einzelnen Schritte bei der erfindungsgemäßen Herstellung eines Grabenkondensators;
In Fig. 1 bezeichnet Bezugszeichen 1 ein Siliziumsubstrat mit einer Hauptfläche 2. Auf der Hauptfläche 2 werden eine 5 nm dicke SiO2-Schicht 3 und eine 200 nm dicke Si3N4-Schicht 4 aufgebracht. Darauf wird eine 1000 nm dicke BSG-Schicht (nicht dargestellt) als Hartmaskenmaterial aufgebracht.
Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden die BSG-Schicht, die Si3N4-Schicht 4 und die SiO2-Schicht 3 in einem Plasma-Ätzprozeß mit CF4/CHF3 strukturiert, so daß eine Hartmaske gebildet wird. Nach Entfernung der photolithographisch erzeugten Maske wer­ den unter Verwendung der Hartmaske als Ätzmaske in einem wei­ teren Plasma-Ätzprozeß mit HBr/NF3 Gräben 5 in die Hauptflä­ che 1 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H2SO4/HF die BSG-Schicht entfernt.
Die Gräben 5 weisen beispielsweise eine Tiefe von 5 µm, eine Weite von 100 × 250 nm und einen gegenseitigen Abstand von 100 nm auf.
Nachfolgend wird eine 10 nm dicke SiO2-Schicht 6, die auch, beispielsweise durch in-situ-Dotierung, dotiert sein kann, abgeschieden. Die abgeschiedene SiO2-Schicht 6 bedeckt minde­ stens die Wände der Gräben 5. Durch Abscheidung einer 200 nm dicken Polysiliziumschicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si3N4-Schicht 4 und Zurückätzen der Polysiliziumschicht mit SF6 wird in den Gräben 5 jeweils eine Polysiliziumfüllung 7 erzeugt, deren Oberfläche 1000 nm un­ terhalb der Hauptfläche 2 angeordnet ist (siehe Fig. 1). Das chemisch-mechanische Polieren kann dabei gegebenenfalls entfallen. Die Polysiliziumfüllung 7 dient als Opferschicht für die nachfolgende Si3N4-Spacerabscheidung. Darauf folgend wird die SiO2-Schicht 6 auf den Wänden der Gräben 5 isotrop ge­ ätzt.
Anschließend wird in einem CVD-Verfahren eine 20 nm dicke Spacerschicht 9, die Siliziumnitrid- und/oder Siliziumdioxid umfaßt, abgeschieden und in einem anisotropen Plasmaätzprozeß mit CHF3 geätzt. Die soeben abgeschiedene Spacerschicht dient in der fertigen Speicherzelle zum Abschalten des parasitären Transistors, der sich sonst an dieser Stelle bilden würde, und bildet somit den Isolationskragen oder Collar 9.
Mit SF6 wird nachfolgend Polysilizium selektiv zu Si3N4 und SiO2 geätzt. Dabei wird die Polysiliziumfüllung 7 jeweils vollständig aus dem Graben 5 entfernt. Durch eine Ätzung mit NH4F/HF wird der nunmehr freiliegende Teil der SiO2-Schicht entfernt (siehe Fig. 2).
Gegebenenfalls wird nun zur Aufweitung der Gräben 5 in ihrem unteren Bereich, d. h. in dem der Hauptfläche 2 abgewandten Bereich, Silizium selektiv zu der Spacerschicht geätzt. Dies erfolgt beispielsweise durch einen isotropen Ätzschritt mit Ammoniak, bei dem Silizium selektiv zu Si3N4 geätzt wird. Die Ätzdauer wird so bemessen, daß 20 nm Silizium geätzt werden. Dadurch wird der Querschnitt im unteren Bereich der Gräben 5 um 40 nm aufgeweitet. Dadurch kann die Kondensatorfläche und damit die Kapazität des Kondensators weiter vergrößert wer­ den. Der Collar 9 kann auch durch andere Prozeßführung, wie beispielsweise lokaler Oxidation (LOCOS) oder Collarbildung während der Grabenätzung erzeugt werden.
In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweite­ ten Gräben veranschaulicht.
Anschließend erfolgt, falls dies nicht schon durch das do­ tierte Oxid geschehen ist, eine Dotierung des Siliziumsubstrats. Dies kann beispielsweise durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO2-Schicht in einer Dicke von 20 nm und einen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Ar­ sen-dotierten Silikatglasschicht in dem Siliziumsubstrat 1 ein n-dotiertes Gebiet 10 gebildet wird, geschehen. Alterna­ tiv kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 9000°C, 399 Pa, Tri­ butylarsin (TBA) [33 Prozent], 12 min.
Aufgabe des n+-dotierten Gebietes ist einerseits die Verklei­ nerung der Verarmungszone, wodurch die Kapazität des Konden­ sators weiter erhöht wird. Andererseits kann durch die hohe Dotierkonzentration, die größenordnungsmäßig 1019 cm-3 be­ trägt, die untere Kondensatorelektrode bereitgestellt werden, falls diese nicht-metallisch sein soll. Wenn diese metallisch ist, wird durch die hohe Dotierung ein ohmscher Kontakt be­ reitgestellt. Die erforderliche Dotierung für den ohmschen Kontakt beträgt etwa 5 × 1019 cm-3.
Alternativ hierzu kann die untere Kondensatorelektrode auch durch die Abscheidung einer elektrisch leitfähigen Schicht erzeugt werden, wie dies beispielsweise in der DE 199 44 012 beschrieben wurde.
Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 12 abgeschieden, die SiO2 und Si3N4 so­ wie gegebenenfalls Siliziumoxynitrid enthält. Diese Schich­ tabfolge kann durch Schritte zur Nitridabscheidung und zur thermischen Oxidation, bei der Defekte in der darunterliegen­ den Schicht ausgeheilt werden, realisiert werden. Alternativ enthält die dielektrische Schicht 12 Al2O3 (Aluminiumoxid), TiO2 (Titandioxid), TaO5 (Tantaloxid). Auf jeden Fall wird das Kondensatordielektrikum ganzflächig abgeschieden, so daß es den Graben 5 und die Oberfläche der Siliziumnitridschicht 4 vollständig bedeckt (siehe Fig. 3).
Anschließend beginnt in Fig. 4 die Bildung der oberen Konden­ satorelektrode 18. Bei dem dargestellten Ausführungsbeispiel weist diese zwei erfindungsgemäß abgeschiedene und prozes­ sierte metallhaltige Schichten 14 und 15, die als Wolframsi­ lizidschichten ausgebildet sind.
Als erstes wird zunächst eine ca. 20 nm dicke dotierte Poly­ siliziumschicht 13 abgeschieden. Diese Schicht kann bei­ spielsweise dann abgeschieden werden, wenn eine Beeinträchti­ gung oder Schädigung des Dielektrikums durch direkt darauf abgeschiedenes Metall bei einer Temperaturbehandlung zu er­ warten wäre. Die Dicke dieser ersten Polysiliziumschicht 13 kann auch reduziert werden oder sie kann gegebenenfalls voll­ ständig weggelassen werden.
Gemäß Fig. 5 wird dann auf der polykristallinen Silizium­ schicht 13 eine erste Wolframsilizidschicht 14 mit einer Dic­ ke von etwa 10 nm abgeschieden und anschließend ein Temper- Schritt in einer inerten oder Stickstoff-Atmosphäre bei­ spielsweise bei ca. 900°C durchgeführt. Der Temper-Schritt kann auch als RTP-Schritt ausgeführt werden. Nach dem Tempern kann eine Reinigung der Oberfläche der Wolframsilizidschicht 14 durchgeführt werden, um die Grenzfläche zwischen den Me­ tallschichten zu verbessern.
Gemäß Fig. 6 erfolgt in ebensolcher Weise die Abscheidung ei­ ner zweiten Wolframsilizidschicht 15 und deren anschließende Temperung.
Anschließend können gewünschtenfalls weitere metallhaltige Schichten auf erfindungsgemäße Art abgeschieden werden, bis es zu einem Zusammenwachsen der Schichten im oberen Grabenbe­ reich unter Bildung eines Hohlraums im unteren Grabenbereich kommt. Als letzte, obere Schicht der oberen Kondensatorelek­ trode kann jedoch auch eine Polysiliziumschicht abgeschieden werden.
Die weitere Prozessierung des Grabenkondensators sowie dessen Verbindung zu einem noch zu formenden Auswahltransistor sind an sich im Stand der Technik bekannt und brauchen nicht wei­ ter erörtert zu werden. Beispielhaft wird auf die DE 199 44 012 A1, insbesondere auf die Fig. 2E-I, sowie 3 bis 5 ver­ wiesen, welche hiermit in den Offenbarungsgehalt der vorlie­ genden Anmeldung einbezogen werden.

Claims (6)

1. Verfahren zur Herstellung eines Grabenkondensators zur Verwendung in einer DRAM-Speicherzelle, mit den Schritten
  • - Ausbilden eines Grabens (5) in einem Substrat (1),
  • - Bereitstellen einer unteren Kondensatorelektrode, welche im unteren Grabenbereich an einer Wand des Grabens (5) an­ grenzt, eines Speicherdielektrikums (12) und einer oberen Kondensatorelektrode,
dadurch gekennzeichnet, dass die obere Kondensatorelektrode eine Mehrzahl von metallhal­ tige Schichten (14, 15) aufweist, die aufeinander abge­ schieden und jeweils nach ihrer Abscheidung getempert wer­ den.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als unterste Schicht der oberen Kondensatorelektrode eine dotierte polykristalline Siliziumschicht (13) auf dem Spei­ cherdielektrikum (12) gebildet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass als oberste Schicht der oberen Kondensatorelektrode eine dotierte polykristalline Siliziumschicht auf den metallhal­ tigen Schichten (14, 15) gebildet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass mindestens eine der metallhaltigen Schichten (14, 15) eine Wolfram- oder Wolframsilizidschicht ist.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Ausbilden des Grabens (5) eine Spacerschicht (9) aus einem isolierenden Material im oberen Grabenbereich ge­ bildet wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Tempern der metallhaltigen Schichten (14, 15) durch ei­ nen RTP-Schritt ausgeführt wird.
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