DE10142340A1 - Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und Verfahren zu seiner Herstellung - Google Patents

Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und Verfahren zu seiner Herstellung

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Abstract

Ein Feldeffekttransistor (5) wird mit einem Gate-Stapel (45) gebildet, der mittels einer Hartmaske (40) strukturiert wird und eine erste Gate-Elektrode (25) und eine darauf angeordnete zweite Gate-Elektrode (30) umfaßt. Die zweite Gate-Elektrode (30), die zwischen der strukturierten Hartmaske (40) und der ersten Gate-Elektrode (25) angeordnet ist, wird seitlich eingesenkt, so daß die zweite Gate-Elektrode (30) bei einem nachfolgend gebildeten Kontaktloch (110) einen größeren Abstand zu einem in das Kontaktloch (110) gefüllten Kontakt-Plug (115) aufweist, um Kurzschlüsse zu vermeiden.

Description

  • Die vorliegende Anmeldung betrifft einen Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und ein Verfahren zu seiner Herstellung.
  • Auf dem technischen Gebiet von Halbleiterbauelementen, wie beispielsweise Feldeffekttransistoren, ist es üblich und notwendig einen elektrischen Kontakt zu einem dotierten Gebiet herzustellen, das in einem Halbleitersubstrat angeordnet ist. Wenn beispielsweise zwei benachbarte Gates zweier benachbarter Feldeffekttransistoren nebeneinander auf der Oberfläche eines Halbleitersubstrats angeordnet sind und ein Dotiergebiet zwischen den beiden Gates in dem Halbleitersubstrat angeordnet ist, so ist es bekannt, die beiden Gates an ihren Oberflächen und Seitenwänden mit einem sogenannten Liner als eine Ätzmaske zu verkleiden, um einen selbstjustierten Kontakt zwischen den beiden Gates zu dem Dotiergebiet zu bilden. Beispielsweise ist aus der Druckschrift US 5,908,791 ein Device mit einer Gate-Elektrode und einer Schicht aus WSi (Wolframsilizid) bekannt.
  • Typischerweise ist die Ummantelung der beiden Gates aus Siliziumnitrid gebildet und die Gates sind typischerweise aus polykristallinem Silizium gebildet. Die Gates und das Substrat sind üblicherweise mit einem Siliziumoxid bedeckt, in dem Kontaktlöcher angeordnet werden. Zum Bilden der Kontaktlöcher wird die Ätzselektivität zwischen der Schicht aus Siliziumoxid und den Linern aus Siliziumnitrid verwendet. Beispielsweise kann die Maske, die zur Strukturierung der Kontaktlöcher zwischen den beiden Gates dient, dejustiert sein, so daß ein nachfolgend mit der strukturierten Ätzmaske geätztes Kontaktloch nicht nur zwischen, sondern auch in ein Gate hinein gebildet werden würde. Üblicherweise wird dies durch die aus Siliziumnitrid bestehenden Liner verhindert, da die Ätzung des Kontaktlochs durch die Liner, die eine wesentlich geringere Ätzrate als das Siliziumoxid aufweisen, zwischen die beiden Gates geleitet wird, wobei die beiden Gates mittels des siliziumnitridhaltigen Liners vor der Kontaktlochätzung geschützt werden.
  • Nachteilig am Stand der Technik ist allerdings, daß der um das Gate gebildete Liner bei der Ätzung der Kontaktlöcher ebenfalls abgetragen wird, so daß Löcher in dem Liner entstehen können, die zu einer Beschädigung des Gates beziehungsweise zu einem Kurzschluß zwischen dem Gate und einem in das Kontaktloch gefüllten Kontakt-Plug führen können.
  • Es ist die Aufgabe der Erfindung, einen Feldeffekttransistor mit einem Kontakt zu seinem Dotiergebiet anzugeben, wobei ein Kurzschluß zwischen dem Dotiergebiet und dem Gate des Feldeffekttransistors vermieden wird, sowie ein entsprechendes Verfahren zu seiner Herstellung anzugeben.
  • Erfindungsgemäß wird die Aufgabe gelöst durch einen Feldeffekttransistor, umfassend:
    • - ein Substrat, das eine Substratoberfläche aufweist und in dem ein Source-Dotiergebiet, ein Drain-Dotiergebiet und ein Kanal des Feldeffekttransistors angeordnet sind, wobei der Kanal zwischen dem Source-Dotiergebiet und dem Drain- Dotiergebiet angeordnet ist und eine Kanallänge aufweist;
    • - ein Gate-Oxid, das auf der Substratoberfläche auf dem Kanal angeordnet ist;
    • - eine erste Gate-Elektrode, die auf dem Gate-Oxid angeordnet ist und eine zweite Gate-Elektrode, die auf der ersten Gate-Elektrode angeordnet ist, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode einen Gate-Stapel bilden und die erste Gate-Elektrode in Richtung der Kanallänge eine erste Abmessung und die zweite Gate-Elektrode in Richtung der Kanallänge eine zweite Abmessung aufweist;
    • - eine erste isolierende Schicht, die auf der zweiten Gate- Elektrode angeordnet ist;
    • - eine zweite isolierende Schicht, die auf der ersten isolierenden Schicht und der Substratoberfläche angeordnet ist;
    • - ein Kontaktloch, das neben dem Gate-Stapel in der zweiten isolierenden Schicht angeordnet ist und mit einem Kontakt- Plug gefüllt ist, der das Source-Dotiergebiet an der Substratoberfläche kontaktiert,
    • - wobei die erste Abmessung der ersten Gate-Elektrode größer ist als die zweite Abmessung der zweiten Gate-Elektrode.
  • Der erfindungsgemäße Gate-Stapel umfaßt die erste Gate- Elektrode und die zweite Gate-Elektrode, wobei die erste Gate-Elektrode auf dem Gate-Oxid gebildet ist und beispielsweise dotiertes, polykristallines Silizium umfaßt. Die zweite Gate-Elektrode ist auf der ersten Gate-Elektrode angeordnet und ist beispielsweise aus einem gut leitfähigen Material wie Wolframsilizid oder Wolfram gebildet. Der Gate-Stapel ist nun so gebildet, daß die zweite Gate-Elektrode eine kleinere Abmessung aufweist als die erste Gate-Elektrode. Somit ist die zweite Gate-Elektrode weiter von dem Kontaktloch entfernt, wodurch Kurzschlüsse zwischen dem in das Kontaktloch eingebrachten Kontakt-Plug und der zweiten Gate-Elektrode vermieden werden. Die zweite Gate-Elektrode ist von dem Kontaktloch weiter beabstandet als die erste Gate-Elektrode 10, so daß die erste isolierende Schicht, welche die erste Gate- Elektrode und die zweite Gate-Elektrode während der Kontaktlochätzung als Liner schützt, neben der zweiten Gate- Elektrode dicker ausgebildet ist, so daß ein besserer Schutz für den Gate-Stapel besteht.
  • Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, daß die erste Gate-Elektrode eine erste Seitenwand aufweist, die dem Kontaktloch zugewandt ist und die zweite Gate-Elektrode eine zweite Seitenwand aufweist, die dem Kontaktloch zugewandt ist und die zweite Seitenwand einen größeren Abstand zu dem Kontaktloch aufweist als die erste Seitenwand. Hierdurch wird erreicht, daß der Abstand zwischen der zweiten Gate- Elektrode und dem Kontaktloch vergrößert ist, wodurch die zweite Gate-Elektrode und somit der Gate-Stapel bei der Ätzung des Kontaktlochs besser geschützt ist.
  • Eine weitere Ausgestaltung des Feldeffekttransistors sieht vor, daß die erste isolierende Schicht eine dritte Seitenwand aufweist, die dem Kontaktloch zugewandt ist und die zweite Seitenwand bezüglich der ersten und der dritten Seitenwand seitlich in die zweite Gate-Elektrode eingesenkt ist. Hierdurch ist klar, daß die zwischen der ersten isolierenden Schicht und der ersten Gate-Elektrode angeordnete zweite Gate-Elektrode seitlich eingesenkt ist, so daß ihr Abstand zu dem nachfolgend geätzten Kontaktloch vergrößert ist. Die auf der zweiten Gate-Elektrode angeordnete erste isolierende Schicht, wird üblicherweise als Hartmaske bei der Strukturierung des Gate-Stapels verwendet. Nachfolgend verbleibt sie als isolierende Schicht und zur Unterstützung der selbstjustierten Bildung des Kontaktlochs auf dem Gate-Stapel.
  • Eine weitere Ausgestaltung des erfindungsgemäßen Feldeffekttransistors sieht vor, daß eine dritte isolierende Schicht auf der ersten isolierenden Schicht und seitlich an dem Gate- Stapel angeordnet ist, auf der die zweite isolierende Schicht angeordnet ist. Die dritte isolierende Schicht ist folglich zwischen der ersten isolierenden Schicht und der zweiten isolierenden Schicht angeordnet und kann beispielsweise als Liner ausgestaltet sein, der konform auf dem Gate-Stapel, seitlich an dem Gate-Stapel und auf der Substratoberfläche angeordnet ist. Der Liner unterstützt nachfolgend die selbstjustierte Bildung des Kontaktlochs.
  • Eine weitere Ausgestaltung des erfindungsgemäßen Feldeffekttransistors sieht vor, daß in dem Substrat ein Grabenkondensator angeordnet ist, der mit dem Drain-Dotiergebiet des Feldeffekttransistors verbunden ist, um eine Halbleiterspeicherzelle zu bilden. Erfindungsgemäß kann somit der beanspruchte Feldeffekttransistor mit der seitlich eingesenkten zweite Gate-Elektrode als Auswahltransistor für eine DRAM- Speicherzelle (Dynamic Random Access Memory) verwendet werden.
  • Eine weitere Ausgestaltung des erfindungsgemäßen Feldeffekttransistors sieht vor, daß in dem Substrat ein zweiter Feldeffekttransistor angeordnet ist, der ein gemeinsames Source- Dotiergebiet zusammen mit dem Feldeffekttransistor aufweist. Da nun das Kontaktloch zwischen zwei Gate-Stapeln zweier benachbarter Feldeffekttransistoren angeordnet werden kann, wird hierdurch eine platzsparende Ausnutzung der zur Verfügung stehenden Substratoberfläche erreicht.
  • Bezüglich des Verfahrens wird die Aufgabe gelöst durch ein Verfahren zur Herstellung eines Feldeffekttransistors mit den Schritten:
    • - Bereitstellen eines Substrats, das eine Substratoberfläche aufweist;
    • - Bilden eines Gate-Oxids auf der Substratoberfläche;
    • - Bilden einer ersten Gate-Elektrode auf dem Gate-Oxid;
    • - Bilden einer zweiten Gate-Elektrode auf der ersten Gate- Elektrode;
    • - Bilden einer ersten isolierenden Schicht auf der zweiten Gate-Elektrode;
    • - Strukturieren der ersten isolierenden Schicht zu einer strukturierten Hartmaske;
    • - Strukturieren der zweiten Gate-Elektrode und der ersten Gate-Elektrode unter Verwendung der Hartmaske als Ätzmaske, wobei ein Gate-Stapel gebildet wird;
    • - Einbringen von Dotierstoff in das Substrat zur Bildung eines Source-Dotiergebiets und eines Drain-Dotiergebiets;
    • - Abscheiden einer zweiten isolierenden Schicht auf der ersten isolierenden Schicht und der Substratoberfläche;
    • - Bilden eines Kontaktloches neben dem Gate-Stapel in der zweiten isolierenden Schicht, wobei das Source-Dotiergebiet an der Substratoberfläche freigelegt wird;
    • - Füllen des Kontaktloches mit einem Kontakt-Plug,
    • - wobei die zweite Gate-Elektrode vor der Abscheidung der zweiten isolierenden Schicht zur Erzeugung eines Überhangs seitlich eingesenkt wird.
  • Durch die seitliche Einsenkung der zweite Gate-Elektrode erhält die zweite Gate-Elektrode einen größeren Abstand von dem nachfolgend geätzten Kontaktloch. Vor dem Ätzen des Kontaktlochs kann die zweite Gate-Elektrode folglich mit einer dickeren isolierenden Schicht als selbstjustierende Maske geschützt werden, wodurch ein Kurzschluß zwischen dem Gate und dem in das Kontaktloch eingefüllten Kontakt-Plug vermieden werden kann.
  • Ein weiterer Verfahrensschritt sieht vor, daß die zweite Gate-Elektrode mehr als 5 nm, vorzugsweise mehr als 10 nm seitlich eingesenkt wird. Eine Einsenkung um 5 nm beziehungsweise vorzugsweise um 10 nm gewährleistet einen verbesserten Sicherheitsabstand zwischen der zweiten Gate-Elektrode und dem nachfolgend in das Kontaktloch eingefüllten Kontakt-Plug.
  • Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die zweite Gate-Elektrode eine Schichtdicke senkrecht zur Substratoberfläche aufweist und die zweite Gate-Elektrode mindestens um die halbe Schichtdicke seitlich eingesenkt wird. Hierdurch ist ebenfalls ein verbesserter Sicherheitsabstand zwischen dem Gate und dem Kontakt-Plug ermöglicht. In diesem Fall ist der Sicherheitsabstand über die relativen Abmessungen des Halbleiterbauelements definiert.
  • Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die zweite Gate-Elektrode bis zu der zweifachen Schichtdicke eingesenkt wird.
  • Nachfolgend wird die Erfindung an Hand von Ausführungsbeispielen und Figuren näher erläutert. In den Figuren bezeichnen gleiche Bezugszeichen gleiche beziehungsweise funktionsgleiche Elemente.
  • In den Figuren zeigen:
  • Fig. 1 ein Schnittbild durch ein Substrat, auf dem eine erste Gate-Elektrode, eine zweite Gate-Elektrode und eine erste isolierende Schicht aufgebracht ist;
  • Fig. 2 das Schnittbild aus Fig. 1, wobei die erste isolierende Schicht zu einer strukturierten Hartmaske gebildet wurde;
  • Fig. 3 das Schnittbild aus Fig. 2, wobei mittels der Hartmaske ein Gate-Stapel geätzt und Dotierstoff in das Substrat eingebracht wurde;
  • Fig. 4 das Schnittbild aus Fig. 3, wobei die zweite Gate- Elektrode seitlich eingesenkt wurde;
  • Fig. 5 das Schnittbild aus Fig. 4 mit zusätzlichen isolierenden Schichten;
  • Fig. 6 das Schnittbild aus Fig. 5, wobei ein Kontaktloch geätzt wurde;
  • Fig. 7 das Schnittbild aus Fig. 6 in Zusammenhang mit einer Speicherzelle eines Halbleiterspeichers;
  • Fig. 8 eine REM-Aufnahme (Raster-Elektronen-Mikroskop) eines Schnittes durch ein Substrat gemäß dem Stand der Technik, wobei ein Kurzschluß zwischen dem in dem Kontaktloch angeordneten Kontakt-Plug und dem Gate des Transistors auftritt;
  • Fig. 9 eine REM-Aufnahme eines Schnittes durch ein Substrat, wobei die zweite Gate-Elektrode erfindungsgemäß seitlich eingesenkt ist.
  • In Fig. 1 ist ein Substrat 10 dargestellt, daß eine Substratoberfläche 15 aufweist. Beispielsweise ist das Substrat 10 aus p- oder n-dotiertem Silizium gebildet. Auf der Substratoberfläche 15 ist ein Gate-Oxid 20 angeordnet. Auf dem Gate- Oxid 20 ist eine erste Gate-Elektrode 25 angeordnet. Das Gate-Oxid 20 enthält beispielsweise Siliziumoxid oder Siliziumnitrid und die erste Gate-Elektrode 25 ist typischerweise aus dotiertem, polykristallinem Silizium gebildet. Auf der ersten Gate-Elektrode 25 ist eine zweite Gate-Elektrode 30 angeordnet. Die zweite Gate-Elektrode 30 umfaßt typischerweise gut leitfähige Materialien oder Metalle wie beispielsweise Titansilizid, Wolframsilizid, Molybdänsilizid, Tantalsilizid, Cobaltsilizid oder Nickelsilizid. Als Metalle sind für die zweite Gate-Elektrode 30 typischerweise Titan, Wolfram, Aluminium oder Tantal geeignet. Ebenso ist es möglich, daß die zweite Gate-Elektrode 30 ein leitfähiges Nitrid wie beispielsweise Titannitrid, Wolframnitrid oder Tantalnitrid umfaßt. Auf der zweiten Gate-Elektrode 30 ist eine erste isolierende Schicht 35 angeordnet. Beispielsweise umfaßt die erste isolierende Schicht 35 Siliziumnitrid.
  • Ein Verfahren zur Herstellung der in Fig. 1 dargestellten Anordnung oxidiert zunächst das Substrat 10 bei einer erhöhten Temperatur in sauerstoff- und/oder stickstoffhaltiger Atmosphäre, um das Gate-Oxid 20 zu bilden. Nachfolgend wird die erste Gate-Elektrode 25 auf das Gate-Oxid 20 abgeschieden. Die zweite Gate-Elektrode 30 wird nachfolgend auf die erste Gate-Elektrode 25 abgeschieden. Die zweite Gate-Elektrode 30 kann als Silizid oder als Metall abgeschieden werden und in einem nachfolgenden Temperaturschritt mit der darunter befindlichen ersten Gate-Elektrode 20 mittels eines Temperaturschrittes zu einem Silizid verreagiert werden.
  • Mit Bezug auf Fig. 2 wird die erste isolierende Schicht 35 mittels eines geeigneten Lithographie- und Strukturierungsprozesses strukturiert, wobei eine strukturierte Hartmaske 40 aus der ersten isolierenden Schicht 35 gebildet wird.
  • Mit Bezug auf Fig. 3 wird mittels eines Ätzprozesses unter Verwendung der Hartmaske 40 ein Gate-Stapel 45 aus der ersten Gate-Elektrode 25 und der zweiten Gate-Elektrode 30 strukturiert. Nachfolgend wird Dotierstoff 50 in das Substrat 10 eingebracht, wodurch ein Source-Dotiergebiet 55 und ein Drain-Dotiergebiet 60 in dem Substrat 10, jeweils seitlich neben dem Gate-Stapel 45 gebildet werden. Somit sind die wesentlichen Merkmale eines Feldeffekttransistors 5 gebildet, dessen Kanal 65 an der Substratoberfläche 15 unter dem Gate- Oxid 20, zwischen dem Source-Dotiergebiet 55 und dem Drain- Dotiergebiet 60 angeordnet ist. Der Kanal 65 weist eine Kanallänge 70 auf. Durch die Strukturierung des Gate-Stapels 45 ist die erste Gate-Elektrode 25 mit einer ersten Abmessung 75 gebildet, die in Richtung der Kanallänge 70 verläuft. Entsprechend ist die zweite Gate-Elektrode 30 mit einer zweiten Abmessung 80 ausgebildet, die ebenfalls in Richtung der Kanallänge 70 verläuft.
  • Mit Bezug auf Fig. 4 wird die zweite Gate-Elektrode 30 seitlich eingesenkt, wodurch ihre zweite Abmessung 80 kleiner ausgebildet wird als die erste Abmessung 75 der ersten Gate- Elektrode 25. Besteht die zweite Gate-Elektrode beispielsweise aus Wolframsilizid, so kann die seitliche Einsenkung mit Ammoniumperoxid durchgeführt werden. Dazu wird Ammoniumperoxid in flüssiger Form eingeleitet. Generell sind trocken- und naßchemische Ätzverfahren möglich. Als Ätzsubstanzen sind HCl, HBr, NF3, SF6 oder CL2 und im wesentlichen Fluor- oder Chlorverbindungen geeignet. Auch eine Plasmaunterstützte Ätzung ist geeignet. Eine isotrope, plasmaunterstützte Ätzung wie RIE (Reactive Ion Etch) oder Downstream-Plasma ist bei Raumtemperatur in einigen Sekunden durchführbar.
  • Die erste Gate-Elektrode 25 weist eine erste Seitenwand 85 auf, die zweite Gate-Elektrode 30 weist eine zweite Seitenwand 90 auf und die strukturierte Hartmaske 40 weist eine dritte Seitenwand 95 auf. Durch die Einsenkung werden die vormals planar aneinander anschließende erste, zweite und dritte Seitenwand 85, 90, 95 mit einem stufenförmigen Verlauf versehen, da die zweite Seitenwand 90 nun seitlich in die zweite Gate-Elektrode 30 eingesenkt wird, wobei ein Überhang 135 unter der strukturierten Hartmaske 40 gebildet wird.
  • Mit Bezug auf Fig. 5 wird nachfolgend die dritte isolierende Schicht 105 als Verkapselung auf die strukturierte Hartmaske 40 und seitlich an den Gate-Stapel 45 abgeschieden. Die dritte isolierende Schicht 105 ist beispielsweise aus Siliziumnitrid gebildet. Dazu kann die dritte isolierende Schicht 105 konform abgeschieden werden und mittels einer gerichteten Ätzung von der Substratoberfläche 15 des Source-Dotiergebiets 55 entfernt werden. Nachfolgend wird die zweite isolierende Schicht 100 auf die dritte isolierende Schicht 105 und auf die freigelegte Substratoberfläche 15 des Source- Dotiergebiets 55 abgeschieden. Die zweite isolierende Schicht 100 ist beispielsweise aus einem dotierten Silikatglas gebildet. Nachfolgend wird auf der zweiten isolierenden Schicht 100 eine strukturierte Ätzmaske 185 gebildet, die zur Ätzung eines Kontaktlochs 110 geeignet ist. Die zweite Gate- Elektrode 30 ist mit einer Schichtdicke 140 senkrecht zur Substratoberfläche 15 gebildet. Die zweite Gate-Elektrode 30 wird dabei um einen Wert zwischen der Hälfte der Schichtdicke 140 und dem zweifachen der Schichtdicke 140 eingesenkt.
  • Mit Bezug auf Fig. 6 wird nachfolgend ein Kontaktloch 110 in die zweite isolierende Schicht 100 unter Verwendung der Ätzmaske 185 geätzt. Auf Grund von Dejustierungen kann bei der Ätzung des Kontaktlochs 110 ebenfalls die dritte isolierende Schicht 105 angeätzt werden.
  • Hierbei ist vorgesehen, daß die dritte isolierende Schicht 105 und die erste isolierende Schicht 35 als strukturierte Hartmaske 40 wesentlich langsamer geätzt werden als die zweite isolierende Schicht 100. Durch die wesentlich höhere Ätzresistenz der dritten isolierenden Schicht 105 und der ersten isolierenden Schicht 35 wird die Kontaktlochätzung selbstjustiert zu dem Source-Dotiergebiet 55 geleitet. Die zweite Gate-Elektrode 30 weist einen vergrößerten Abstand zu dem Kontaktloch 110 und einem nachfolgend in das Kontaktloch 110 gefüllten Kontakt-Plug 115 auf, da sie seitlich eingesenkt ist. Dadurch wird ein Kurzschluß zwischen dem Kontakt-Plug 115 und der zweiten Gate-Elektrode 30 vermieden.
  • Mit Bezug auf Fig. 7 ist der in Fig. 6 dargestellte Ausschnitt in dem Zusammenhang einer Speicherzelle eines Halbleiterspeichers eingebettet. Neben dem Drain-Dotiergebiet 60 ist ein Graben 150 angeordnet, in dem ein Grabenkondensator 120 gebildet ist. Der Grabenkondensator 120 bildet zusammen mit dem Feldeffekttransistor 5 eine Halbleiterspeicherzelle 125. Benachbart zu dem Feldeffekttransistor 5 ist ein zweiter Feldeffekttransistor 130 dargestellt, der zusammen mit dem Feldeffekttransistor 5 ein gemeinsames Source-Dotiergebiet 55 aufweist.
  • Die erfindungsgemäße Ausgestaltung der zweiten Gate-Elektrode 30 des Feldeffekttransistors 5 ist nicht auf die Anwendung als Auswahltransistor einer Halbleiterspeicherzelle beschränkt, sondern kann ebenso für Transistoren in Logikschaltungen wie Prozessoren und Mikrokontrollern verwendet werden.
  • Um den Graben 150 ist eine äußere Kondensatorelektrode 155 mittels Dotierstoff in dem Substrat 10 gebildet. An der Seitenwand des Grabens 150 ist ein Kondensatordielektrikum 160 und im Inneren des Grabens 150 ist eine innere Kondensatorelektrode 165 angeordnet. In dem oberen Bereich des Grabens 150 ist auf der Seitenwand des Grabens 150 ein Isolationskragen 170 angeordnet. Auf der dem zweiten Feldeffekttransistor 130 abgewandten Seite des Feldeffekttransistors 5 ist eine passierende Wortleitung 180 auf einer Grabenisolation (STI: Shallow Trench Isolation) angeordnet.
  • Mit Bezug auf Fig. 8 ist eine REM-Aufnahme (Raster- Elektronen-Mikroskop) dargestellt. Gezeigt ist ein Schnittbild durch Speicherzellen eines Halbleiterspeichers gemäß dem Stand der Technik. Gut zu erkennen ist das Substrat 10, auf dem der Feldeffekttransistor 5 angeordnet ist. Der Feldeffekttransistor 5 weist eine erste Gate-Elektrode 25 und eine darauf angeordnete zweite Gate-Elektrode 30 auf. Auf der zweiten Gate-Elektrode 30 ist die strukturierte Hartmaske 40 angeordnet. Neben dem Gate-Stapel ist der Kontakt-Plug 115 gebildet, neben dem der zweite Feldeffekttransistor 130 angeordnet ist. Deutlich ist zu erkennen, daß der Kontakt-Plug 115 einen sehr geringen Abstand zu der zweiten Gate-Elektrode 30 aufweist, der zu Kurzschlüssen zwischen der zweiten Gate- Elektrode 30 und dem Kontakt-Plug 115 führen kann.
  • Mit Bezug auf Fig. 9 ist eine REM-Aufnahme eines Schnittes durch ein Substrat dargestellt. Auf dem Substrat 10 ist der erfindungsgemäße Feldeffekttransistor 5 gebildet, der eine erste Gate-Elektrode 25 und eine zweite Gate-Elektrode 30 aufweist. Auf der zweiten Gate-Elektrode 30 ist die strukturierte Hartmaske 40 angeordnet. Neben dem Feldeffekttransistor 5 ist der Kontakt-Plug 115 angeordnet. Die zweite Gate- Elektrode 30 ist erfindungsgemäß seitlich eingesenkt, wodurch ihr Abstand zu dem Kontakt-Plug 115 vergrößert ist. Hierdurch können in vorteilhafter Weise Kurzschlüsse zwischen der zweiten Gate-Elektrode 30 und dem Kontakt-Plug 115 vermieden werden.

Claims (10)

1. Feldeffekttransistor (5), umfassend:
ein Substrat (10), das eine Substratoberfläche (15) aufweist und in dem ein Source-Dotiergebiet (55), ein Drain- Dotiergebiet (60) und ein Kanal (65) des Feldeffekttransistors (5) angeordnet sind, wobei der Kanal (65) zwischen dem Source-Dotiergebiet (55) und dem Drain-Dotiergebiet (60) angeordnet ist und eine Kanallänge (70) aufweist;
ein Gate-Oxid (20), das auf der Substratoberfläche (15) und auf dem Kanal (65) angeordnet ist;
eine erste Gate-Elektrode (25), die auf dem Gate-Oxid (20) angeordnet ist und eine zweite Gate-Elektrode (30), die auf der ersten Gate-Elektrode (25) angeordnet ist, wobei die erste Gate-Elektrode (25) und die zweite Gate-Elektrode (30) einen Gate-Stapel (45) bilden und die erste Gate- Elektrode (20) in Richtung der Kanallänge (70) eine erste Abmessung (75) und die zweite Gate-Elektrode (30) in Richtung der Kanallänge (70) eine zweite Abmessung (80) aufweist;
eine erste isolierende Schicht (35), die auf der zweiten Gate-Elektrode (30) angeordnet ist;
eine zweite isolierende Schicht (100), die auf der ersten isolierenden Schicht (35) und der Substratoberfläche (15) angeordnet ist;
ein Kontaktloch (110), das neben dem Gate-Stapel (45) in der zweiten isolierenden Schicht (100) angeordnet ist und mit einem Kontakt-Plug (105) gefüllt ist, der das Source- Dotiergebiet (55) an der Substratoberfläche (15) kontaktiert,
dadurch gekennzeichnet, daß
die erste Abmessung (75) der ersten Gate-Elektrode (25) größer ist als die zweite Abmessung (80) der zweiten Gate- Elektrode (30).
2. Feldeffekttransistor (5) nach Anspruch 1, dadurch gekennzeichnet, daß die erste Gate-Elektrode (25) eine erste Seitenwand (85) aufweist und die zweite Gate-Elektrode (30) eine zweite Seitenwand (90) aufweist, die beide dem Kontaktloch (110) zugewandt sind und die zweite Seitenwand (90) einen größeren Abstand zu dem Kontaktloch (110) aufweist als die erste Seitenwand (85).
3. Feldeffekttransistor (5) nach Anspruch 2, dadurch gekennzeichnet, daß die erste isolierende Schicht (35) eine dritte Seitenwand (95) aufweist, die dem Kontaktloch (110) zugewandt ist und die zweite Seitenwand (90) bezüglich der ersten Seitenwand (85) und der dritten Seitenwand (95) seitlich in die zweite Gate-Elektrode (30) eingesenkt ist.
4. Feldeffekttransistor (5) nach einem der Ansprüche 1 bis 4, dadurch gekenzeichnet, daß eine dritte isolierende Schicht (105) auf der ersten isolierenden Schicht (35) und seitlich an dem Gate-Stapel (45) angeordnet ist und auf der dritten isolierenden Schicht (105) die zweite isolierende Schicht (110) angeordnet ist.
5. Feldeffekttransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in dem Substrat (90) ein Grabenkondensator (120) angeordnet ist, der mit dem Drain-Dotiergebiet (60) des Feldeffekttransistors (5) verbunden ist, um eine Halbleiterspeicherzelle (125) zu bilden.
6. Feldeffekttransistor (5) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in dem Substrat (10) ein zweiter Feldeffekttransistor (130) angeordnet ist, der ein gemeinsames Source-Dotiergebiet (55) zusammen mit dem Feldeffekttransistor (5) aufweist.
7. Verfahren zur Herstellung eines Feldeffekttransistors (5) mit den Schritten:
- Bereitstellen eines Substrats (10), das eine Substratoberfläche (15) aufweist;
- Bilden eines Gate-Oxids (20) auf der Substratoberfläche (15);
- Bilden einer ersten Gate-Elektrode (25) auf dem Gate-Oxid (20);
- Bilden einer zweiten Gate-Elektrode (30) auf der ersten Gate-Elektrode (25);
- Bilden einer ersten isolierenden Schicht (35) auf der zweiten Gate-Elektrode (30);
- Strukturieren der ersten isolierenden Schicht (35) zu einer strukturierten Hartmaske (40);
- Strukturieren der zweiten Gate-Elektrode (30) und der ersten Gate-Elektrode (25) unter Verwendung der Hartmaske (40) als Ätzmaske, wobei ein Gate-Stapel (45) gebildet wird;
- Einbringen von Dotierstoff (50) in das Substrat (10) zur Bildung eines Source-Dotiergebiets (55) und eines Drain- Dotiergebiets (60);
- Abscheiden einer zweiten isolierenden Schicht (100) auf der ersten isolierenden Schicht (35) und der Substratoberfläche (15);
- Bilden eines Kontaktloches (110) neben dem Gate-Stapel (45) in der zweiten isolierenden Schicht (100), wobei das Source-Dotiergebiet (55) an der Substratoberfläche (15) freigelegt wird;
- Füllen des Kontaktloches (110) mit einem Kontakt-Plug (115),
dadurch gekennzeichnet, daß die zweite Gate-Elektrode (30) vor der Abscheidung der zweiten isolierenden Schicht (110) zur Erzeugung eines Überhangs (135) seitlich eingesenkt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Gate-Elektrode (30) mehr als 5 nm, vorzugsweise mehr als 10 nm seitlich eingesenkt wird.
9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß die zweite Gate-Elektrode (30) eine Schichtdicke (140) senkrecht zur Substratoberfläche (15) aufweist und die zweite Gate-Elektrode (30) mindestens um die halbe Schichtdicke (140) seitlich eingesenkt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die zweite Gate-Elektrode (30) bis zur zweifachen Schichtdicke (140) seitlich eingesenkt wird.
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