KR0166205B1 - 반도체장치의 폴리사이드 게이트 형성방법 - Google Patents
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Abstract
반도체 장치의 폴리사이드 게이트 형성방법이 개시되어 있다.
본 발명의 방법은 반도체기판상에 폴리실리콘층과 금속 실리사이드층이 적층되어진 구조물을 에칭하여 게이트를 형성하는 반도체장치의 폴리사이드 게이트 형성방법에 있어서, 애칭공정은 플라즈마를 이용하여 금속 실리사이드층 전부를 에칭하는 단계와 플라즈마를 이루는 입자의 에너지를 증가시키는 작용을 하는 전력을 금속 실리사이드층 에칭단계에서보다 상대적으로 작게하여 폴리실리콘층을 에칭하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
따라서, 종래의 다단 에칭공정에 비해 간단하고 신속하게 형태적 및 기능적으로 안정성 있는 폴리사이드 게이트를 형성할 수 있는 효과를 가진다.
Description
제1도는 종래의 기술을 사용하여 형성된 폴리사이드 게이트(polycide gate)의 측단면을 나타낸 도면이다.
제2도는 종래의 기술을 사용하여 형성된 폴리사이드 게이트를 확대하여 그 결점을 나타낸 도면이다.
제3도는 본 발명의 한 실시예에 의해 형성된 폴리사이드 게이트를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 에칭마스크(etching mask) 13 : 폴리실리콘
15 : 텅스텐 실리사이드(silicide) 17 : 게이트 산화막
19 : 결함점 20 : 필드 산화막
23 : 언더 컷(under cut)부분 25 : 콘슘(consume)부분
37 : 제1보조선 39 : 제2보조선
본 발명은 반도체장치의 폴리사이드 게이트 형성을 위해 폴리사이드층을 에칭하는 방법에 관한 것이며, 더욱 상세하게는 폴리사이드 게이트를 형성하는 공정중 에칭(etching)조건을 달리하는 다단계 에칭공정에 의해 필요하지 않은 부분의 폴리사이드 막질을 제거하는 방법에 관한 것이다.
반도체장치중 MOS 타입의 반도체에는 얇게 형성된 게이트 산화막 위로 게이트가 형성되며 이때 게이트는 폴리실리콘이나 폴리사이드 등의 도체로 형성된다. 폴리사이드는 게이트 산화막과 닿는 부분은 폴리실리콘으로 이루어지고 그 폴리실리콘층 위에 금속 실리사이드를 적층하여 이루어진 적층구조로 되어 있다. 금속 실리사이드로는 텅스텐 실리사이드(WSI)가 주로 사용된다.
종래에 주로 사용되던 폴리실리콘은 반도체소자가 고집적화되고 선폭이 작아지면서 저항이 커지게 되어 도체로서의 기능에 문제점이 생기게 된다. 한편 금속 실리사이드는 공정중 고온에 의한 손상이 적고 전도성이 크기 때문에 반도체장치에 게이트 등의 도체로 사용하기에 적합하지만 절연막에 대한 부착성이 좋지 않기 때문에 절연막에 폴리실리콘을 먼저 형성하고 그 위에 금속 실리사이드를 적중하는 방법을 써서 폴리사이드를 형성하여 게이트 도체로 이용하게 되었다.
한편, 종래의 게이트 형성방법을 살펴보면, 게이트가 형성될 부분을 포함하여 반도체기판 전면이나 일부분에 게이트를 이루는 재료로 막을 형성하고 포토 리소그라피를 이용하여 에칭마스크를 형성한 후에 에칭기술을 이용하여 게이트 외의 부분에 있는 막질을 제거하는 공정으로 이루어진다. 이때 포토 리소그라피를 이용하여 에칭마스크를 형성하는 방법으로는 게이트를 이루는 재료로 막을 형성하고 그 위에 직접 포토 레지스트를 도포하여 포토 레지스트층에 패턴을 형성하여 결국 포토 레지스트가 에칭마스트를 이루게 하는 방법과 게이트를 이루는 재료로 막을 형성하고 그 위에 산화막을 형성한 후 다시 그 위에 포토 레지스트를 도포함으로써 결국 포토 리소그라피와 산화막 에칭을 통해 산화막에 게이트 패턴을 형성하고 이 패턴을 게이트 막질을 에칭하는 공정의 에칭마스크로 하는 방법이 있다. 두 가지 방법은 각각의 장단점을 가지므로 공정상 필요에 의해 선택적으로 사용된다.
산화막을 에칭마스크로 사용할 경우 에칭마스크와 에칭되는 막질간의 선택비가 좋아지고 공정중 부산물인 폴리머의 형성과 부착으로 인한 선폭(critical dimension)의 문제점이 없어진다는 이점이 있어 고직접 반도체의 생산공정에 적합하다. 제1도는 실리콘 산화막을 에칭마스크(11)로 사용하고 금속 실리사이드로 텅스텐 실리사이드(13)를 사용하여 종래의 에칭 공정을 통해 형성한 폴리사이드를 나타낸다. 반도체기판위에 게이트 산화막(17)이나 필드 산화막(20)이 형성되고 그 위에 차례로 폴리실리콘(13), 텅스텐 실리사이드(15)로 이루어진 게이트와 실리콘 산화막으로 된 에칭마스크(11)가 적층구조를 나타내고 있다.
반면에 게이트의 측벽부의 보호수단이 없기 때문에 기존의 플라즈마에칭(plasma etching)이나 RIE(reactive ion etching)같은 에칭기술을 사용할 경우 등방성 에칭의 특징으로 인한 폴리실리콘층의 언더 컷(under cut) 현상이 일어나고 폴리사이드 게이트의 측벽에 충돌하는 이온이나 레디칼(radicals) 등의 입자에 의해 폴리사이드를 형성하는 적층구조의 측벽이 거칠어지고 금속 실리사이드와 폴리실리콘의 막질이 떨어져 나가는 콘슘(consume)이나 노치(notch)현상이 심각하게 발생하여 반도체기판상의 균일성을 조절하기 어렵게 되고 소자의 기능이 나빠지게 된다. 제1도의 부호 19는 산화막 폴리사이드 게이트에서 나타나는 이러한 결함점을 나타내고 있다.
또한 제2도는 폴리사이드 게이트의 측벽의 거칠음과 결함을 보다 확대하여 나타낸 도면으로 게이트 측벽부의 언더 컷 부분(23)과 콘슘 부분(25)이 표시되어 있다.
특히 폴리사이드 게이트는 금속 실리사이드와 폴리실리콘이라는 두 개의 다른 막질로 되어 있고 그 하부막은 얇은 산화막으로 이루어진다. 따라서 일정한 조건의 단일 에칭공정을 통해 적정한 에칭속도와 주위의 에칭마스크와 하충을 이루는 게이트 산화막 같은 몇 가지 막질과 관련한 충분한 선택성을 가지면서 수직성과 결함이 작은 측벽을 가진 게이트를 형성하는 것은 매우 어려운 일이다.
이러한 문제점들을 해결하기 위한 하나의 방법으로 에칭공정에 영향을 미치는 플라즈마의 소오스(source)가스나 플라즈마를 인가하는 설비의 전력, 공정챔버의 압력과 온도 등의 조건들을 달리하는 두 가지 이상의 공정조건에서 에칭을 진행하는 방법이 사용되었다. 그러나 두 가지 이상의 단계로 공정을 진행할 경우에도 그 조건이 미세하게 변화됨에 따른 공정결과는 매우 큰 차이가 있어 한 반도체기판 내에서의 차이와 기판간의 차이가 있는 등 공정의 안정성을 유지하기 어려운 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위한, 공정속도와 선택성이 충분히 있는 동시에 형성된 막질에 결점이 적고 공정자체의 안정성이 유지되는 폴리사이드 게이트의 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 방법은 반도체기판상에 폴리실리콘층과 금속 실리사이드층이 적층되어진 구조물을 에칭하여 게이트를 형성하는 반도체장치의 폴리사이드 게이트 형성방법에 있어서, 에칭공정은 플라즈마를 이용하여 금속 실리사이드층 전부를 에칭하는 단계와 플라즈마를 이루는 입자의 에너지를 증가시키는 작용을 하는 전력을 금속 실리사이드층 에칭단계에서보다 상대적으로 작게하여 폴리실리콘층을 에칭하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
본 발명은 저압 고농도의 플라즈마 환경에서 이루어지는 것이 바람직하다. 저압 고농도 플라즈마 환경은 에칭작용을 하는 플라즈마 소오스가스의 압력을 낮게 유지하여 입자의 평균자유경로를 크게 한 것이며 이때 발생하는 저압에 의한 에칭속도의 저하를 자기장을 인가하는 등의 방법으로 반도체기판에 충돌하는 확률을 높여 플라즈마의 실질적 밀도를 높게 유지하는 플라즈마 환경을 의미한다. 이러한 저압 고농도의 플라즈마 환경은 새로운 플라즈마 소스로 개발되고 있는 TCP(Transfer Coupling Plasma), ECR(electron cyclotron resonance) 등의 장비를 통해서 이루어질 수 있으며 저압은 30mTorr 이하, 더욱 바람직하게는 10mTorr 이하의 압력이다.
플라즈마 에칭이나 RIE는 에칭공정이 이루어지는 공정챔버에 소오스가스가 공급되고 플라즈마 인가장치에 의해 소오스가스가 플라즈마로 형성되고 형성된 플라즈마의 이자들이 챔버내의 반도체기판의 노출면과 반응하여 이루어진다. 초기의 플라즈마 에칭은 단지 플라즈마를 인가하는 장치에 의해 인가된 플라즈마 환경에서 에칭하고자 하는 물질을 이동시키는 방법을 사용했으나 동일한 장치로 플리즈마 인가와 동시에 또는 별도의 장치로 플라즈마의 에너지준위를 높여서 반응성을 높이는 방향으로 발전되었다. 본 발명에서는 이런 장치의 전압이나 전력을 변화시켜 플라즈마 입자의 운동에너지 등 에칭반응에 관련된 에너지를 변화시키는 것을 상정하고 있으며 전력은 RF(radio frequency) 파워(power)등 주로 전기적 에너지원에서 공급되는 형태를 가질 것이나 직접적인 가열 등의 비전기적 에너지원에서 얻는 방법도 배제하는 것은 아니다.
한편 플라즈마 소오스가스로 사용되는 가스의 종류도 플라즈마 에칭공정에 중요한 변수가 된다. 기존에 사용되는 가스로는 HBR, O2, Cl2, HeO2, SF6등과 그 혼합가스가 있다. 가장 바람직하게는 폴리사이드게이트가 수직한 측벽을 갖는 적층구조를 이루도록 하면서도 전체적인 공정속도와 선택성이 좋은 종류가 선택되어야 한다. 또한 2단계의 에칭 공정에 걸쳐 폴리사이드 게이트를 에칭하게 되므로 가스의 종류는 2단계 에 걸쳐 동일한 가스를 사용할 수 있다면 공정의 효율을 높일 수 있을 것이며 혼합가스를 사용할 경우에는 단계별로 다른 혼합비를 사용하더라도 같은 종류의 가스로 구성된 혼합가스를 사용하는 것이 단계변화에 따른 공정소요시간을 단축할 수 있을 것이다.
일반적으로 폴리실리콘의 에칭공정에는 불소(fluorine)계와 염소(chlorine)계가 주로 사용된다. 염소나 사염화탄소 등의 염소계 가스는 이방성 에칭패턴을 보이고 얇게 형성되어 아래층을 이루고 있는 게이트 산화막에 대한 선택비도 높으나 폴리머를 많이 발생시키는 단점이 있었다. 폴리사이드 게이트를 산화막을 에칭마스크로하여 에칭공정을 진행할 경우 폴리머에 의한 문제점은 많이 줄어들 수 있으므로 염소계 가스를 사용하는 에칭공정이 적당하다. 실험에 의하면 순수한 염소보다 염소와 산소의 혼합비를 4내지 25정도로 염소의 구성비가 크게 한 혼합가스가 본 발명의 2단계 에칭공정에 있어서 공정의 안정성, 높은 선택비, 형성된 측벽의 수직성 증가 및 결점부위의 감소 등 좋은 에칭특성을 가지게 됨을 알 수 있었다.
이하 표와 도면을 참조하면서 본 발명의 일 실시예를 상세하게 설명하기로 한다.
본 실시예는 고밀도 플라즈마 소오스 장비의 하나인 TCP(transfer coupling plasma)장비를 사용한 경우에서 이루어진 것으로서 금속 실리사이드층 전부와 폴리실리콘층 일부를 에칭하는 단계와 플라즈마를 이루는 입자의 에너지를 증가시키는 작용을 하는 전력을 상대적으로 작게하여 나머지 폴리사이드를 에칭하는 단계를 포함하는 7개의 단계로 구성되어 있으며 구체적 공정조건은 아래 표1에 나타나 있다.
제1단계는 장비의 반도체기판이 놓이는 척(chuck)에 전압을 인가해 기판을 고정시키는 단계이다. 이후의 단계에서 기판의 온도를 고르게 하기 위해 기판 뒷 부분에서 헬륨가스(B/S He)가 유입되므로 기판을 고정시키는 것이 필요하다.
제2단계는 공정챔버에 플라즈마가 인가되기 전에 압력 및 가스의 유입량을 조절하는 준비단계이다.
제3단계는 플라즈마가 형성되어 에칭이 이루어지는 단계이며 본 발명상의 금속 실리사이드층을 에칭하는 단계에 해당된다. 기판의 제일 위에 있는 패턴이 형성된 산화막을 에칭마스크로하여 게이트를 이루는 부분 외의 금속 실리사이드를 제거하게 된다. 본 단계에서는 제3도의 제2보조선(37)까지 에칭이 이루어지며 폴리실리콘이 최초 노출되는 시점에서 장비에 있는 센서에 의해 EPD(end point detection)가 이루어지고 개념적으로 다음 단계로 이행된다.
제4단계는 제3단계와 같은 공정조건에서 시간적으로 여속하여 이루어지며 제3도의 제2보조선(37)에서 제3보조선(39)까지 일부 폴리실리콘 막질에 대한 에칭이 이루어지는 오버에칭(OE : over etching)단계이다. 이는 EPO가 이루어진 시점에서는 아직도 기판 상당부분에 금속 실리사이드가 존재하기 때문이며 이 단계에서 폴리실리콘의 10% 내지 60% 가 에칭된다. 이 수치는 전체 공정속도의 증가와 게이트 산화막의 손상 가능성을 고려한 것이다.
제3도의 부호 31은 제3단계와 제4단계로 이루러지는 금속 실리사이드 전부와 폴리실리콘 일부를 에칭하는 단계에서 에칭된 폴리사이드 막질의 두께를 나타낸 화살표이다. 제3단계와 제4단계에서는 에칭공정의 속도 및 에칭패턴의 이방성 여부가 중요하다. 한편 에칭을 통해 제거되야 할 물질이 충분히 남아있기 때문에 아래층에 있는 얇은 게이트 산화막이 손상되는 것은 크게 고려하지 않아도 된다. 또 에칭마스크를 이루는 게이트 부위의 상층에 있는 산화막은 비교적 두껍고 단단한 막질이므로 선택비의 중요성은 높지 않은 단계이다. 따라서 플라즈마 입자의 에칭에 대한 반응성을 높이기 위한 높은 전력의 인가와 가스의 선택이 필요한 단계이다. 본 실시예에서 표 1의 TCP 전력은 플라즈마를 인가하고 밀도를 높이기 위해 자기장을 형성하는 역할을 하며 BOT 전력은 플라즈마 입자의 충돌시의 에너지를 증가시키는 역할을 하는 전력이다.
제5단계는 게이트 부분 외의 남은 폴리실리콘 막질을 에칭하기 전에 에칭의 조건을 조정하고 안정화하는 단계이다. 이때는 플라즈마 인가장치나 입자에 에너지 준위를 높이기 위한 장치에 전력이 공급되지 않고 따라서 에칭도 이루어지지 않는다.
제6단계는 금속 실리사이드층 아래에 있던 폴리실리콘을 에칭하는 단계이며 본 발명의 플라즈마를 이루는 입자의 에너지를 증가시키는 작용을 하는 전력을 상대적으로 작게 하여 나머지 폴리실리콘을 에칭하는 단계에 해당된다. 제3도의 부호 33은 제6단계를 통해 제거된 폴리사이드 막질 즉 폴리실리콘의 두께를 나타내는 화살표이다. 에칭할 물질 즉 폴리실리콘이 조금밖에 남아있지 않은 상태이므로 에칭공정의 속도보다는 폴리실리콘 아래에 존재하는 얇은 게이트 산화막에 대한 높은 선택비가 요구되는 단계로 에칭장치의 플라즈마 입자의 에너지에 영향을 주는 전력을 낮추고 선택비가 높은 가스 혹은 가스들의 혼합비를 사용해야 한다. 표1에서는 BOT 전력이 제3단계와 제4단계의 200W 내지 300W에 비해 절반이하인 70W 내지 130W가 인가되는 것으로 나타난다. BOT 전력을 작게함에 따라 도표의 염소와 산소의 구성비에서 폴리실리콘의 산화막에 대한 선택비는 50 : 1 이상으로 급격히 증가할 수 있다.
제7단계는 에칭공정에서 발생하는 부산물인 폴리머를 펌핑하여 제거하는 단계로 본 실시예의 마지막 단계를 이룬다.
본 발명은 종래의 다단계 에칭공정에 비해 간단하고 신속하게 형태적 및 기능적으로 안정성 있는 폴리사이드 게이트를 형성할 수 있는 효과를 가진다.
본 발명은 상기 실시예에만 국한되는 것은 아니며 다양하게 변형 실시될 수 있는 것이다. 따라서 동일 기술분야의 당업자들에 의한 이러한 변형 실시는 아래의 특허 청구범위에 포함되는 것임은 물론이다.
Claims (9)
- 반도체기판상에 폴리실리콘층과 금속 실리사이드층이 적층되어진 구조물을 에칭하여 게이트를 형성하는 반도체장치의 폴리사이드 게이트 형성방법에 있어서, 상기 에칭공정은, 플라즈마를 이용하여 상기 금속 실리사이드층 전부를 에칭하는 단계와, 상기 플라즈마를 이루는 입자의 에너지를 증가시키는 작용을 하는 전력을 상기 금속 실리사이드층 에칭단계에서보다 상대적으로 작게하여 상기 폴리실리콘층을 에칭하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 폴리사이드 게이트 형성방법.
- 제1항에 있어서, 상기 에칭공정은 30mTorr 이하의 저압(low pressure)과 고밀도 플라즈마(high density plasma) 환경에서 이루어지는 것임을 특징으로 하는 상기 반도체장치의 폴리사이드 게이트 형성방법.
- 제1항 또는 제2항에 있어서, 상기 에칭공정의 에칭마스크는 실리콘 산화막으로 된 것임을 특징으로 하는 상기 반도체장치의 폴리사이드 게이트 형성방법.
- 제3항에 있어서, 상기 플라즈마의 소오스가스는 염소와 산소의 혼합가스인 것을 특징으로 하는 상기 반도체장치의 폴리사이드 게이트 형성방법.
- 제1항, 제2항 또는 제4항중 어느 한 항에 있어서, 상기 폴리사이드를 구성하는 금속 실리사이드는 텅스텐 실리사이드인 것을 특징으로 하는 상기 반도체장치의 폴리사이드 게이트 형성방법.
- 제1항에 있어서, 상기 금속 실리사이드층을 에칭한 후 동일 공정조건하에서 상기 폴리실리콘층의 일부를 오버에칭(over etching)하는 것을 특징으로 하는 상기 반도체장치의 폴리사이드 게이트 형성방법.
- 제6항에 있어서, 상기 오버에칭(over etching)되는 폴리실리콘층의 비율이 전체 폴리실리콘층 두께의 10% 내지 60% 범위 내임을 특징으로 하는 상기 반도체장치의 폴리사이드 게이트 형성방법.
- 제1항에 있어서, 상기 폴리실리콘층을 에칭하기 전에 에칭조건을 변화시키기 위한 안정화 단계를 더 구비하여 이루어진 것을 특징으로 하는 상기 반도체장치의 폴리사이드 게이트 형성방법.
- 제1항에 있어서, 상기 금속 실리사이드층 전부를 에칭하는 단계와 상기 폴리실리콘층을 에칭하는 단계에서 상기 전력을 제외한 에칭조건이 같음을 특징으로 하는 상기 반도체장치의 폴리사이드 게이트 형성방법.
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