KR100685733B1 - 반도체 장치의 제조에서 건식 식각 방법 - Google Patents

반도체 장치의 제조에서 건식 식각 방법 Download PDF

Info

Publication number
KR100685733B1
KR100685733B1 KR1020000059480A KR20000059480A KR100685733B1 KR 100685733 B1 KR100685733 B1 KR 100685733B1 KR 1020000059480 A KR1020000059480 A KR 1020000059480A KR 20000059480 A KR20000059480 A KR 20000059480A KR 100685733 B1 KR100685733 B1 KR 100685733B1
Authority
KR
South Korea
Prior art keywords
etching
chamber
film
power
dry etching
Prior art date
Application number
KR1020000059480A
Other languages
English (en)
Other versions
KR20020028457A (ko
Inventor
윤석훈
정민제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000059480A priority Critical patent/KR100685733B1/ko
Publication of KR20020028457A publication Critical patent/KR20020028457A/ko
Application granted granted Critical
Publication of KR100685733B1 publication Critical patent/KR100685733B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

파티클의 발생을 최소화하는 건식 식각 방법이 개시되어 있다. 식각 단계 및 챔버 안정화 단계에서 RF 파워는 계속적으로 인가된다. 상기 챔버 안정화 단계에서는 식각 공정에서의 RF 파워보다 상대적으로 낮은 RF 파워를 인가하고, 가스 및 압력 등의 공정 조건들을 후속으로 실시되는 식각 공정의 조건들과 동일하거나 비슷하게 되도록 조절한다. 그리고 상기 가스 및 압력등의 조절은 여러 단계를 걸쳐 수행한다. 따라서 건식 식각을 수행하는 중에 RF 파워는 계속적으로 인가됨으로서, RF 파워가 오프됨에 따라 발생되는 파티클이 웨이퍼 상에 흡착하는 것을 방지할 수 있다.

Description

반도체 장치의 제조에서 건식 식각 방법 {METHOD FOR DRY ETCHING IN SEMICONDUCTOR PROCESSING}
도 1은 종래의 반도체 장치의 제조에서 건식 식각 방법을 설명하기 위한 공정도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 제조에서 건식 식각 방법을 설명하기 위한 공정도이다.
본 발명은 반도체 장치의 제조에서 건식 식각 방법에 관한 것이다. 보다 상세하게는 RF 파워로 인한 파티클의 발생을 최소화하기 위한 건식 식각 방법에 관한 것이다.
일반적으로 반도체 장치의 제조에서는 반도체 장치로 제조하기 위한 반도체 웨이퍼 상에 피가공막을 형성한 후, 상기 피가공막을 상기 반도체 장치의 특성에 따른 패턴으로 형성하기 위한 식각 공정을 수회에 걸쳐 수행한다.
최근의 0.15㎛ 이하의 디자인 룰(desine rule)을 요구하는 미세 패턴을 형성하기 위한 식각은 주로 건식 식각에 의해 수행되고 있으며, 상기 건식 식각은 공정 이 수행되는 챔버(chamber)내로 반응 가스를 주입하고, 상기 반응 가스를 플라즈마(plasma) 상태로 변환하여 상기 플라즈마 상태의 반응 가스와 피가공막을 화학 반응하게 함으로서 피가공막의 특정 영역을 식각한다.
그러나 상기 건식 식각공정을 수행할 때 챔버 내부의 오염이나 공정 진행시에 생성되는 부유물들에 의한 파티클(particle)이 웨이퍼 상에 흡착하기 쉬우며, 상기 파티클은 반도체 장치의 심각한 불량을 유발하게 된다. 상기 파티클의 발생을 감소하기 위한 식각 장치의 일 예가 란츠만(rantsman)에게 허여된 미 합중국 특허 제 5,589,041호에 개시되어 있다.
도 1은 종래의 건식 식각 방법을 설명하기 위한 공정도이다.
도 1을 참조하면, 다층막이 적층되어 있고, 상기 다층막상에 식각 마스크로 구성되는 포토레지스트 패턴이 형성된 반도체 웨이퍼를 챔버 내로 이송한다.(S10) 그리고 상기 다층막의 최상층에 포함되는 상부막의 소정 부분을 식각하는 주 식각(main etch)단계를 수행하여 개구부를 형성한다.(S12) 상기 주 식각 단계는 식각이 수행되는 피가공막등에 따라 공정 챔버 내의 압력, RF 파워 및 반응 가스등의 공정 조건들을 조절하여 수행한다. 상기 상부막의 식각이 완료되고, 이에 의하여 개구부의 저부에 하부막이 노출되면, 상기 하부막을 과도 식각하는데, 상기 과도 식각을 수행하는 하부막은 상기 상부막과는 다른 구성 물질로 형성되어 있으므로 과도 식각을 수행할 때에는 상기 주 식각 단계와는 다른 공정 조건에 의해 공정이 수행된다. 이와 같이 현재 수행되고 있는 식각 공정과 연속적으로 진행되는 후속의 식각 공정에서 공정 조건들이 변경될 때는 현재 수행되는 식각 공정이 종료된 이후 에 RF 파워를 오프(Off) 시킨 다음에 후속으로 진행되는 공정 조건들과 동일하게 상기 공정 조건들을 변경하는데 이러한 단계를 챔버 안정화라고 한다. 따라서 상기 다층막의 상부막의 식각이 완료된 후에 상기 챔버 안정화를 설정된 시간 동안 수행한다.(S14) 상기 챔버 안정화를 수행하여 공정 조건들이 변경되면 RF파워를 인가하여 하부막을 식각하는 과도 식각을 수행한다.(S16) 상기 과도 식각이 종료되면 상기 공정 챔버가 진공 상태가 되도록 펌프 다운(pump down)을 실시한다.(S18)
그러나 상기 챔버 안정화 단계에서는, RF 파워가 오프되기 때문에 챔버의 내부에서 순간적으로 플라즈마의 생성이 이루어지지 않는다. 따라서 상기 챔버 내부에 존재하는 반응 생성물과 오염 물질이 중력에 의해 낙하하여 웨이퍼 상에 흡착된다. 또한 반응 가스 및 압력 등의 공정 조건들의 변화에 따른 챔버 내의 부유물들의 배출이 원활하게 되지 않아서 파티클로 작용할 가능성이 매우 높다. 이러한 파티클은 반도체 장치의 불량을 유발하게 되어 반도체 생산성 및 신뢰성이 저하되는 문제가 발생한다.
본 발명의 목적은, RF 파워의 인가로 인한 파티클의 발생을 최소화하는 건식 식각 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제조에서 건식 식각 방법은, 다층막이 형성되어 있는 반도체 웨이퍼를 식각 챔버내로 이송하는 단계와 상기 다층막의 최상층에 형성된 상부막의 소정 부분을 식각하여 개구부를 형성하는 단계와 상기 식각 챔버에 RF 파워를 인가하면서 챔버 안정화 단계를 수행하는 단계와 상기 개구부의 하면에 노출되는 하부막을 과도 식각하는 단계를 수행한다.
상기 챔버 안정화 단계는, 후속으로 진행하는 과도 식각 단계에서 사용되는 압력 및 식각 가스의 조성과 동일하게 되도록 상기 챔버 내의 압력 및 식각 가스의 조성을 25 내지 50 퍼센트 증감하는 단계를 수회에 걸쳐 수행한다.
상기 챔버 안정화 단계에서 인가되는 RF파워는 10 내지 50 와트이다.
따라서 상기 챔버 안정화 단계에서도 RF 파워를 계속적으로 인가하게 되어 상기 RF 파워의 오프로 인해 발생되는 웨이퍼의 파티클 흡착을 방지 할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 식각 방법을 설명하기 위한 공정도이다. 하기에서 설명하는 실시예는 폴리 실리콘막을 식각하고, 게이트 전극을 형성하는 식각 방법을 설명한다.
도 2을 참조하면, 산화막 및 폴리 실리콘막이 순차적으로 적층되어 있고, 상기 폴리 실리콘막 상에 식각 마스크로 구성되는 포토레지스트 패턴이 형성되어 있는 반도체 웨이퍼를 건식 식각이 수행되는 챔버내로 이송한다.(S30)
상기 폴리 실리콘막의 상부에는 실리콘과 산소가 반응하여 생성된 자연 산화막이 형성된다. 때문에 상기 자연 산화막을 먼저 식각한다.(S32) 상기 자연 산화막의 식각은 Cl2와 SF6의 혼합가스를 사용하여 식각한다. 이 때 공정 챔버 내부의 압 력은 20 내지 30 mT이며, RF 파워는 180 내지 220W로 수행한다.
상기 자연 산화막이 식각되면 폴리 실리콘막의 식각을 수행하기 이전에 챔버 안정화 단계를 수행하여야 한다.(S34, S36, S38) 상기 챔버 안정화 단계는 현재 수행되고 있는 식각 공정과 연속적으로 진행되는 후속의 식각 공정에서 공정 조건들이 변경될 경우에 실시한다. 상기 챔버 안정화 단계의 수행은 RF 파워를 오프하지 않은 상태에서 후속의 식각 공정의 조건들과 동일하거나 비슷해지도록 상기 공정 조건(예를 들어 반응 가스 또는 챔버 내의 압력)들을 조절한다. 상기 공정 조건들의 조절은 수회의 단계에 걸쳐 수행되어 점차적으로 후속 식각 공정 조건들과 동일하거나 비슷해지도록 조절하여 급격한 챔버의 분위기 변화를 방지할 수 있다. 챔버 안정화 단계를 수회에 걸쳐 수행할 시에, 한번의 단계에서 상기 공정 조건들은 후속으로 진행되는 식각 공정의 공정 조건과 비슷하게 되도록 상기 챔버 내의 압력 또는 가스 조성을 25 내지 50 퍼센트 증감하여 수행한다.
구체적으로 설명하면, 후속으로 진행하는 상기 폴리 실리콘막의 식각은 Cl2: HBr = 40 : 80으로 조성된 혼합 가스를 사용하고, 이때의 공정 챔버 내부의 압력은 90 내지 110mT이고, RF 파워는 180 내지 220W로 수행한다. 따라서 상기 폴리 실리콘막의 식각을 수행하기 전에 실시하는 챔버 안정화 단계는 상기 공정 조건들과 동일하거나 비슷하게 되도록 공정 조건들을 단계적으로 조절한다. 구체적으로, 제1 챔버 안정화 단계에서는 RF 파워를 25 내지 35W로 하강하고, 압력을 20 내지 30 mT로 유지하면서 Cl2:HBr = 50 : 20인 혼합가스를 수 초 동안 가한다.(S34) 그런 다 음 제2 챔버 안정화 단계에서는 RF 파워가 25 내지 35W인 상태로 압력을 45 내지 55mT로 상승하고 Cl2:HBr = 40 : 40으로 조성된 혼합가스를 수 초 동안 가한다.(S36) 그리고 제3 챔버 안정화 단계에서는 RF 파워가 25 내지 35W인 상태로 압력을 70 내지 80mT로 상승하고 Cl2:HBr = 40 : 60으로 조성된 혼합가스를 수 초 동안 가한다.(S38) 상기 제3 챔버 안정화 단계을 수행하면 상기 챔버 내의 분위기는 후속으로 진행되는 폴리 실리콘막의 식각 공정과 비슷하게 되어 안정적으로 상기 폴리 실리콘막의 식각을 수행할 수 있게 된다.
제3 챔버 안정화 단계을 수행한 이후에 주 식각 단계인 폴리 실리콘막의 식각하여 개구부를 형성한다.(S40) 상기 폴리 실리콘막의 식각을 수행하기 위하여 RF 파워를 180 내지 220W로 상승시킨다. 또한 공정 챔버 내의 압력을 90 내지 110mT로 상승하고, Cl2:HBr = 40 : 80으로 조성된 혼합 가스 유입 한다. 이 때의 식각은 상기 폴리 실리콘막 하부의 산화막을 식각 종말점으로하고, 상기 식각 종말점이 검출( EPD : end point detect )될 때 까지 수행한다.
상기 폴리 실리콘막의 식각을 수행하기 이전에 상기 폴리 실리콘막을 식각하는 조건과 RF 파워를 제외한 공정 조건들이 동일하게 되도록 하는 제4 챔버 안정화 단계를 더 수행할 수도 있다.
상기 폴리 실리콘막을 식각하여 하면에 산화막이 노출되는 개구부가 형성되면, 상기 개구부의 하면에 노출된 산화막의 식각을 수행하기 위한 전 단계인 챔버 안정화 단계를 수행하여야 한다.(S42,S44) 상기 챔버 안정화 단계는 상기 RF 파워 를 하강하고 후속으로 수행되는 산화막의 식각 조건과 동일하거나 비슷하게 되도록 단계적으로 공정 조건들을 조절하여 이루어진다. 구체적으로 설명하면, 상기 산화막의 식각 조건은 RF 파워 180 내지 220W, 압력 70내지 80mT, Cl2:HBr:He-O2 = 10 : 50 : 4 인 혼합 가스를 사용하여 수행한다. 따라서 상기 산화막의 식각을 수행하기 전에 상기 챔버 안정화 단계 두 단계에 걸쳐 실시하면, 제1 챔버 안정화 단계는 RF 파워를 25 내지 35W로 하강하고, 압력을 90 내지 110mT로 유지하면서 Cl2:HBr = 20 : 80인 혼합가스를 수 초 동안 가한다.(S42) 그런 다음 제2 챔버 안정화 단계에서는 RF 파워가 25 내지 35W인 상태를 유지하면서 압력을 80 내지 90mT로 하강하고 Cl2:HBr = 10 : 60으로 조성된 혼합 가스를 수 초 동안 가한다.(S44) 상기 제2 챔버 안정화 단계를 수행하면 상기 챔버 내의 분위기는 후속으로 진행되는 산화막 식각 공정과 비슷하게 되어 안정적으로 상기 산화막의 식각을 수행할 수 있게 된다.
상기 챔버 안정화 단계가 수행된 다음 상기 개구부의 하면에 노출되어 있는 산화막을 식각하는 과도 식각을 수행한다.(S46) 상기 산화막의 식각을 수행하기 위해 RF 파워를 180 내지 220W로 상승시키고, 공정 챔버 내의 압력을 70 내지 80mT로 하강하고, Cl2:HBr:4He-O2 = 10 : 50 : 4로 조성된 혼합 가스를 유입한다. 이 때의 식각은 80 내지 100초 동안 실시된다.
상기 산화막의 식각이 종료되면, RF 파워를 오프시키고 공정 챔버를 진공 상태로 만드는 펌프 다운을 실시한다.(S48)
상술한 방법에 의해 건식 식각을 수행하면, 챔버 안정화 단계를 수행할 때 RF 파워가 오프되지 않고 낮은 RF 파워가 계속적으로 챔버 내에 인가된다. 따라서 챔버 안정화 단계에서 상기 RF 파워가 오프되어서 반응 생성물과 챔버 내부에 부유하는 오염물들이 중력에 의해 식각이 수행되는 웨이퍼상에 낙하하여 파티클이 발생하는 것을 방지한다. 또한 후속 공정에서 수행되는 공정 조건들과 동일하거나 비슷해지도록 단계적으로 공정 조건들을 조절함으로서 급격한 공정 변화에 따라 챔버 내부의 부유물들이 배기되지 않고 파티클로 작용하는 것을 방지하게 된다.
그러나 본 발명은 상기에서 설명한 폴리 실리콘막의 식각에 한하지 않고, 챔버 안정화 단계를 포함하는 모든 건식 식각 공정에 적용할 수 있다. 또한 상기 챔버 안정화 단계를 수행하는 조건들도( 압력의 상승폭, 혼합 가스의 조성 및 수행 시간 등) 후속으로 진행되는 식각 공정이 안정되게 진행될 수 있는 범위 내에서 다양하게 변경할 수 있으며 챔버 안정화 단계를 수행하는 회수 및 수행 시간도 증감할 수 있다.
따라서 본 발명에 의하면, 피가공막에 건식 식각을 수행할 때 상기 건식 식각이 종료될 때 까지 RF 파워가 오프되지 않는다. 즉 피가공막의 막질이 변경등에 따라 공정 조건들인 반응 가스, 반응 가스의 조성비, 압력 등을 변경하기 위한 챔버 안정화 단계에서도 낮은 RF파워가 유지된다. 따라서 상기 RF 파워의 오프로 인하여 식각이 수행되는 웨이퍼에 파티클이 발생하는 것을 최소화 할 수 있다.
또한 상기 챔버 안정화 단계에서 상기 공정 조건들을 단계적으로 조절함으로서 챔버 내부의 분위기가 급격하게 변화하는 것을 방지하여 파티클의 발생을 최소 화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 다층막이 형성되어 있는 반도체 웨이퍼를 식각 챔버내로 이송하는 단계;
    상기 다층막의 최상층에 형성된 상부막의 소정 부분을 식각하여 개구부를 형성하는 단계;
    상기 식각 챔버에 RF 파워가 인가된 상태에서 후속으로 진행되는 식각 공정과 동일한 공정 조건을 형성하는 것을 특징으로 하는 챔버 안정화 단계를 수행하는 단계; 및
    상기 개구부에 의해 저부에 노출되는 하부막을 과도 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조에서 건식 식각 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 챔버 안정화에서 인가되는 RF파워는 10 내지 50 와트인 것을 특징으로 하는 반도체 장치의 제조에서 건식 식각 방법.
  4. 제 1항에 있어서, 상기 다층막에 포함되는 최상측의 상부막은 폴리 실리콘막으로 구성되고, 상기 폴리 실리콘막의 하부에 형성되는 하부막은 산화막으로 구성 되는 것을 특징으로 하는 반도체 장치의 제조에서 건식 식각 방법.
  5. 제 4항에 있어서, 상기 폴리 실리콘막은 그 표면에 자연 산화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조에서 건식 식각 방법.
  6. 제 5항에 있어서, 상기 최상측의 상부막인 폴리 실리콘막을 식각하기 이전에 상기 폴리 실리콘막에 생성된 자연 산화막을 식각하는 단계 및 챔버 안정화 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조에서 건식 식각 방법.
KR1020000059480A 2000-10-10 2000-10-10 반도체 장치의 제조에서 건식 식각 방법 KR100685733B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000059480A KR100685733B1 (ko) 2000-10-10 2000-10-10 반도체 장치의 제조에서 건식 식각 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000059480A KR100685733B1 (ko) 2000-10-10 2000-10-10 반도체 장치의 제조에서 건식 식각 방법

Publications (2)

Publication Number Publication Date
KR20020028457A KR20020028457A (ko) 2002-04-17
KR100685733B1 true KR100685733B1 (ko) 2007-02-23

Family

ID=19692722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000059480A KR100685733B1 (ko) 2000-10-10 2000-10-10 반도체 장치의 제조에서 건식 식각 방법

Country Status (1)

Country Link
KR (1) KR100685733B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166205B1 (ko) * 1995-10-11 1999-02-01 김광호 반도체장치의 폴리사이드 게이트 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166205B1 (ko) * 1995-10-11 1999-02-01 김광호 반도체장치의 폴리사이드 게이트 형성방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1001662050000 *

Also Published As

Publication number Publication date
KR20020028457A (ko) 2002-04-17

Similar Documents

Publication Publication Date Title
CN100514570C (zh) 等离子体蚀刻方法
US6653058B2 (en) Methods for reducing profile variation in photoresist trimming
US6299722B1 (en) Etching equipment including a post processing apparatus for removing a resist film, polymer, and impurity layer from an object
US8901004B2 (en) Plasma etch method to reduce micro-loading
JPS6365625A (ja) エッチング方法
WO2006004693A2 (en) Method for bilayer resist plasma etch
US5968374A (en) Methods and apparatus for controlled partial ashing in a variable-gap plasma processing chamber
US7018780B2 (en) Methods for controlling and reducing profile variation in photoresist trimming
EP0536968A2 (en) Process for forming contact holes in the fabrication of semi-conducteur devices
KR100193874B1 (ko) 드라이 에칭 방법
KR100685733B1 (ko) 반도체 장치의 제조에서 건식 식각 방법
KR20020009188A (ko) 반도체 제조에서의 식각 방법
KR102254447B1 (ko) 플라스마 에칭 방법
US5908791A (en) Method of forming a polycide gate of a semiconductor device
KR100257149B1 (ko) 반도체 소자의 제조 방법
JP2004259927A (ja) ドライエッチング方法
KR0167060B1 (ko) 반도체 건식에칭방법
JPH1140542A (ja) ポリシリコン層蝕刻用ガス混合物及びこれを用いたポリシリコン電極層の蝕刻方法
US20230223268A1 (en) BIAS VOLTAGE MODULATION APPROACH FOR SiO/SiN LAYER ALTERNATING ETCH PROCESS
JPH03241740A (ja) 半導体装置の製造方法
JPH0529281A (ja) ドライエツチング方法
GB2314207A (en) Plasma etching method for a semiconductor device fabrication process
KR100724195B1 (ko) 반도체 소자의 플라즈마 식각 장치
KR20010037575A (ko) 반도체 장치의 미세 패턴 형성 방법
KR100842481B1 (ko) 시즈닝 레시피 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee