KR100328830B1 - 모스페트 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 모스페트 소자의 제조방법에 관한 것으로, 반도체 기판을 활성영역과 격리영역으로 구분하는 공정과, 상기 반도체 기판의 상면에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 상면에 제 1 다결정실리콘층을 형성하는 공정과, 상기 제 1 다결정실리콘층 상면에 제 1 실리사이드층을 형성하는 공정과, 상기 제 1 실리사이드층 상면에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층을 패터닝하는 공정과, 상기 제 2 절연층 패턴 측면에 사이드월스페이서를 형성하는 공정과, 상기 제 2 절연층 패턴과 사이드월스페이서를 마스크로 이용하여 상기의 제 1 실리사이드층, 제 1 다결정실리콘층, 제 1 절연층을 순차적으로 식각하여 게이트를 형성하는 공정과, 상기 사이드월스페이서를 제거하는 공정과, 상기 게이트의 측면과 반도체 기판 상면에 산화막을 형성하는 공정과, 상기 게이트에 인접하는 반도체 기판 상부에 소스 또는 드레인 역할을 하는 불순물 영역을 형성하는 공정을 순차적으로 실시하는 것을 특징으로 하여 이루어짐으로써, 소자특성이 안정하고 수율이 향상된 모스페트 소자의 제조방법을 제공하고자 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 모스페트(MOSFET) 소자의 제조 방법에 관한 것이다.먼저 도1a에 도시된 바와 같이, 필드산화막(3)에 의하여 활성영역(A)과 격리영역(B)으로 구분되어 있는 반도체 기판(1) 상면에 제 1 절연층(5), 제 1 다결정실리콘층(7), 제 1 실리사이드(silicide)층(8), 제 2 절연층(10)을 순차적으로 형성한 뒤 감광막(미도시)을 이용하는 사진식각공정을 실시하여 게이트(12)를 형성한다.
다음으로, 사진식각 공정 중 노출된 상기 게이트(12)의 제 1 다결정실리콘층(7)과 제 1 실리사이드층(8)의 측면을 보호하기 위하여 열산화를 실시한다. 열산화 공정에 의해 게이트(12)의 측면과 반도체 기판(1)의 상면에 얇은 산화막(미도시)이 형성된다.
이때 상기의 제 1 실리사이드층(8), 제 1 다결정실리콘층(7), 제 1 절연층(5) 및 제 2 절연층(10)의 열팽창계수가 서로 다르기 때문에 상기의 열산화 공정이 끝난 후 냉각되는 과정에서 제 1 실리사이드층(8)이 제 1 다결정실리콘층(7)과 제 2 절연층(10)에 비하여 많이 수축되어 도1a에 도시된 것과 같은 형상이 된다. 다음으로 상기 게이트(12)를 마스크로 이용하는 자기정렬법으로 상기 게이트에 인접하는 반도체 기판(1) 상면에 불순물을 주입하여 소스/드레인 역할을 하는 제 1 불순물 영역(14a)과 제 2 불순물영역(14b)을 형성한다.
다음으로 도1b에 도시된 바와 같이 상기 게이트(12)의 상면과 측면, 그리고 상기 반도체 기판(1) 상면에 질화물로 된 제 3 절연층(16)을 형성한다. 이때, 상기 게이트(12) 측면에 형성되는 제 3 절연층(16)은 게이트 측면의 굴곡을 따라 형성된다. 이어서, 상기 제 3 절연층(16) 상면에 산화물로 된 제 4 절연층(18)을 형성한다. 이때 상기의 제 4 절연층(18)이 게이트(12)와 게이트(12) 사이의 공간을 완전히 채우기 전에 상기 공간의 상부에서 서로 맞닿게된다. 이후 제 4 절연층(18)을 계속하여 형성하면 도1c에 도시된 것처럼 게이트(12)들 사이에 공공(空空)(20)이 생기게 된다. 다음, 도1d에 도시된 바와 같이, 감광막(미도시)을 이용하는 사진식각공정으로 상기의 제 4 절연층(18)과 제 3 절연층(16)의 소정 영역을 차례로 식각하여 상기 제 1 불순물영역(14a)이 노출되도록 제 1 컨택홀(contact hole)(19)을 형성한다. 다음으로 상기 제 1 컨택홀(19) 내부와 제 4 절연층 상면에 제 2 다결정실리콘층을 증착한다. 이어서, 상기 제 4 절연층(18)의 상면이 노출될 때까지 씨엠피(CMP: chemical mechanical polishing) 공정을 하여 상기 제 1 컨택홀(19) 내부에 스토리지 노드 컨택 플러그(storage node contact plug)(22)를 형성한다. 상기 스토리지 노드 컨택 플러그(22)는 제 1 불순물영역(14a)과 커패시터의 스토리지 노드 컨택(미도시)을 전기적으로 연결하는 연결부가 된다. 다음으로 상기 반도체 상의 전(全)구조에 걸쳐서 제 5 절연층(24)을 형성한다.
다음으로 도1e에 도시된 바와 같이, 패터닝된 감광막(미도시)을 마스크로 이용하는 사진식각공정으로 상기의 제 5 절연층(24), 제 4 절연층(18)과 제 3 절연층(16)의 소정 영역을 차례로 부분 식각하여 상기의 제 2 불순물영역(14b)이 노출되도록 제 2 컨택홀(23)을 형성한다. 다음으로 상기 제 2 컨택홀(23) 내부와 상기 제 5 절연층(24) 상면에 제 3 다결정실리콘층(26)과 제 2 실리사이드층(28)을 차례로 증착하고 패터닝하여 비트라인(bit line)(30)을 형성한다.
상기한 바와 같은 종래의 모스페트 소자에 있어서는, 게이트(12)의 길이방향을 따라 게이트와 그 인접한 게이트 사이에 공공(20)들로 이루어진 통로가 형성된다. 따라서, 게이트와 게이트 사이의 임의 지점에 상기 제 1 ,2 콘택홀(19,23)을 형성한 후 상기 제 1, 2 콘택홀(19, 23)에 스토리지 노드 컨택 플러그(22)나 비트라인(30)을 형성할 때 다결정실리콘이 공공(20)들로 이루어진 통로로 유입되어 상기 통로 내에 충진되게 된다. 도2는 다결정실리콘이 공공들로 이루어진 통로로 유입되어 충진되는 현상을 잘 나타내는, 모스페트 소자로 이루어진 메모리소자의 횡단면의 주사전자현미경(SEM) 사진이다. 도시된 바와 같이, 컨택홀(40)에 채워진 다결정실리콘들이 상기한 공공(20)들로 이루어진 통로(42)로 유입되고 충진되어 인접한 컨택(44a,44b)들 사이를 단락시키고 있다.
도3은 상기한 바와 같은 문제점을 해결하기 위하여 종래의 기술에서 사용되는 방법을 도시하고 있다.
즉, 도1a~도1c의 공정을 진행한 뒤, 도3a에 도시된 바와 같이 감광막(미도시)을 이용하는 사진식각공정으로 상기의 제 4 절연층(18)과 제 3 절연층(16)을 차례로 부분 식각하여 제 1 컨택홀(contact hole)(19)을 형성한다. 다음으로 상기 제 1 컨택홀(19) 내부와 상기 제 4 절연층(18)의 상면에 질화층을 형성하고, 마스크 없이 상기 질화층을 이방성 식각하여, 상기 제 1 컨택홀(19)의 측면에 사이드월스페이서(60a)(side wall spacer)를 형성한다. 도3b에 도시된 바와 같이 비트라인(30)을 형성하기 위한 공정에서도 도3a에 도시된 공정과 대응하는 방법으로 제 2 컨택홀(23)의 측면에 사이드월스페이서(60b)를 형성한다. 상기의 사이드월스페이서(60a,60b)는 컨택홀(19, 23)의 측면에 형성되는, 공공들로 이루어진 통로의 입구(또는 출구)를 막는 역할을 하며, 이후의 공정에서 형성되는 제 2 다결정실리콘층과 제 3 다결정실리콘층이 공공들로 이루어진 통로로 유입되는 것을 막아준다.
상기와 같은 방법으로 소자를 제작함에 있어서, 사이드월스페이서(60a,60b)를 형성하기 위한 이방성 식각의 조건을 결정하는 데 많은 어려움이 있다. 식각을 과도하게 하게 되면 사이드월스페이서가 컨택홀의 측면에 형성되는 공공으로 이루어진 상기 통로의 입구(또는 출구)를 막는 역할을 하지 못하게 된다. 반대로 식각을 덜 하게 되면, 사이드월스페이서를 형성하기 위하여 증착한 질화층이 컨택홀에 의해 노출된 반도체 기판(1) 상면을 덮게 되어, 컨택홀에 형성된 스토리지 노드 컨택 플러그(22)나 비트라인(30)이 소스/드레인 역할을 하는 불순물 영역(14a,14b)과 접촉하지 못하게 된다. 이방성 식각의 조건을 적당하게 결정하여 사이드월스페이서가 컨택홀의 측면에 형성된 공공으로 인한 통로의 입구(또는 출구)를 막는 동시에, 스토리지 노드 컨택 플러그(22)나 비트라인(30)이 상기 소스/드레인 영역(14a,14b)과 컨택을 이루더라도, 상기 사이드월스페이서(60a,60b)에 의하여 스토리지 노드 컨택 플러그(22)나 비트라인(30)이 상기 소스/드레인 영역(14a,14b)과 접촉하는 면적이 줄어들기 때문에, 컨택 저항이 증가하는 것은 불가피하다.
본 발명은 상기한 바와 같은 문제점들을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 컨택부 사이의 단락을 방지하여 안정된 소자특성을 가지도록 한 모스페트 소자의 제조방법을 제공하는 데 있다.
또한 본 발명은 종래의 기술에 비하여 스토리지 노드 컨택 플러그와 비트라인이 소스/드레인 영역과 접촉하는 면적을 증가시킴으로써 컨택저항을 줄일 수 있고, 수율이 향상된 모스페트 소자의 제조방법을 제공하는 데 있다.상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 모스페트 소자의 제조방법은, 반도체 기판을 활성영역과 격리영역으로 구분하는 공정과, 상기 반도체 기판의 상면에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 상면에 제 1 다결정실리콘층을 형성하는 공정과, 상기 제 1 다결정실리콘층 상면에 제 1 실리사이드층을 형성하는 공정과, 상기 제 1 실리사이드층 상면에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층을 패터닝하는 공정과, 상기 제 2 절연층패턴 측면에 사이드월스페이서를 형성하는 공정과, 상기 제 2 절연층 패턴과 사이드월스페이서를 마스크로 이용하는 자기정렬법으로 상기의 제 1 실리사이드층, 제 1 다결정실리콘층, 제 1 절연층을 순차적으로 식각하여 게이트를 형성하는 공정과, 상기 사이드월스페이서를 제거하는 공정과, 상기 게이트의 측면과 반도체 기판 상면에 열산화방법으로 산화막을 형성하는 공정과, 상기 게이트에 인접하는 반도체 기판 상부에 소스와 드레인 영역을 형성하는 공정을 순차적으로 실시하는 공정과, 상기 게이트의 상면과 측면, 상기 반도체 기판 상면에 제 4 절연층을 형성하는 공정과, 상기 제 4 절연층 상면에 제 5 절연층을 형성하는 공정과, 상기 제 4 절연층과 제 5 절연층을 차례로 식각하여 제 1 컨택홀을 형성하는 공정과, 상기 제 1 컨택홀 내에 제 2 다결정실리콘층을 충진하는 공정과, 상기 제 5 절연층 상면에 제 6 절연층을 형성하는 공정과, 상기 제 6 절연층, 제 5 절연층, 제 4 절연층을 차례로 식각하여 제 2 컨택홀을 형성하는 공정과, 상기 제 2 컨택홀 내에 제 3 다결정실리콘층을 충진하는 공정을 순차적으로 실시하는 것을 특징으로 하여 이루어진다.
도1a~1e는 모스페트 소자의 종래 제조방법을 도시한 순차적인 공정단면도.
도2는 종래 제조방법에 의해 제조된 모스페트 소자의 횡단면을 나타내는 주사전자현미경(SEM) 사진.
도3a~3b는 모스페트 소자의 종래의 개량된 제조방법을 도시한 순차적인 공정단면도.
도4a~4g는 본 발명에 따른 모스페트 소자의 제조방법을 도시한 순차적인 공정단면도.
**도면의주요부분에대한부호설명**
100 : 반도체 기판 104 : 제 1 절연층 (게이트절연층)
106 : 제 1 다결정실리콘층 (게이트전극)
108 : 제 1 실리사이드층 110 : 제 2 절연층 패턴
114 : 게이트 115 : 사이드월스페이서
120 : 제 4 절연층 130 : 제 5 절연층
140 : 제 6 절연층
135 : 스토리지 노드 컨택 플러그 160 : 제 3 다결정실리콘층
170 : 제 2 실리사이드층 180 : 비트라인
본 발명에 따른 모스페트 소자의 제조방법의 바람직한 실시예에 대해 도4a ~ 4g에 도시된 순차적인 공정단면도를 참조하여 설명하면 다음과 같다.
먼저, 도4a에 도시된 바와 같이, 필드산화막(102)에 의하여 활성영역(A')과 격리영역(B')이 구분되어 있는 반도체 기판(100) 상면에 산화물로 이루어진 제 1 절연층(104), 제 1 다결정실리콘층(106), 제 1 실리사이드(silicide)층(108), 질화물로 이루어진 제 2 절연층을 순차적으로 형성한 뒤 패터닝된 감광막(미도시)을 마스크로 이용하여 상기의 제 2 절연층을 사진식각하여 제 2 절연층 패턴(110)을 형성한다. 다음, 도4b에 도시된 바와 같이, 상기 도4a의 전체 구조 위에 산화물로 된 제 3 절연층을 형성한 뒤 전면 이방 식각을 실시하여, 상기의 제 2 절연층패턴(110) 측면에 사이드월스페이서(115)를 형성한다. 이 때 상기 사이드월스페이서(115)의 폭은 후속하는 열처리 공정 이후 발생하는 상기 제 1 다결정실리콘층(106), 제 1 실리사이드(silicide)층(108)의 수축을 고려하여, 그 수축되는 폭보다 넓게 형성한다.
다음, 도4c에 도시된 바와 같이, 상기 제 2 절연층 패턴(110)과 사이드월스페이서(115)를 마스크로 이용하는 자기정렬법으로 제 1 실리사이드층(108), 제 1 다결정실리콘층(106)과 제 1 절연층(104)을 순차적으로 부분 식각하여 게이트(114)를 형성한다. 이어서 상기 제 2 절연층 패턴(110) 측면의 사이드월스페이서(115)를 제거한다.
다음, 도4d에 도시된 바와 같이, 상기 게이트(114)를 형성한 뒤 식각 공정 중 노출된 제 1 다결정실리콘층(106)과 제 1 실리사이드층(108)의 측면을 보호하기 위하여 열산화방법에 의하여 게이트(114)의 측면과 반도체 기판(100)의 상면에 얇은 산화막(미도시)을 형성한다. 열산화공정 후 냉각되는 과정에서 게이트(114)를 구성하는 상기 제 1 다결정실리콘층(106), 제 1 실리사이드층(108), 제 1 절연층(104)과 제 2 절연층(110)의 수축이 일어난다. 이 때 제 1 실리사이드층(108)의 수축률이 제 2 절연층(110)과 제 1 다결정실리콘층(106)의 수축률보다 크고 상기 사이드월스페이서(115)의 폭이 상기 제 1 다결정실리콘층(106), 제 1 실리사이드(silicide)층(108)의 수축이 일어나는 폭보다 넓기 때문에 게이트를 이루는 제 2 절연층(110), 제 1 실리사이드층(108), 제 1 다결정실리콘층(106)의 폭이 게이트(114)의 상부에서 하부로 갈수록 넓어지게 된다. 이어서, 상기 게이트(114)를 마스크로 이용하는 자기정렬법으로 상기 게이트(114)의 양측에 인접하는 반도체 기판(100) 상면에 불순물을 주입하여 소스/드레인 역할을 하는 제 1 불순물 영역(116)과 제 2 불순물 영역(118)을 형성한다.이어서, 게이트(114)의 상면과 측면, 그리고 상기 반도체 기판(100) 상면에 질화물로 된 제 4 절연층(120)을 형성한다. 이때, 상기 게이트(114) 측면에 형성되는 제 4 절연층(120)은 게이트(114) 측면의 굴곡을 따라 형성된다. 이어서, 상기 제 4 절연층(120) 상면에 산화물 등의 제 5 절연층(130)을 형성한다. 본 발명에 있어서는 종래 기술에서와 달리 게이트(114)를 이루는 제 2 절연층(110), 제 1 실리사이드층(108), 제 1 다결정실리콘층(106)의 폭이 게이트(114)의 상부에서 하부로 갈수록 넓어지지 때문에 상기 제 4 절연층(120)과 제 5 절연층(130)을 형성하는 과정에서 제 5 절연층이 게이트(114) 사이의 공간을 완전히 채우기 전에 상기 공간의 상부에서 서로 맞닿게되는 현상이 일어나지 않는다. 그 결과, 도 4e에 도시된 바와 같이 제 5 절연층(130)을 계속 형성한 후에, 그 제 5 절연층(130)의 하부에 공공이 생성되지 않는다.
다음, 도4f에 도시된 바와 같이, 패터닝된 감광막(미도시)을 마스크로 이용하는 사진식각공정으로 상기의 제 5 절연층(130)과 제 4 절연층(120)을 차례로 식각하여 제 1 컨택홀(contact hole)(137)을 형성한 뒤 제 2 다결정실리콘층을 증착하여, 상기의 제 1 불순물 영역(116)과 컨택을 이루기 위한 스토리지 노드 컨택 플러그(storage node contact plug)(135)를 형성한다. 이어서, 상기 제 5 절연층(130) 상면이 노출될때까지 씨엠피 공정을 한 뒤 상기 반도체 기판(100) 상의 전면에 제 6 절연층(140)을 형성한다. 다음, 도4g에 도시된 바와 같이, 패터닝된 감광막(미도시)을 마스크로 이용하는 사진식각공정으로 상기의 제 6 절연층(140), 제 5 절연층(130)과 제 4 절연층(120)을 차례로 식각하여 제 2 컨택홀(147)을 형성한 뒤 제 3 다결정실리콘층(160)과 제 2 실리사이드층(170)을 증착하여, 상기의 제 2 불순물 영역(118)과 컨택을 이루기 위한 비트라인(bit line)(180)을 형성함으로써 본 발명에 따른 모스페트 소자의 제작을 완료한다. 본 발명에 따른 모스페트 소자는 반도체 메모리소자의 구성부분이 될 수 있다.
상기한 바와 같이, 본 발명에 따른 모스페트 소자의 제조방법에서는 게이트(114) 상부에서 하부로 갈수록 게이트의 폭이 넓어지게 되고, 이후 게이트를 포함하는 반도체기판 상면에 형성되는 제 4 절연층(120)이 게이트 측면의 굴곡을 따라 형성되기 때문에 제 4 절연층(120)과 제 5 절연층(130)을 형성하는 과정에서 공공이 형성되지 않는 효과가 있다.
결과적으로 콘택홀 형성 후 콘택홀에 스토리지 노드 컨택 플러그와 비트라인을 형성하는 과정에서 컨택 사이의 단락이 발생하지 않으므로 모스페트 소자의 제조 신뢰성을 향상시키는 효과가 있다.
또한 본 발명에서는 컨택홀 내부에 사이드월스페이서를 형성하는 공정을 생략하므로 모스페트 소자의 제조공정단계가 줄어들어 생산성이 향상되고, 종래 기술에서 문제가 되던 이방성 식각 조건의 곤란을 피할 수 있기 때문에 반도체 소자의 제조 수율을 향상시키는 효과가 있다. 또한 컨택홀 내부의 사이드월스페이서로 인해 스토리지 노드 컨택 플러그(135)와 비트라인(180)이 소스와 드레인 영역과 접촉하는 면적이 줄어들어서 컨택 저항이 증가하는 문제점이 해결되는 효과가 있고, 따라서 종래 기술에 비하여 컨택저항을 줄일 수 있는 효과가 있다.
본 발명은 상기에서 설명된 실시예에 한정되지 않고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변경이 가능할 것이다.
Claims (8)
- 반도체 기판을 활성영역과 격리영역으로 구분하는 공정과;상기 반도체 기판의 상면에 제 1 절연층을 형성하는 공정과;상기 제 1 절연층 상면에 제 1 다결정실리콘층을 형성하는 공정과;상기 제 1 다결정실리콘층 상면에 제 1 실리사이드층을 형성하는 공정과;상기 제 1 실리사이드층 상면에 제 2 절연층을 형성하는 공정과;상기 제 2 절연층을 패터닝하는 공정과;상기 제 2 절연층패턴 측면에 사이드월스페이서를 형성하는 공정과;상기 제 2 절연층패턴과 사이드월스페이서를 마스크로 이용하는 자기정렬법으로 상기 제 1 실리사이드층, 제 1 다결정실리콘층, 제 1 절연층을 순차적으로 식각하여 게이트를 형성하는 공정과;상기 사이드월스페이서를 제거하는 공정과;상기 게이트의 측면과 반도체 기판 상면에 열산화막을 형성하는 공정과;상기 게이트의 양측에 인접하는 반도체 기판 상부에 소스/드레인 영역을 형성하는 공정과;상기 게이트의 상면과 측면, 상기 반도체 기판 상면에 제 4 절연층을 형성하는 공정과;상기 제 4 절연층 상면에 제 5 절연층을 형성하는 공정과;상기 제 4 절연층과 제 5 절연층을 차례로 부분 식각하여 제 1 불순물 영역이 노출되도록 제 1 컨택홀을 형성하는 공정과;상기 제 1 컨택홀 내에 제 2 다결정실리콘층을 충진하는 공정과;상기 제 5 절연층 상면에 제 6 절연층을 형성하는 공정과;상기 제 6 절연층, 제 5 절연층, 제 4 절연층을 차례로 부분 식각하여 제 2 불순물 영역이 노출되도록 제 2 컨택홀을 형성하는 공정과;상기 제 2 컨택홀 내에 제 3 다결정실리콘층과 제 2 실리사이드층을 충진하는 공정을 순차적으로 실시하는 것을 특징으로 하는 모스페트 소자의 제조방법.
- 제 1 항에 있어서, 제 2 절연층은 제 1 다결정실리콘층 및 제 1 실리사이드층에 비하여 열팽창 및 수축률이 적은 질화물로 이루어진 것을 특징으로 하는 모스페트 소자의 제조방법.
- 제 1 항에 있어서, 제 2 절연층의 패터닝은 상기 게이트의 상부 영역에 해당하는 제 2 절연층의 상면에 감광막을 형성하고, 이를 마스크로 이용하는 사진식각공정을 통해 이루어지는 것을 특징으로 하는 모스페트 소자의 제조 방법.
- 제 1 항에 있어서, 사이드월스페이서는 제 2 절연층을 패터닝한 후 반도체 기판 상의 전(全)구조 상에 제 3 절연층을 형성한 뒤 상기 제 3 절연층을 마스크 없이 이방성 식각하여 형성되는 것을 특징으로 하는 모스페트 소자의 제조방법.
- 청구항5는 삭제 되었습니다.
- 제 1 항 또는 제 4 항에 있어서, 사이드월스페이서의 폭은 열산화막을 형성하는 공정 후 상기 제 1 다결정실리콘층과 제 1 실리사이드층이 수축되는 폭보다 넓은 것을 특징으로 하는 모스페트 소자의 제조 방법.
- 청구항7는 삭제 되었습니다.
- 제 1 항에 있어서, 제 4 절연층은 질화물로 이루어지고, 제 5 절연층과 제 6 절연층은 산화물로 이루어진 것을 특징으로 하는 모스페트 소자의 제조방법.
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| US5994192A (en) * | 1998-05-29 | 1999-11-30 | Vanguard International Semiconductor Corporation | Compensation of the channel region critical dimension, after polycide gate, lightly doped source and drain oxidation procedure |
| US5956594A (en) * | 1998-11-02 | 1999-09-21 | Vanguard International Semiconductor Corporation | Method for simultaneously forming capacitor plate and metal contact structures for a high density DRAM device |
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Cited By (2)
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