KR102037864B1 - 내장 스트레서를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

활성 영역 상에 게이트 전극이 형성된다. 상기 활성 영역 내에 형성된 트렌치를 채우는 내장 스트레서가 배치된다. 상기 활성 영역은 상기 트렌치에 의하여 형성된 시그마-모양(∑-shape)을 가진다. 상기 내장 스트레서는 하부 반도체 막 및 상기 하부 반도체 막 상의 상부 반도체 막을 포함한다. 상기 상부 반도체 막의 상단은 상기 활성 영역의 상단보다 높은 레벨에 돌출된다. 상기 상부 반도체 막은 상기 하부 반도체 막보다 좁은 폭을 보인다. 상기 상부 반도체 막의 측면은 상기 하부 반도체 막의 측면과 어긋난다.

Description

내장 스트레서를 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having embedded stressor and method of forming the same}
본 발명은 기판에 내장된 스트레서를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 전기적 특성 개선을 위하여 스트레인 기술(strain technology)이 다양하게 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 스트레서(stressor)의 위치와 모양을 일정하게 제어할 수 있는 반도체 소자의 형성 방법 및 관련된 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 스트레서(stressor)를 갖는 반도체 소자를 채택하는 전자 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 활성 영역을 갖는 기판을 포함한다. 상기 활성 영역 상에 게이트 전극이 형성된다. 상기 활성 영역 내에 형성된 트렌치를 채우는 내장 스트레서가 배치된다. 상기 활성 영역은 상기 트렌치에 의하여 형성된 시그마-모양(∑-shape)을 가진다. 상기 내장 스트레서는 하부 반도체 막 및 상기 하부 반도체 막 상의 상부 반도체 막을 포함한다. 상기 상부 반도체 막의 상단은 상기 활성 영역의 상단보다 높은 레벨에 돌출된다. 상기 상부 반도체 막은 상기 하부 반도체 막보다 좁은 폭을 보인다. 상기 상부 반도체 막의 측면은 상기 하부 반도체 막의 측면과 어긋난다.
상기 하부 반도체 막은 SiGe 막을 포함할 수 있다. 상기 상부 반도체 막은 Si 막 또는 SiGe 막을 포함할 수 있다. 상기 하부 반도체 막 내에서 Ge 함유비율은 상기 상부 반도체 막보다 높을 수 있다.
상기 하부 반도체 막은 제1 반도체 막 및 상기 제1 반도체 막 상의 제2 반도체 막을 포함할 수 있다. 상기 제2 반도체 막 내에서 Ge 함유비율은 상기 제1 반도체 막보다 높을 수 있다. 상기 제2 반도체 막은 보론(B)을 함유할 수 있다.
상기 상부 반도체 막의 하단은 상기 하부 반도체 막의 상단보다 낮은 레벨에 형성될 수 있다.
상기 하부 반도체 막은 상기 상부 반도체 막의 바닥 및 측면에 접촉될 수 있다.
상기 상부 반도체 막 및 상기 게이트 전극 사이에 스페이서가 형성될 수 있다. 상기 하부 반도체 막은 상기 스페이서의 바닥 및 측면에 접촉될 수 있다. 상기 상부 반도체 막은 상기 스페이서와 떨어질 수 있다.
상기 상부 반도체 막 및 상기 게이트 전극 사이에 추가 스페이서(additional spacer)가 형성될 수 있다. 상기 추가 스페이서는 상기 하부 반도체 막의 상단에 접촉되고 상기 상부 반도체 막의 측면에 접촉될 수 있다.
상기 상부 반도체 막의 하단은 상기 추가 스페이서 보다 낮은 레벨에 형성될 수 있다.
상기 활성 영역 내에 엘디디(lightly doped drain; LDD)가 형성될 수 있다. 상기 엘디디(LDD)는 보론(B) 및 5E18 - 1E19 atom/㎤ 의 인(P)을 함유할 수 있다.
상기 활성 영역 내에 엘디디(lightly doped drain; LDD)가 형성될 수 있다. 상기 엘디디(LDD) 및 상기 내장 스트레서 사이에 고속 식각 영역이 형성될 수 있다. 상기 고속 식각 영역은 인(P)을 함유할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 제1 영역 및 상기 제1 영역과 패턴 밀도가 다른 제2 영역을 갖는 기판을 포함한다. 상기 제1 영역에 한정된 제1 활성 영역이 배치된다. 상기 제1 활성 영역 상에 제1 게이트 전극이 형성된다. 상기 제1 게이트 전극의 측면에 제1 스페이서가 형성된다. 상기 제1 스페이서 상에 제1 추가 스페이서(additional spacer)가 형성된다. 상기 제1 활성 영역 내에 형성되고 상기 제1 게이트 전극에 오프셋 정렬된 제1 트렌치가 배치된다. 상기 제1 트렌치 내에 제1 내장 스트레서(embedded stressor)가 형성된다. 상기 제2 영역에 한정된 제2 활성 영역이 배치된다. 상기 제2 활성 영역 상에 제2 게이트 전극이 형성된다. 상기 제2 게이트 전극의 측면에 제2 스페이서가 형성된다. 상기 제2 스페이서 상에 제2 추가 스페이서가 형성된다. 상기 제2 활성 영역 내에 형성되고 상기 제2 게이트 전극에 오프셋 정렬된 제2 트렌치가 배치된다. 상기 제2 트렌치 내에 제2 내장 스트레서가 형성된다. 상기 제1 내장 스트레서는 제1 하부 반도체 막 및 상기 제1 하부 반도체 막 상의 제1 상부 반도체 막을 포함한다. 상기 제1 상부 반도체 막의 하단은 상기 제1 하부 반도체 막의 상단보다 낮은 레벨에 형성된다. 상기 제2 내장 스트레서는 제2 하부 반도체 막 및 상기 제2 하부 반도체 막 상의 제2 상부 반도체 막을 포함한다. 상기 제1 상부 반도체 막은 상기 제2 상부 반도체 막보다 두껍다.
상기 제1 하부 반도체 막의 상단 및 상기 제2 하부 반도체 막의 상단 사이는 제1 수직 높이를 보일 수 있다. 상기 제1 상부 반도체 막의 상단 및 상기 제2 상부 반도체 막의 상단 사이는 제2 수직 높이를 보일 수 있다. 상기 제2 수직 높이는 상기 제1 수직 높이보다 작을 수 있다.
상기 제1 트렌치의 수평 폭은 상기 제2 트렌치 보다 좁을 수 있다.
상기 제1 활성 영역은 상기 제1 트렌치에 의하여 형성된 제1 시그마-모양(∑-shape)을 포함할 수 있다. 상기 제2 활성 영역은 상기 제2 트렌치에 의하여 형성된 제2 시그마-모양(∑-shape)을 포함할 수 있다.
상기 제2 하부 반도체 막의 상단은 상기 제1 하부 반도체 막의 상단보다 높은 레벨에 형성될 수 있다.
상기 제1 하부 반도체 막은 상기 제1 스페이서의 바닥 및 측면에 접촉될 수 있다. 상기 제1 하부 반도체 막의 상단은 상기 제1 추가 스페이서(additional spacer)의 바닥에 접촉될 수 있다. 상기 제1 상부 반도체 막의 측면은 상기 제1 추가 스페이서2의 측면에 접촉될 수 있다. 상기 제2 하부 반도체 막은 상기 제2 스페이서의 바닥 및 측면에 접촉될 수 있다. 상기 제2 하부 반도체 막의 상단은 상기 제2 추가 스페이서의 바닥에 접촉될 수 있다. 상기 제2 상부 반도체 막의 측면은 상기 제2 추가 스페이서의 측면에 접촉될 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 활성 영역을 갖는 기판을 제공하고, 상기 활성 영역에 엘디디(LDD)를 형성하는 것을 포함한다. 상기 활성 영역에 인(P)을 함유하는 고속 식각 영역을 형성한다. 상기 고속 식각 영역의 적어도 일부를 제거하여 제1 트렌치를 형성한다. 방향성 식각 공정을 이용하여 상기 제1 트렌치를 확장하여 제2 트렌치를 형성한다. 상기 활성 영역은 상기 제2 트렌치에 의하여 형성된 시그마-모양(∑-shape)을 보인다. 상기 제2 트렌치 내에 내장 스트레서를 형성한다. 상기 활성영역 상에 게이트 전극을 형성한다. 상기 내장 스트레서는 하부 반도체 막 및 상기 하부 반도체 막 상의 상부 반도체 막을 포함한다. 상기 상부 반도체 막의 상단은 상기 활성 영역의 상단보다 높은 레벨에 돌출된다. 상기 상부 반도체 막은 상기 하부 반도체 막보다 좁은 폭을 보인다. 상기 상부 반도체 막의 측면은 상기 하부 반도체 막의 측면과 어긋난다.
상기 상부 반도체 막 및 상기 게이트 전극 사이에 추가 스페이서(additional spacer)를 형성할 수 있다. 상기 추가 스페이서는 상기 하부 반도체 막의 상단에 접촉되고 상기 상부 반도체 막의 측면에 접촉될 수 있다.
상기 내장 스트레서를 형성하는 것은 상기 제2 트렌치 내에 상기 하부 반도체 막을 형성하고, 상기 하부 반도체 막 상에 상기 추가 스페이서를 형성하고, 상기 하부 반도체 막 상에 상기 추가 스페이서의 측면에 접촉된 상기 상부 반도체 막을 형성하는 것을 포함할 수 있다.
상기 추가 스페이서를 식각 마스크로 이용하여 상기 하부 반도체 막 내에 리세스 영역을 형성할 수 있다. 상기 상부 반도체 막은 상기 리세스 영역을 채울 수 있다.
상기 하부 반도체 막을 형성하는 것은 상기 제2 트렌치 내에 제1 반도체 막을 형성하고, 상기 제1 반도체 막 상에 제2 반도체 막을 형성하는 것을 포함할 수 있다. 상기 제2 반도체 막 내에서 Ge 함유비율은 상기 제1 반도체 막보다 높을 수 있다. 상기 제2 반도체 막은 보론(B)을 함유할 수 있다.
상기 제1 반도체 막, 상기 제2 반도체 막 및 상기 제3 반도체 막은 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 이용하여 형성할 수 있다.
상기 고속 식각 영역은 상기 엘디디(LDD) 및 상기 내장 스트레서 사이에 보존될 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 제1 영역 및 상기 제1 영역과 패턴 밀도가 다른 제2 영역을 갖는 기판을 준비하는 것을 포함한다. 상기 제1 영역에 한정된 제1 활성 영역 상에 제1 게이트 전극 및 상기 제2 영역에 한정된 제2 활성 영역 상에 제2 게이트 전극을 형성한다. 상기 제1 게이트 전극의 측면에 제1 스페이서 및 상기 제2 게이트 전극의 측면에 제2 스페이서를 형성한다. 상기 제1 스페이서 상에 제1 추가 스페이서(additional spacer) 및 상기 제2 스페이서 상에 제2 추가 스페이서를 형성한다. 상기 제1 활성 영역 내에 상기 제1 게이트 전극에 오프셋 정렬된 제1 트렌치 및 상기 제2 활성 영역 내에 상기 제2 게이트 전극에 오프셋 정렬된 제2 트렌치를 형성한다. 상기 제1 트렌치 내에 제1 내장 스트레서(embedded stressor) 및 상기 제2 트렌치 내에 제2 내장 스트레서를 형성한다. 상기 제1 내장 스트레서는 제1 하부 반도체 막 및 상기 제1 하부 반도체 막 상의 제1 상부 반도체 막을 포함한다. 상기 제1 상부 반도체 막의 하단은 상기 제1 하부 반도체 막의 상단보다 낮은 레벨에 형성된다. 상기 제2 내장 스트레서는 제2 하부 반도체 막 및 상기 제2 하부 반도체 막 상의 제2 상부 반도체 막을 포함한다. 상기 제1 상부 반도체 막은 상기 제2 상부 반도체 막보다 두껍다.
상기 제1 하부 반도체 막의 상단 및 상기 제2 하부 반도체 막의 상단 사이는 제1 수직 높이를 보일 수 있다. 상기 제1 상부 반도체 막의 상단 및 상기 제2 상부 반도체 막의 상단 사이는 제2 수직 높이를 보일 수 있다. 상기 제2 수직 높이는 상기 제1 수직 높이보다 작을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 활성 영역에 형성된 트렌치를 채우는 내장 스트레서(embedded stressor)가 제공될 수 있다. 상기 트렌치를 형성하는 것은 엘디디(LDD) 내에 인(P)을 주입하여 고속 식각 영역을 형성하고, 상기 고속 식각 영역을 등방성 식각하여 제1 트렌치를 형성하고, 방향성 식각 공정을 이용하여 제2 트렌치를 형성하는 것을 포함한다. 상기 내장 스트레서는 제1 반도체 막, 상기 제1 반도체 막 상의 제2 반도체 막, 및 상기 제2 반도체 막 상의 제3 반도체 막을 포함할 수 있다. 상기 제3 반도체 막을 형성하는 것은, 상기 제2 반도체 막 상에 스페이서를 형성하고, 상기 제2 반도체 막을 부분적으로 제거하여 리세스 영역을 형성하는 것을 포함할 수 있다. 상기 제3 반도체 막은 상기 리세스 영역을 채우고 상기 제2 반도체 막의 상단보다 높은 레벨에 돌출될 수 있다. 상기 내장 스트레서의 과도한 측방 확장을 방지하면서 상단 레벨을 제어할 수 있다. 상기 내장 스트레서의 크기, 형태, 및 위치 제어에 유리하고, 패턴 로딩 이팩트(pattern loading effect)를 최소화할 수 있으며, 기판의 위치에 따른 편차를 개선할 수 있다는 측면에서 종래에 비하여 현저히 우수한 효과를 보인다. 종래에 비하여 우수한 전기적 특성을 보이는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 플로차트(flow chart) 이다.
도 2 내지 도 6a, 도 6c, 도 7a, 도 7c, 도 8 내지 도 16a, 도 16c 내지 도 16e는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이다.
도 6b는 도 6a의 일부분을 상세히 보여주는 확대 단면도이고, 도 7b는 도 7a의 일부분을 상세히 보여주는 확대 단면도이며, 도 16b는 도 16a의 일부분을 상세히 보여주는 확대 단면도이다.
도 17a 내지 도 21e는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이다.
도 22a 및 도 22b는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이다.
도 23 내지 도 29a는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이다.
도 29b는 도 29a의 일부분을 상세히 보여주는 확대도 이다.
도 30 내지 도 34a는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이다.
도 34b는 도 34a의 일부분을 상세히 보여주는 확대도 이다.
도 35및 도 36은 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
도 37은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 플로차트(flow chart) 이다. 도 2 내지 도 6a, 도 6c, 도 7a, 도 7c, 도 8 내지 도 16a, 도 16c 내지 도 16e는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이다. 도 6b는 도 6a의 일부분을 상세히 보여주는 확대 단면도이고, 도 7b는 도 7a의 일부분을 상세히 보여주는 확대 단면도이며, 도 16b는 도 16a의 일부분을 상세히 보여주는 확대 단면도이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 엘디디(lightly doped drain: LDD)를 형성하고(S500), 고속 식각 영역(faster etch rate part)을 형성하고(S510), 제1 트렌치를 형성하고(S520), 제2 트렌치를 형성하고(S530), 제1 반도체 막을 형성하고(S540), 제2 반도체 막을 형성하고(S550), 스페이서(spacer)를 형성하고(S553), 리세스 영역을 형성하고(S556), 제3 반도체 막을 형성하고(S560), 층간 절연 막을 형성하는 것(S570)을 포함할 수 있다.
다른 실시 예에서, 상기 리세스 영역을 형성하는 것(S556)은 생략될 수 있다. 예를 들면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 엘디디(lightly doped drain: LDD)를 형성하고(S500), 고속 식각 영역(faster etch rate part)을 형성하고(S510), 제1 트렌치를 형성하고(S520), 제2 트렌치를 형성하고(S530), 제1 반도체 막을 형성하고(S540), 제2 반도체 막을 형성하고(S550), 스페이서(spacer)를 형성하고(S553), 제3 반도체 막을 형성하고(S560), 층간 절연 막을 형성하는 것(S570)을 포함할 수 있다. 이하 공정 별 도면들을 참조하여 상세히 설명하기로 한다.
도 1 및 도 2를 참조하면, 기판(21) 상에 웰(well; 22), 활성 영역(23), 소자 분리 막(29), 버퍼 막(31), 예비 게이트 전극(33), 제1 마스크 패턴(35), 및 제2 마스크 패턴(37)이 형성될 수 있다. 상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 단결정 반도체 기판일 수 있다. 상기 기판(21)은 제1 도전형 불순물들을 포함할 수 있다. 상기 웰(well; 22)은 상기 제1 도전형과 다른 제2 도전형 불순물들을 포함할 수 있다.
이하에서는 상기 제1 도전형이 p형이고 상기 제2 도전형은 n형인 경우를 상정하여 설명하기로 한다. 다른 실시 예에서, 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형일 수 있다. 예를 들면, 상기 기판(21)은 p형 불순물들을 포함하는 단결정 실리콘일 수 있으며, 상기 웰(well; 22)은 n형 불순물들을 포함하는 단결정 실리콘일 수 있다. 상기 기판(21)은 보론(B)을 포함할 수 있으며, 상기 웰(well; 22)은 비소(As), 인(P), 또는 이들의 조합을 포함할 수 있다.
상기 소자 분리 막(29)에 의하여 상기 웰(well; 22) 내에 상기 활성 영역(23)이 한정될 수 있다. 상기 활성 영역(23)은 n형 불순물들을 포함하는 단결정 실리콘을 포함할 수 있다. 상기 소자 분리 막(29)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 버퍼 막(31)은 상기 활성 영역(23) 및 상기 예비 게이트 전극(33) 사이에 개재될 수 있다. 상기 버퍼 막(31)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 버퍼 막(31)은 실리콘 산화물일 수 있다.
상기 예비 게이트 전극(33)은 상기 활성 영역(23)을 가로지르도록 형성될 수 있다. 상기 예비 게이트 전극(33)은 상기 활성 영역(23) 및 상기 소자 분리 막(29)을 가로지를 수 있다. 상기 예비 게이트 전극(33)은 폴리실리콘을 포함할 수 있다. 다른 실시 예에서, 상기 예비 게이트 전극(33)은 절연 막일 수 있다. 상기 제1 마스크 패턴(35)은 상기 예비 게이트 전극(33) 상에 형성될 수 있다. 상기 제1 마스크 패턴(35)은 상기 예비 게이트 전극(33)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 마스크 패턴(37)은 상기 제1 마스크 패턴(35) 상에 형성될 수 있다. 상기 제2 마스크 패턴(37)은 상기 제1 마스크 패턴(35)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 마스크 패턴(35)은 실리콘 산화물을 포함할 수 있으며, 상기 제2 마스크 패턴(37)은 실리콘 질화물 또는 폴리실리콘을 포함할 수 있다. 상기 제1 마스크 패턴(35) 또는 상기 제2 마스크 패턴(37) 중 하나는 생략될 수 있다.
상기 제2 마스크 패턴(37), 상기 제1 마스크 패턴(35), 상기 예비 게이트 전극(33), 및 상기 버퍼 막(31)의 측면들은 수직 정렬될 수 있다. 상기 제2 마스크 패턴(37), 상기 제1 마스크 패턴(35), 상기 예비 게이트 전극(33), 및 상기 버퍼 막(31)은 예비 게이트 패턴(31, 33, 35, 37)으로 지칭될 수 있다. 상기 예비 게이트 패턴(31, 33, 35, 37)은 상기 활성 영역(23)을 가로지를 수 있다. 상기 예비 게이트 패턴(31, 33, 35, 37)은 상기 활성 영역(23) 상에 서로 평행하게 여러 개 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 예비 게이트 전극(33)의 측벽 상에 제1 스페이서(42)가 형성될 수 있다. 상기 제1 스페이서(42), 상기 제2 마스크 패턴(37), 상기 제1 마스크패턴(35), 및 상기 예비 게이트 전극(33)을 이온 주입 마스크로 사용하여 상기 활성 영역(23)에 상기 제1 도전형 불순물을 주입하여 엘디디(lightly doped drain; LDD; 43)가 형성될 수 있다(S500). 예를 들면, 상기 엘디디(LDD; 43)를 형성하는 것은 1E13 - 5E14 atom/ ㎠ 의 도즈(dose), 2-5Kev 이온주입 에너지, 및 BF2 가 적용될 수 있다. 상기 엘디디(LDD; 43)는 보론(B)을 포함할 수 있다. 상기 활성 영역(23)에 상기 제2 도전형 불순물을 주입하여 헤일러(halo; 45)가 형성될 수 있다. 상기 헤일러(halo; 45)는 상기 엘디디(LDD; 43)의 측면 및 바닥을 덮을 수 있다. 상기 엘디디(LDD; 43) 및 상기 헤일러(halo; 45)를 형성하는 것은 이온 주입 공정 및 열처리 공정을 포함할 수 있다.
상기 제1 스페이서(42)는 상기 기판(21) 상을 컨포말하게 덮을 수 있다. 예를 들면, 상기 제1 스페이서(42)는 상기 예비 게이트 패턴(31, 33, 35, 37)의 상부표면 및 측면들을 덮고, 상기 활성 영역(23) 및 상기 소자 분리 막(29)을 일정한 두께로 덮을 수 있다. 상기 제1 스페이서(42)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 제1 스페이서(42)는 상기 예비 게이트 전극(33)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 스페이서(42)는 실리콘 질화물을 포함할 수 있다. 상기 엘디디(LDD; 43)는 상기 활성 영역(23)의 상부 표면에서 일정 깊이에 이르도록 형성될 수 있다. 상기 엘디디(LDD; 43)는 상기 예비 게이트 패턴(31, 33, 35, 37)의 하부에 부분적으로 중첩될 수 있다. 상기 제1 스페이서(42)의 두께를 조절하여 상기 엘디디(LDD; 43)를 원하는 위치에 형성할 수 있다.
도 1 및 도 4를 참조하면, 상기 제1 스페이서(42) 상에 제2 스페이서(47)가 형성될 수 있다. 상기 제2 스페이서(47)를 이온 주입 마스크로 이용하여 상기 활성 영역(23) 내에 고속 식각 영역(faster etch rate part; 49)이 형성될 수 있다(S510). 예를 들면, 상기 고속 식각 영역(49)을 형성하는 것은 5E14 - 3E15 atom/ ㎠ 의 도즈(dose), 2-5Kev 이온주입 에너지, 및 PH3 가 적용될 수 있다. 상기 PH3 대신에 PH2 가 사용될 수도 있다. 상기 고속 식각 영역(49)은 인(P)을 포함할 수 있다.
상기 제2 스페이서(47)는 상기 기판(21) 상을 컨포말하게 덮을 수 있다. 예를 들면, 상기 제2 스페이서(47)는 상기 예비 게이트 패턴(31, 33, 35, 37)의 상부표면 및 측면들을 덮고, 상기 엘디디(LDD; 43) 및 상기 소자 분리 막(29)을 덮을 수 있다. 상기 제2 스페이서(47)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 제2 스페이서(47)는 상기 예비 게이트 전극(33)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 스페이서(47)는 실리콘 질화물을 포함할 수 있다. 상기 제1 스페이서(42) 및 상기 제2 스페이서(47)는 상기 예비 게이트 패턴(31, 33, 35, 37)의 측면을 차례로 덮을 수 있다.
상기 제2 스페이서(47)의 두께를 조절하여 상기 고속 식각 영역(49)을 원하는 위치에 형성할 수 있다. 상기 고속 식각 영역(49)은 상기 엘디디(LDD; 43) 내에 형성될 수 있다. 상기 고속 식각 영역(49)의 바닥은 상기 엘디디(LDD; 43)의 바닥보다 높은 레벨에 형성될 수 있다. 상기 고속 식각 영역(49)은 상기 예비 게이트 전극(33)의 외측에 정렬되도록 형성될 수 있다. 상기 활성 영역(23)은 상기 예비 게이트 전극(33)의 하부에 보존될 수 있다. 상기 엘디디(LDD; 43)는 상기 예비 게이트 전극(33)의 하부에 보존될 수 있다. 상기 고속 식각 영역(49) 및 상기 활성 영역(23) 사이에 상기 엘디디(LDD; 43)가 보존될 수 있다.
다른 실시 예에서, 상기 고속 식각 영역(49)은 상기 엘디디(LDD; 43)를 관통할 수 있다. 예를 들면, 상기 고속 식각 영역(49)의 바닥은 상기 헤일러(halo; 45) 내에 형성될 수 있다. 나아가서, 상기 고속 식각 영역(49)은 상기 엘디디(LDD; 43) 및 상기 헤일러(halo; 45)를 모두 관통할 수 있다.
도 1 및 도 5a를 참조하면, 상기 제2 스페이서(47) 상에 제3 스페이서(51)가 형성될 수 있다. 상기 제3 스페이서(51)를 형성하는 것은 박막 형성공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제3 스페이서(51)를 형성하는 동안 상기 제2 스페이서(47) 및 상기 제1 스페이서(42)가 부분적으로 제거되어 상기 고속 식각 영역(49)의 상부표면이 노출될 수 있다. 상기 제2 스페이서(47) 및 상기 제1 스페이서(42)는 상기 예비 게이트 패턴(31, 33, 35, 37) 및 상기 제3 스페이서(51) 사이에 보존될 수 있다.
상기 제3 스페이서(51)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 제3 스페이서(51)는 상기 예비 게이트 전극(33)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제3 스페이서(51)는 실리콘 질화물을 포함할 수 있다.
도 1 및 도 5b를 참조하면, 상기 제3 스페이서(51)를 형성하는 동안 상기 고속 식각 영역(49)이 부분적으로 제거되어 제1 리세스 영역(51T)이 형성될 수 있다. 예를 들면, 상기 제1 리세스 영역(51T)은 1nm - 10nm 깊이를 보일 수 있다.
도 1 및 도 5c를 참조하면, 상기 제3 스페이서(51)를 형성한 후, 추가적인 이방성 식각 공정을 이용하여 제1 리세스 영역(51T)이 형성될 수 있다. 상기 제1 리세스 영역(51T)은 상기 고속 식각 영역(49) 및 상기 엘디디(LDD; 43)을 관통할 수 있다. 예를 들면, 상기 제1 리세스 영역(51T)은 7nm - 10nm 깊이를 보일 수 있다. 상기 제1 리세스 영역(51T)의 바닥에 상기 헤일러(halo; 45)가 노출될 수 있다. 상기 제1 리세스 영역(51T)의 측벽들은 상기 제3 스페이서(51)의 측면들에 수직 정렬될 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 고속 식각 영역(49), 상기 엘디디(LDD; 43), 및 상기 헤일러(halo; 45)를 식각하여 제1 트렌치(53)가 형성될 수 있다(S520). 상기 제1 트렌치(53)는 상기 고속 식각 영역(49)에 정렬된 상부 트렌치(53A) 및 상기 상부 트렌치(53A)의 바닥에 연통된 하부 트렌치(53B)를 포함할 수 있다. 상기 상부 트렌치(53A)는 상기 엘디디(LDD; 43) 내에 형성될 수 있다. 상기 상부 트렌치(53A)에 의하여 상기 제1 스페이서(42), 상기 제2 스페이서(47) 및 상기 제3 스페이서(51)의 하부에 언더-컷(under-cut)이 형성될 수 있다. 상기 하부 트렌치(53B)는 상기 엘디디(LDD; 43)를 관통하여 상기 헤일러(halo; 45) 내에 형성될 수 있다. 상기 하부 트렌치(53B)는 상기 상부 트렌치(53A)보다 좁은 폭을 보일 수 있다. 상기 제1 트렌치(53)의 측벽은 단차(step)를 보일 수 있다. 예를 들면, 상기 상부 트렌치(53A) 및 상기 하부 트렌치(53B)에 의하여 상기 엘디디(LDD; 43)의 노출된 측면은 단차(step)를 보일 수 있다.
상기 제1 트렌치(53)를 형성하는 것은 건식 식각 공정, 습식 식각 공정, 또는 이들의 조합이 적용될 수 있다. 상기 제1 트렌치(53)를 형성하는 것은 등방성 식각 공정, 이방성 식각 공정, 또는 이들의 조합이 적용될 수 있다. 예를 들면, 상기 제1 트렌치(53)를 형성하는 것은 HBr, CF4, O2, Cl2, NF3, 또는 이들의 조합을 사용하는 등방성 건식 식각 공정을 포함할 수 있다. 본 발명자들이 확인한 바에 따르면, 인(P)을 함유하는 단결정 실리콘은 보론(B)을 함유하는 단결정 실리콘에 비하여 빠른 식각 속도를 보일 수 있다. 상기 고속 식각 영역(49)은 상기 엘디디(LDD; 43)에 비하여 상대적으로 빠른 식각 속도를 보일 수 있다. 상기 고속 식각 영역(49) 및 상기 엘디디(LDD; 43)의 구성에 기인하여 상기 상부 트렌치(53A) 및 상기 하부 트렌치(53B)의 크기와 모양이 결정될 수 있다. 상기 고속 식각 영역(49) 및 상기 엘디디(LDD; 43)의 구성을 이용하여 상기 제1 트렌치(53)의 크기, 모양, 위치를 원하는 대로 조절할 수 있다. 상기 제1 트렌치(53)는 상기 기판(21)의 전면에 걸쳐서 매우 균일하게 형성될 수 있다.
도 6c를 참조하면, 몇몇 실시 예에서 상기 고속 식각 영역(49)은 상기 상부 트렌치(53A) 및 상기 엘디디(LDD; 43) 사이에 보존될 수 있다.
도 1 및 도 7a를 참조하면, 방향성 식각(directional etch)공정을 이용하여 제2 트렌치(55)가 형성될 수 있다(S530). 예를 들면, 상기 제2 트렌치(55)의 형성에는 NH4OH, NH3OH, TMAH(Tetra Methyl Ammonium Hydroxide), KOH, NaOH, BTMH(benzyltrimethylammonium hydroxide), 또는 이들의 조합을 사용하는 습식 식각 공정이 적용될 수 있다. 상기 제2 트렌치(55)에 의하여 상기 활성 영역(23)은 시그마-모양(∑-shape)을 보일 수 있다. 상기 엘디디(LDD; 43)는 상기 예비 게이트 패턴(31, 33, 35, 37)의 하부에 보존될 수 있다. 상기 활성 영역(23)은 제1 표면(23SU), 제1 측면(23S1), 제2 측면(23S2), 및 제2 표면(23S3)을 포함할 수 있다. 상기 제1 측면(23S1) 및 상기 제1 표면(23SU) 사이에 제1 모서리(E1)가 정의될 수 있다. 상기 제1 측면(23S1) 및 상기 제2 측면(23S2) 사이에 제2 모서리(E2)가 정의될 수 있다. 상기 제1 측면(23S1) 및 상기 제2 측면(23S2)은 노치부(notched portion)을 구성할 수 있다. 상기 제1 측면(23S1) 및 상기 제2 측면(23S2)은 {111}면({111}surface)일 수 있다. 상기 제2 트렌치(55)는 상기 제1 트렌치(53)의 확장으로 해석될 수 있다.
도 7b를 참조하면, 상기 제2 트렌치(55)는 상기 엘디디(LDD; 43) 및 상기 헤일러(halo; 45)를 관통할 수 있다. 상기 제1 표면(23SU)은 상기 활성 영역(23)의 상단에 정의될 수 있다. 예를 들면, 상기 제1 표면(23SU)은 상기 버퍼 막(31)에 접촉되고 상기 제1 스페이서(42)의 하부에 연장될 수 있다. 상기 제1 측면(23S1), 상기 제2 측면(23S2), 및 상기 제2 표면(23S3)은 상기 제2 트렌치(55)에 노출될 수 있다. 상기 제1 측면(23S1)은 상기 제1 표면(23SU)과 연결될 수 있다. 상기 제1 측면(23S1)은 상기 제1 표면(23SU)에 대하여 예각을 이룰 수 있다. 상기 제2 측면(23S2)은 상기 제1 측면(23S1)의 아래에 형성될 수 있다. 상기 제2 측면(23S2)은 상기 제1 측면(23S1)과 다른 경사를 보일 수 있다. 상기 제2 측면(23S2)은 상기 기판(21)에 평행하고 상기 제2 표면(23S3)을 지나는 수평 연장선에 대하여 예각을 이룰 수 있다. 상기 제2 표면(23S3)은 상기 제2 트렌치(55)의 바닥에 노출될 수 있다. 상기 제2 표면(23S3)은 상기 제2 측면(23S2)과 연결될 수 있다. 상기 제1 표면(23SU)은 상기 활성 영역(23)의 상부 표면으로 해석될 수 있다.
상기 고속 식각 영역(49)의 위치를 제어하여 상기 제1 모서리(E1) 및 상기 제2 모서리(E2)의 위치를 원하는 위치에 형성할 수 있다. 예를 들면, 상기 제1 모서리(E1)는 상기 제1 스페이서(42)의 하부에 형성될 수 있으며, 상기 제2 모서리(E2)는 상기 예비 게이트 전극(33)의 하부에 중첩되도록 형성될 수 있다. 상기 제1 모서리(E1) 및 상기 제2 모서리(E2)는 상기 엘디디(LDD; 43)의 표면에 위치할 수 있다. 상기 제1 측면(23S1)에 상기 엘디디(LDD; 43)가 노출될 수 있다. 상기 제2 측면(23S2)에 상기 엘디디(LDD; 43), 상기 헤일러(halo; 45) 및 상기 활성 영역(23)이 노출될 수 있다.
상기 예비 게이트 전극(33)의 측면을 지나고 상기 기판(21)에 수직한 직선과 상기 제2 모서리(E2)사이의 수평 거리(X)가 정의될 수 있다. 상기 제1 표면(23SU)을 지나고 상기 기판(21)에 평행한 직선과 상기 제2 모서리(E2)사이의 수직 높이(Y)가 정의될 수 있다. 예를 들면, 상기 수평 거리(X)는 0 내지 -5nm일 수 있으며, 상기 수직 높이(Y)는 3nm 내지 7nm 일 수 있다. 상기 수평 거리(X)가 0일 경우 상기 제2 모서리(E2)가 상기 예비 게이트 전극(33)의 측면에 수직 중첩된 것으로 해석될 수 있으며, 상기 수평 거리(X)가 음(-)의 수치를 보이는 경우 상기 제2 모서리(E2)가 상기 예비 게이트 전극(33)의 하부에 수직 중첩된 것으로 해석될 수 있고, 상기 수평 거리(X)가 양(+)의 수치를 보이는 경우 상기 제2 모서리(E2)가 상기 예비 게이트 전극(33)의 외측에 정렬된 것으로 해석될 수 있다.
상기 고속 식각 영역(49)의 위치를 제어하여 상기 수평 거리(X) 및 상기 수직 높이(Y)의 위치를 상기 기판(21)의 전면에 걸쳐서 종래에 비하여 일정하게 제어할 수 있다. 몇몇 실시 예에서, 상기 수평 거리(X)의 절대값을 크게 하면서 상기 수직 높이(Y)를 종래에 비하여 상대적으로 감소시킬 수 있다. 본 발명의 실시 예들에 따른 반도체 소자는 상기 수평 거리(X) 및 상기 수직 높이(Y)의 위치에 기인하여 종래에 비하여 현저히 우수한 전기적 특성을 보일 수 있다. 본 발명자들이 확인한 바에 따르면, 상기 제2 모서리(E2)가 상기 엘디디(LDD; 43)의 표면에 위치하는 반도체 소자는 상대적으로 우수한 전기적 특성을 보이는 것으로 나타났다.
도 7c를 참조하면, 몇몇 실시 예에서 상기 제2 트렌치(55) 및 상기 엘디디(LDD; 43) 사이에 상기 고속 식각 영역(49)이 보존될 수 있다.
도 1 및 도 8을 참조하면, 상기 제2 트렌치(55) 내에 제1 반도체 막(61)이 형성될 수 있다(S540). 상기 제1 반도체 막(61)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 언도프드(undoped) 단결정 SiGe를 포함할 수 있다. 상기 제1 반도체 막(61) 내에서 Ge의 함량은 10-25% 일 수 있다. 상기 제1 반도체 막(61)은 상기 제2 트렌치(55)의 내벽을 컨포말하게 덮을 수 있다. 상기 제1 반도체 막(61)은 상기 제1 측면(23S1) 및 상기 제2 측면(23S2)을 덮을 수 있다.
도 1 및 도 9를 참조하면, 상기 제2 트렌치(55) 내에 제2 반도체 막(62)이 형성될 수 있다(S550). 상기 제2 반도체 막(62)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 SiGe를 포함할 수 있다. 상기 제2 반도체 막(62) 내에서 Ge의 함량은 상기 제1 반도체 막(61)보다 높을 수 있다. 상기 제2 반도체 막(62) 내에서 Ge의 함량은 25-50% 일 수 있다. 상기 제2 반도체 막(62)은 1E20 - 3E20 atom/㎤ 의 보론(B)을 함유할 수 있다. 상기 제2 반도체 막(62)은 상기 제2 트렌치(55)를 완전히 채울 수 있다. 상기 제2 반도체 막(62)의 상단은 상기 활성 영역(23)보다 높은 레벨에 돌출될 수 있다. 상기 제2 반도체 막(62)은 상기 제3 스페이서(51)의 측면에 접촉될 수 있다.
도 1 및 도 10을 참조하면, 상기 제3 스페이서(51) 상에 제4 스페이서(58)가 형성될 수 있다(S553). 상기 제4 스페이서(58)를 형성하는 것은 박막 형성공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제4 스페이서(58)는 상기 제3 스페이서(51)의 측면을 덮고 상기 제2 반도체 막(62)의 상부 표면을 부분적으로 덮을 수 있다. 상기 제4 스페이서(58)의 하단은 상기 제2 반도체 막(62)의 상부 표면에 접촉될 수 있다. 상기 제4 스페이서(58)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 제4 스페이서(58)는 상기 제3 스페이서(51)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제4 스페이서(58)는 실리콘 산화물을 포함할 수 있다. 상기 제4 스페이서(58)는 추가 스페이서(additional spacer)로 지칭될 수 있다.
도 1 및 도 11a를 참조하면, 상기 제2 반도체 막(62)을 부분적으로 제거하여 제2 리세스 영역(62R)이 형성될 수 있다(S556). 상기 제2 반도체 막(62)을 부분적으로 제거하는 것은 상기 예비 게이트 패턴(31, 33, 35, 37), 상기 제1 스페이서(42), 상기 제2 스페이서(47), 상기 제3 스페이서(51) 및 상기 제4 스페이서(58)를 식각 마스크로 사용하는 이방성 식각 공정이 적용될 수 있다. 상기 제2 리세스 영역(62R)의 측면 및 바닥에 상기 제2 반도체 막(62)이 노출될 수 있다. 상기 제2 리세스 영역(62R) 바닥의 수평 폭은 상부와 실질적으로 동일할 수 있다. 상기 제2 리세스 영역(62R)의 측면은 상기 제4 스페이서(58)의 측면에 수직 정렬될 수 있다. 상기 제2 리세스 영역(62R)의 바닥은 상기 활성 영역(23)의 상단보다 낮은 레벨에 형성될 수 있다.
도 11b를 참조하면, 상기 제2 반도체 막(62)을 부분적으로 제거하는 것은 상기 예비 게이트 패턴(31, 33, 35, 37), 상기 제1 스페이서(42), 상기 제2 스페이서(47), 상기 제3 스페이서(51) 및 상기 제4 스페이서(58)를 식각 마스크로 사용하는 등방성 식각 공정을 포함할 수 있다. 상기 제2 리세스 영역(62R)의 바닥은 둥글게 형성될 수 있다. 상기 제2 리세스 영역(62R)의 측면은 상기 제4 스페이서(58)의 하부에 신장될 수 있다. 상기 제2 리세스 영역(62R) 내에 상기 제4 스페이서(58)의 하부 표면이 부분적으로 노출될 수 있다.
다른 실시 예에서, 상기 제2 리세스 영역(62R)을 형성하는 것은 생략될 수 있다.
도 1 및 도 12a를 참조하면, 상기 제2 반도체 막(62) 상에 제3 반도체 막(63)이 형성될 수 있다(S560). 상기 제3 반도체 막(63)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 Si 또는 보론(B) 도프드(doped) 단결정 SiGe를 포함할 수 있다. 상기 제3 반도체 막(63) 내에서 Ge의 함량은 상기 제2 반도체 막(62) 보다 낮을 수 있다. 상기 제3 반도체 막(63) 내에서 Ge의 함량은 10% 이하 일 수 있다. 상기 제3 반도체 막(63)은 1E20 - 3E20 atom/㎤ 의 보론(B)을 함유할 수 있다. 상기 제1 반도체 막(61), 상기 제2 반도체 막(62) 및 상기 제3 반도체 막(63)은 내장 스트레서(embedded stressor; 65)를 구성할 수 있다. 상기 내장 스트레서(embedded stressor; 65)는 스트레인-유도 패턴(strain-inducing pattern)으로 지칭될 수 있다. 상기 제3 반도체 막(63)은 캐핑 막으로 지칭될 수 있다.
상기 제3 반도체 막(63)의 하단은 상기 제2 반도체 막(62)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제3 반도체 막(63)의 측면 및 바닥은 상기 제2 반도체 막(62)에 접촉될 수 있다. 상기 제3 반도체 막(63)의 상단은 상기 제2 반도체 막(62) 보다 높은 레벨에 형성될 수 있다. 상기 제4 스페이서(58)의 하단은 상기 제2 반도체 막(62)의 상단에 접촉될 수 있으며, 상기 제4 스페이서(58)의 측면은 상기 제3 반도체 막(63)에 접촉될 수 있다.
다른 실시 예에서, 상기 제1 반도체 막(61)은 생략될 수 있다.
도 12b를 참조하면, 상기 제2 반도체 막(62)의 상부 표면은 상기 제4 스페이서(58)의 하부 표면과 실질적으로 동일한 레벨에 보존될 수 있다. 제3 반도체 막(63A)은 상기 제2 반도체 막(62)보다 높은 레벨에 형성될 수 있다. 상기 제3 반도체 막(63A)의 하부 표면은 상기 제2 반도체 막(62)의 상단에 접촉될 수 있으며, 상기 제3 반도체 막(63A)의 측면은 상기 제4 스페이서(58)에 접촉될 수 있다.
도 1 및 도 13을 참조하면, 상기 기판(21) 상에 층간 절연 막(71)이 형성될 수 있다(S570). 상기 층간 절연 막(71)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
다른 실시 예에서, 상기 층간 절연 막(71)을 형성하기 전에, 상기 제3 반도체 막(63) 상에 금속 실리사이드 형성 공정, 열처리 공정, 등과 같은 몇몇 공정들이 추가적으로 수행될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 금속 실리사이드 형성 공정에 의해 상기 제3 반도체 막(63)이 금속 실리사이드 막으로 변경될 수 있다. 이와 달리, 상기 금속 실리사이드 형성 공정에 의해 상기 제3 반도체 막(63)의 일부가 금속 실리사이드 막으로 변경될 수 있다.
도 1 및 도 14를 참조하면, 상기 층간 절연 막(71)을 부분적으로 제거하고, 상기 제2 마스크 패턴(37) 및 상기 제1 마스크 패턴(35)을 제거하여 상기 예비 게이트 전극(33)이 노출될 수 있다. 상기 층간 절연 막(71), 상기 제2 마스크 패턴(37) 및 상기 제1 마스크 패턴(35)의 제거에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 상기 층간 절연 막(71)은 상기 제3 반도체 막(63) 상에 보존될 수 있다.
도 1 및 도 15를 참조하면, 상기 예비 게이트 전극(33) 및 상기 버퍼 막(31)을 제거하여 상기 활성 영역(23)을 노출하는 게이트 트렌치(33T)가 형성될 수 있다.
도 1 및 도 16a를 참조하면, 상기 게이트 트렌치(33T) 내에 제1 게이트 유전 막(73), 제2 게이트 유전 막(75), 제1 게이트 전극(77) 및 제2 게이트 전극(79)이 형성될 수 있다.
상기 제1 게이트 유전 막(73)은 상기 활성 영역(23) 상에 형성될 수 있다. 상기 제1 게이트 유전 막(73)은 계면 산화 막(interfacial oxide layer)으로 지칭될 수 있다. 상기 제1 게이트 유전 막(73)은 세정 공정을 이용하여 형성될 수 있다. 상기 제1 게이트 유전 막(73)은 실리콘 산화물을 포함할 수 있다. 상기 제2 게이트 유전 막(75)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, High-K 유전막, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 게이트 유전 막(75)은 HfO 또는 HfSiO 를 포함할 수 있다. 상기 제2 게이트 유전 막(75)은 상기 제1 게이트 전극(77)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 게이트 유전 막(73)은 상기 활성 영역(23) 및 상기 제2 게이트 유전 막(75) 사이에 개재될 수 있다.
상기 제1 게이트 전극(77)은 제2 게이트 전극(79)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 게이트 전극(77)은 일-함수(work-function)를 고려한 도전 막을 포함할 수 있다. 예를 들면, 상기 제1 게이트 전극(77)은 TiN 또는 TaN을 포함할 수 있다. 상기 제2 게이트 전극(79)은 금속 막을 포함할 수 있다.
다른 실시 예에서, 상기 제1 게이트 전극(77)은 TiAl 또는 TiAlC를 포함할 수 있다.
도 16b를 참조하면, 상기 내장 스트레서(embedded stressor; 65)는 상기 엘디디(LDD; 43) 및 상기 헤일러(halo; 45)를 관통하여 상기 활성 영역(23)에 접촉될 수 있다. 상기 내장 스트레서(65)의 바닥은 상기 헤일러(halo; 45)보다 낮은 레벨에 형성될 수 있다. 상기 내장 스트레서(65)는 상기 제1 측면(23S1) 및 상기 제2 측면(23S2)에 접촉될 수 있다. 상기 제1 반도체 막(61)은 상기 엘디디(LDD; 43) 및 상기 제2 반도체 막(62) 사이에 개재될 수 있다. 상기 제2 반도체 막(62)의 상단은 상기 제1 게이트 전극(77)의 하단보다 높은 레벨에 형성될 수 있다. 상기 제3 반도체 막(63)의 상단은 상기 제2 반도체 막(62)보다 높은 레벨에 형성될 수 있다. 상기 제3 반도체 막(63)의 상단은 상기 제1 게이트 전극(77)의 하단보다 높은 레벨에 형성될 수 있다.
상기 제1 게이트 전극(77) 및 상기 제2 반도체 막(62) 사이에 상기 제1 스페이서(42), 상기 제2 스페이서(47), 및 상기 제3 스페이서(51)가 보존될 수 있다. 상기 제1 게이트 전극(77) 및 상기 제3 반도체 막(63) 사이에 상기 제1 스페이서(42), 상기 제2 스페이서(47), 상기 제3 스페이서(51) 및 상기 제4 스페이서(58)가 보존될 수 있다. 상기 제3 반도체 막(63)의 측면은 상기 제2 반도체 막(62) 및 상기 제4 스페이서(58)에 접촉될 수 있다. 상기 제2 반도체 막(62)의 상단은 상기 제4 스페이서(58)의 바닥에 정렬될 수 있으며, 상기 제3 반도체 막(63)의 측면은 상기 제4 스페이서(58)의 측면에 정렬될 수 있다. 상기 제4 스페이서(58)의 존재에 기인하여 상기 제2 반도체 막(62)의 외측면은 상기 제3 반도체 막(63)의 측면과 어긋난 것으로 해석될 수 있다.
상기 제2 반도체 막(62) 내에서 제1 도전형 불순물들의 농도는 상기 엘디디(LDD; 43)보다 높을 수 있다. 예를 들면, 상기 제2 반도체 막(62) 내에서 보론(B)의 농도는 상기 엘디디(LDD; 43)보다 높을 수 있다. 상기 제2 반도체 막(62) 내의 제1 도전형 불순물들은 상기 제1 반도체 막(61) 내부로 확산될 수 있다. 상기 제1 반도체 막(61) 내에서 보론(B)의 농도는 상기 제2 반도체 막(62)보다 낮을 수 있다.
상기 고속 식각 영역(도 4의 49)에 주입된 인(P)은 상기 엘디디(LDD; 43) 내부로 확산될 수 있다. 상기 엘디디(LDD; 43)는 인(P) 및 보론(B)을 포함할 수 있다. 예를 들면, 상기 엘디디(LDD; 43)는 5E18 - 1E19 atom/㎤ 의 인(P)을 함유할 수 있다. 상기 고속 식각 영역(49)에 인(P)을 주입하는 동안 상기 제2 스페이서(47), 상기 제1 스페이서(42), 및 이들의 계면들에 인(P)이 잔류될 수 있다. 상기 내장 스트레서(65) 및 상기 제3 스페이서(51) 사이의 상기 제2 스페이서(47), 상기 제1 스페이서(42), 또는 이들의 계면들에 인(P)이 보존될 수 있다. 상기 엘디디(LDD; 43) 및 상기 제3 스페이서(51) 사이의 상기 제2 스페이서(47), 상기 제1 스페이서(42), 또는 이들의 계면들에도 인(P)이 보존될 수 있다.
도 16c를 참조하면, 상기 내장 스트레서(65) 및 상기 엘디디(LDD; 43) 사이에 상기 고속 식각 영역(49)이 부분적으로 보존될 수 있다.
도 16d를 참조하면, 제3 반도체 막(63B)의 하단은 둥근 모양을 보일 수 있다. 상기 제3 반도체 막(63B)의 하단은 상기 제4 스페이서(58)의 하부에 신장될 수 있다. 상기 제3 반도체 막(63B)은 상기 제4 스페이서(58)의 하부 표면에 접촉될 수 있다. 상기 제3 반도체 막(63B)과 상기 제1 스페이서(42), 상기 제2 스페이서(47), 및 상기 제3 스페이서(51) 사이에 상기 제2 반도체 막(62)이 보존될 수 있다.
도 16e를 참조하면, 상기 제3 반도체 막(63A)은 상기 제2 반도체 막(62)의 상단보다 높은 레벨에 형성될 수 있다. 상기 제3 반도체 막(63A)의 하부 표면은 상기 제2 반도체 막(62)의 상단에 접촉될 수 있으며, 상기 제3 반도체 막(63A)의 측면은 상기 제4 스페이서(58)에 접촉될 수 있다.
도 17a 내지 도 21e는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이다.
도 17a를 참조하면, 등방성 식각 공정을 이용하여 제4 스페이서(58)는 부분적으로 제거될 수 있다. 상기 제4 스페이서(58)는 상기 제3 반도체 막(63) 및 상기 제3 스페이서(51) 사이에 보존될 수 있다. 상기 제3 스페이서(51)의 측면은 노출될 수 있다. 상기 제4 스페이서(58) 및 상기 제3 반도체 막(63)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.
도 17b를 참조하면, 상기 제4 스페이서(58)의 상부 표면은 상기 제3 반도체 막(63)의 상단보다 낮은 레벨에 형성될 수 있다.
도 17c를 참조하면, 상기 제4 스페이서(58)는 완전히 제거될 수 있다. 상기 제3 반도체 막(63) 및 상기 제3 스페이서(51) 사이에 상기 제2 반도체 막(62)의 상단이 노출될 수 있다.
도 17d를 참조하면, 상기 제4 스페이서(58)의 상부 표면은 상기 제3 반도체 막(63)의 상단보다 높은 레벨에 형성될 수 있다. 상기 제4 스페이서(58)의 상부 표면은 경사진 프로파일을 보일 수 있다.
도 17e를 참조하면, 상기 제3 반도체 막(63A)은 상기 제2 반도체 막(62)보다 높은 레벨에 형성될 수 있다. 상기 제3 반도체 막(63A) 및 상기 제3 스페이서(51) 사이에 상기 제4 스페이서(58)가 보존될 수 있다.
도 18을 참조하면, 상기 기판(21) 상에 식각 정지 막(83) 및 층간 절연 막(71)이 차례로 형성될 수 있다. 상기 식각 정지 막(83)은 상기 제3 반도체 막(63) 및 상기 제4 스페이서(58) 상을 덮을 수 있다. 상기 식각 정지 막(83)은 상기 층간 절연 막(71)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 층간 절연 막(71)은 실리콘 산화물을 포함할 수 있으며, 상기 식각 정지 막(83)은 실리콘 질화물을 포함할 수 있다.
도 19를 참조하면, 상기 층간 절연 막(71) 및 상기 식각 정지 막(83)을 부분적으로 제거하고, 상기 제2 마스크 패턴(37) 및 상기 제1 마스크 패턴(35)을 제거하여 상기 예비 게이트 전극(33)이 노출될 수 있다. 상기 식각 정지 막(83) 및 상기 층간 절연 막(71)은 상기 제3 반도체 막(63) 및 상기 제4 스페이서(58) 상에 보존될 수 있다.
도 20을 참조하면, 상기 예비 게이트 전극(33) 및 상기 버퍼 막(31)을 제거하여 상기 활성 영역(23)을 노출하는 게이트 트렌치(33T)가 형성될 수 있다.
도 21a를 참조하면, 상기 게이트 트렌치(33T) 내에 제1 게이트 유전 막(73), 제2 게이트 유전 막(75), 제1 게이트 전극(77) 및 제2 게이트 전극(79)이 형성될 수 있다. 상기 식각 정지 막(83)은 상기 제3 반도체 막(63) 및 상기 제4 스페이서(58)를 덮을 수 있다. 상기 식각 정지 막(83)은 상기 제3 반도체 막(63) 및 상기 제4 스페이서(58)의 상단들보다 높은 레벨에 형성될 수 있다.
도 21b를 참조하면, 식각 정지 막(83A)은 상기 제3 반도체 막(63)의 상부 표면을 덮고 상기 제3 반도체 막(63)의 측면을 부분적으로 덮을 수 있다. 상기 식각 정지 막(83A)의 하단은 상기 제3 반도체 막(63)의 상단보다 낮은 레벨에 신장될 수 있다. 상기 제4 스페이서(58)의 상부 표면은 상기 제3 반도체 막(63)의 상단보다 낮은 레벨에 형성될 수 있다.
도 21c를 참조하면, 상기 제4 스페이서(58)가 완전히 제거된 경우, 식각 정지 막(83B)은 상기 제3 반도체 막(63) 및 상기 제3 스페이서(51) 사이를 채우고 상기 제2 반도체 막(62)의 상단에 접촉될 수 있다.
도 21d를 참조하면, 상기 제3 반도체 막(63B)의 하단은 둥근 모양을 보일 수 있다.
도 21e를 참조하면, 상기 제3 반도체 막(63A)은 상기 제2 반도체 막(62)의 상단보다 높은 레벨에 형성될 수 있다.
도 22a 및 도 22b는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이다.
도 22a를 참조하면, 기판(21) 상에 웰(well; 22), 활성 영역(23), 소자 분리 막(29), 게이트 유전막(131), 제1 게이트 전극(133), 제2 게이트 전극(181), 내측 스페이서(134), 제1 스페이서(142), 엘디디(lightly doped drain; LDD; 43), 헤일러(halo; 45), 제2 스페이서(147), 제3 스페이서(151), 제4 스페이서(158), 내장 스트레서(65), 식각 정지 막(183), 층간 절연 막(185)이 형성될 수 있다. 상기 게이트 유전막(131) 및 상기 제1 게이트 전극(133)은 상기 내장 스트레서(65)보다 먼저 형성될 수 있다. 상기 식각 정지 막(183)은 상기 제3 반도체 막(63)의 상부 표면을 덮고 상기 제4 스페이서(158)의 측면을 덮을 수 있다.
상기 게이트 유전막(131)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, High-K 유전막, 또는 이들의 조합을 포함할 수 있다. 상기 제1 게이트 전극(133)은 폴리실리콘, 금속실리사이드, 금속, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 제2 게이트 전극(181)은 금속실리사이드, 금속, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 내측 스페이서(134)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다.
도 22b를 참조하면, 제4 스페이서(158)는 상기 제3 반도체 막(63) 및 상기 제3 스페이서(151) 사이에 보존될 수 있다. 상기 식각 정지 막(183)은 상기 제3 반도체 막(63) 및 상기 제4 스페이서(158)의 상부 표면을 덮고 상기 제3 스페이서(151)의 측면을 덮을 수 있다.
도 23 내지 도 29a는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이고, 도 29b는 도 29a의 일부분을 상세히 보여주는 확대도 이다.
도 23을 참조하면, 기판(21) 상의 제1 영역(11)에 제1 웰(well; 22), 제1 활성 영역(23), 제1 소자 분리 막(29), 제1 버퍼 막(31), 제1 예비 게이트 전극(33), 제1 하부 마스크 패턴(35), 및 제1 상부 마스크 패턴(37)이 형성될 수 있다. 상기 기판(21)은 제1 도전형 불순물들을 포함할 수 있다. 상기 제1 웰(well; 22)은 상기 제1 도전형과 다른 제2 도전형 불순물들을 포함할 수 있다. 이하에서는 상기 제1 도전형이 p형이고 상기 제2 도전형은 n형인 경우를 상정하여 설명하기로 한다.
상기 제1 소자 분리 막(29)에 의하여 상기 제1 웰(well; 22) 내에 상기 제1 활성 영역(23)이 한정될 수 있다. 상기 제1 예비 게이트 전극(33)은 상기 제1 활성 영역(23)을 가로지르도록 형성될 수 있다. 상기 제1 상부 마스크 패턴(37), 상기 제1 하부 마스크 패턴(35), 상기 제1 예비 게이트 전극(33), 및 상기 제1 버퍼 막(31)은 제1 예비 게이트 패턴(31, 33, 35, 37)으로 지칭될 수 있다. 상기 제1 예비 게이트 패턴(31, 33, 35, 37)은 상기 제1 활성 영역(23)을 가로지를 수 있다. 상기 제1 예비 게이트 패턴(31, 33, 35, 37)은 상기 제1 활성 영역(23) 상에 서로 평행하게 여러 개 형성될 수 있다.
상기 제1 예비 게이트 전극(33)의 측벽 상에 제1 내측 스페이서(42)가 형성될 수 있다. 상기 제1 내측 스페이서(42), 상기 제1 상부 마스크 패턴(37), 상기 제1 하부 마스크패턴(35), 및 상기 제1 예비 게이트 전극(33)을 이온 주입 마스크로 사용하여 상기 제1 활성 영역(23)에 상기 제1 도전형 불순물을 주입하여 제1 엘디디(lightly doped drain; LDD; 43)가 형성될 수 있다. 상기 제1 활성 영역(23)에 상기 제2 도전형 불순물을 주입하여 제1 헤일러(halo; 45)가 형성될 수 있다. 상기 제1 헤일러(halo; 45)는 상기 제1 엘디디(LDD; 43)의 측면 및 바닥을 덮을 수 있다. 상기 제1 엘디디(LDD; 43) 및 상기 제1 헤일러(halo; 45)를 형성하는 것은 이온 주입 공정 및 열처리 공정을 포함할 수 있다.
상기 제1 내측 스페이서(42) 상에 제1 중간 스페이서(47)가 형성될 수 있다. 상기 제1 중간 스페이서(47)를 이온 주입 마스크로 이용하여 상기 제1 활성 영역(23) 내에 제1 고속 식각 영역(faster etch rate part; 49)이 형성될 수 있다. 상기 제1 중간 스페이서(47) 상에 제1 외측 스페이서(51)가 형성될 수 있다. 상기 제1 외측 스페이서(51)를 형성하는 것은 박막 형성공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제1 고속 식각 영역(49)의 상부표면이 노출될 수 있다.
상기 기판(21) 상의 제2 영역(12)에 제2 웰(well; 422), 제2 활성 영역(423), 제2 소자 분리 막(429), 제2 버퍼 막(431), 제2 예비 게이트 전극(433), 제2 하부 마스크 패턴(435), 및 제2 상부 마스크 패턴(437)이 형성될 수 있다. 상기 제2 웰(well; 422)은 제2 도전형 불순물들을 포함할 수 있다. 상기 제2 영역(12)은 상기 제1 영역(11)에 비하여 패턴 밀도가 낮을 수 있다. 상기 제2 영역(12)은 상기 제1 영역(11)에 비하여 개구율(open ratio)이 높을 수 있다.
상기 제2 소자 분리 막(429)에 의하여 상기 제2 웰(well; 422) 내에 상기 제2 활성 영역(423)이 한정될 수 있다. 상기 제2 예비 게이트 전극(433)은 상기 제2 활성 영역(423)을 가로지르도록 형성될 수 있다. 상기 제2 상부 마스크 패턴(437), 상기 제2 하부 마스크 패턴(435), 상기 제2 예비 게이트 전극(433), 및 상기 제2 버퍼 막(431)은 제2 예비 게이트 패턴(431, 433, 435, 437)으로 지칭될 수 있다. 상기 제2 예비 게이트 패턴(431, 433, 435, 437)은 상기 제2 활성 영역(423)을 가로지를 수 있다. 상기 제2 예비 게이트 패턴(431, 433, 435, 437)은 상기 제2 활성 영역(423) 상에 서로 평행하게 여러 개 형성될 수 있다.
상기 제2 예비 게이트 전극(433)의 측벽 상에 제2 내측 스페이서(442)가 형성될 수 있다. 상기 제2 내측 스페이서(442), 상기 제2 상부 마스크 패턴(437), 상기 제2 하부 마스크패턴(435), 및 상기 제2 예비 게이트 전극(433)을 이온 주입 마스크로 사용하여 상기 제2 활성 영역(423)에 상기 제1 도전형 불순물을 주입하여 제2 엘디디(lightly doped drain; LDD; 443)가 형성될 수 있다. 상기 제2 활성 영역(423)에 상기 제2 도전형 불순물을 주입하여 제2 헤일러(halo; 445)가 형성될 수 있다. 상기 제2 헤일러(halo; 445)는 상기 제2 엘디디(LDD; 443)의 측면 및 바닥을 덮을 수 있다. 상기 제2 엘디디(LDD; 443) 및 상기 제2 헤일러(halo; 445)를 형성하는 것은 이온 주입 공정 및 열처리 공정을 포함할 수 있다.
상기 제2 내측 스페이서(442) 상에 제2 중간 스페이서(447)가 형성될 수 있다. 상기 제2 중간 스페이서(447)를 이온 주입 마스크로 이용하여 상기 제2 활성 영역(423) 내에 제2 고속 식각 영역(faster etch rate part; 449)이 형성될 수 있다. 상기 제2 중간 스페이서(447) 상에 제2 외측 스페이서(451)가 형성될 수 있다. 상기 제2 외측 스페이서(451)를 형성하는 것은 박막 형성공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제2 고속 식각 영역(449)의 상부표면이 노출될 수 있다.
상기 제1 엘디디(LDD; 43) 및 상기 제2 엘디디(LDD; 443)는 보론(B)을 포함할 수 있다. 상기 제2 엘디디(LDD; 443)는 상기 제1 엘디디(LDD; 43)와 다른 농도의 보론(B)을 포함할 수 있으나, 간략한 설명을 위하여 이하에서는 상기 제2 엘디디(LDD; 443)가 상기 제1 엘디디(LDD; 43)와 유사한 농도의 보론(B)을 포함한 경우를 상정하여 설명하기로 한다. 상기 제1 고속 식각 영역(49) 및 상기 제2 고속 식각 영역(449)은 인(P)을 포함할 수 있다. 상기 제2 고속 식각 영역(449)은 상기 제1 고속 식각 영역(49)과 다른 농도의 인(P)을 포함할 수 있으나, 간략한 설명을 위하여 이하에서는 상기 제2 고속 식각 영역(449)이 상기 제1 고속 식각 영역(49)과 유사한 농도의 인(P)을 포함한 경우를 상정하여 설명하기로 한다.
도 24를 참조하면, 등방성 식각 공정, 이방성 식각 공정, 및 방향성 식각(directional etch)공정의 조합을 이용하여 상기 제1 활성 영역(23) 내에 제1 트렌치(55) 및 상기 제2 활성 영역(323) 내에 제2 트렌치(455)가 형성될 수 있다. 예를 들면, 상기 제1 트렌치(55) 및 상기 제2 트렌치(455)의 형성에는 NH4OH, NH3OH, TMAH(Tetra Methyl Ammonium Hydroxide), KOH, NaOH, BTMH(benzyltrimethylammonium hydroxide), 또는 이들의 조합을 사용하는 습식 식각 공정이 포함될 수 있다.
상기 제1 트렌치(55)에 의하여 상기 제1 활성 영역(23)은 제1 시그마-모양(∑-shape)을 보일 수 있다. 상기 제1 엘디디(LDD; 43)는 상기 제1 예비 게이트 패턴(31, 33, 35, 37)의 하부에 보존될 수 있다. 상기 제1 활성 영역(23)은 제1 표면(23SU), 제1 측면(23S1), 제2 측면(23S2), 및 제2 표면(23S3)을 포함할 수 있다. 상기 제1 측면(23S1) 및 상기 제1 표면(23SU) 사이에 제1 모서리(E1)가 정의될 수 있다. 상기 제1 측면(23S1) 및 상기 제2 측면(23S2) 사이에 제2 모서리(E2)가 정의될 수 있다.
상기 제2 트렌치(455)에 의하여 상기 제2 활성 영역(423)은 제2 시그마-모양(∑-shape)을 보일 수 있다. 상기 제2 엘디디(LDD; 443)는 상기 제2 예비 게이트 패턴(431, 433, 435, 437)의 하부에 보존될 수 있다. 상기 제2 활성 영역(423)은 제3 표면(423SU), 제3 측면(423S1), 제4 측면(423S2), 및 제4 표면(423S3)을 포함할 수 있다. 상기 제3 측면(423S1) 및 상기 제3 표면(423SU) 사이에 제3 모서리(E41)가 정의될 수 있다. 상기 제3 측면(423S1) 및 상기 제4 측면(423S2) 사이에 제4 모서리(E42)가 정의될 수 있다.
상기 제1 엘디디(LDD; 43) 및 상기 제1 고속 식각 영역(49)의 구성을 이용하여 상기 제1 모서리(E1) 및 상기 제2 모서리(E2)의 위치를 원하는 위치에 형성할 수 있다. 상기 제1 모서리(E1) 및 상기 제2 모서리(E2)는 상기 제1 엘디디(LDD; 43)의 표면에 위치할 수 있다. 상기 제2 엘디디(LDD; 443) 및 상기 제2 고속 식각 영역(449)의 구성을 이용하여 상기 제3 모서리(E41) 및 상기 제4 모서리(E42)의 위치를 원하는 위치에 형성할 수 있다. 상기 제3 모서리(E41) 및 상기 제4 모서리(E42)는 상기 제2 엘디디(LDD; 443)의 표면에 위치할 수 있다.
상기 제1 트렌치(55)는 상기 제1 예비 게이트 패턴(31, 33, 35, 37)에 오프셋 정렬된 것으로 해석될 수 있으며, 상기 제2 트렌치(455)는 상기 제2 예비 게이트 패턴(431, 433, 435, 437)에 오프셋 정렬된 것으로 해석될 수 있다. 상기 제2 트렌치(455)의 수평 폭은 상기 제1 트렌치(55)보다 2배 내지 100배 클 수 있다.
도 25를 참조하면, 상기 제1 트렌치(55) 내에 제1 하부 반도체 막(61)이 형성될 수 있으며, 상기 제2 트렌치(455) 내에 제2 하부 반도체 막(461)이 형성될 수 있다. 상기 제1 하부 반도체 막(61) 상에 제1 중간 반도체 막(62)이 형성될 수 있으며, 상기 제2 하부 반도체 막(461) 상에 제2 중간 반도체 막(462)이 형성될 수 있다. 상기 제2 중간 반도체 막(462)의 상단은 상기 제1 중간 반도체 막(62)보다 높은 레벨에 형성될 수 있다. 상기 제1 중간 반도체 막(62)의 상단 및 상기 제2 중간 반도체 막(462)의 상단 사이는 제1 수직 높이(V1) 일 수 있다.
상기 제2 하부 반도체 막(461)은 상기 제1 하부 반도체 막(61)과 동시에 형성된 동일한 물질막일 수 있으며, 상기 제2 중간 반도체 막(462)은 상기 제1 중간 반도체 막(62)과 동시에 형성된 동일한 물질막일 수 있다. 예를 들면, 상기 제1 하부 반도체 막(61) 및 상기 제2 하부 반도체 막(461)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 언도프드(undoped) 단결정 SiGe를 포함할 수 있다. 상기 제1 하부 반도체 막(61) 및 상기 제2 하부 반도체 막(461) 내에서 Ge의 함량은 10-25% 일 수 있다. 상기 제1 중간 반도체 막(62) 및 상기 제2 중간 반도체 막(462)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 SiGe를 포함할 수 있다. 상기 제1 중간 반도체 막(62) 및 상기 제2 중간 반도체 막(462) 내에서 Ge의 함량은 25-50% 일 수 있다.
도 26을 참조하면, 상기 제1 외측 스페이서(51) 상에 제1 추가 스페이서(additional spacer; 58) 및 상기 제2 외측 스페이서(451) 상에 제2 추가 스페이서(458)가 형성될 수 있다. 상기 제1 추가 스페이서(58) 및 상기 제2 추가 스페이서(458)는 상기 제1 외측 스페이서(51) 및 상기 제2 외측 스페이서(451)와 다른 물질을 포함할 수 있다. 예를 들면, 상기 제1 외측 스페이서(51) 및 상기 제2 외측 스페이서(451)는 실리콘 질화물을 포함할 수 있으며, 상기 제1 추가 스페이서(58) 및 상기 제2 추가 스페이서(458)는 실리콘 산화물을 포함할 수 있다.
상기 제1 추가 스페이서(58) 및 상기 제2 추가 스페이서(458)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 제1 추가 스페이서(58)는 상기 제1 중간 반도체 막(62)의 상단을 부분적으로 덮을 수 있다. 상기 제1 추가 스페이서(58)의 바닥은 상기 제1 중간 반도체 막(62)의 상부 표면에 접촉될 수 있다. 상기 제2 추가 스페이서(458)는 상기 제2 중간 반도체 막(462)의 상단을 부분적으로 덮을 수 있다. 상기 제2 추가 스페이서(458)의 바닥은 상기 제2 중간 반도체 막(462)의 상부 표면에 접촉될 수 있다.
도 27을 참조하면, 상기 제1 중간 반도체 막(62)을 부분적으로 제거하여 제1 리세스 영역(62R)이 형성될 수 있으며, 상기 제2 중간 반도체 막(462)을 부분적으로 제거하여 제2 리세스 영역(462R)이 형성될 수 있다. 상기 제1 리세스 영역(62R)의 수평 폭은 상기 제2 리세스 영역(462R)의 수평 폭 보다 좁을 수 있다.
도 28을 참조하면, 상기 제1 중간 반도체 막(62) 상에 제1 상부 반도체 막(63)이 형성될 수 있으며, 상기 제2 중간 반도체 막(462) 상에 제2 상부 반도체 막(463)이 형성될 수 있다. 상기 제1 상부 반도체 막(63) 및 상기 제2 상부 반도체 막(463)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 Si을 포함할 수 있다. 상기 제1 하부 반도체 막(61), 상기 제1 중간 반도체 막(62) 및 상기 제1 상부 반도체 막(63)은 제1 내장 스트레서(embedded stressor; 65)를 구성할 수 있다. 상기 제2 하부 반도체 막(461), 상기 제2 중간 반도체 막(462) 및 상기 제2 상부 반도체 막(463)은 제2 내장 스트레서(465)를 구성할 수 있다.
상기 제1 상부 반도체 막(63)은 상기 제1 리세스 영역(62R)을 채우고 상기 제1 중간 반도체 막(62)보다 높은 레벨에 돌출될 수 있다. 상기 제1 상부 반도체 막(63)은 제1 두께(D1)를 보일 수 있다. 상기 제2 상부 반도체 막(463)은 상기 제2 리세스 영역(462R)을 채우고 상기 제2 중간 반도체 막(462)보다 높은 레벨에 돌출될 수 있다. 상기 제2 상부 반도체 막(463)은 제2 두께(D2)를 보일 수 있다. 상기 제1 리세스 영역(62R)의 수평 폭이 상기 제2 리세스 영역(462R)보다 좁은 것에 기인하여, 상기 제1 중간 반도체 막(62)의 성장 속도는 상기 제2 상부 반도체 막(463)보다 빠를 수 있다. 상기 제1 상부 반도체 막(63)의 상기 제1 두께(D1)는 상기 제2 상부 반도체 막(463)의 상기 제2 두께(D2)보다 두꺼울 수 있다.
상기 제1 상부 반도체 막(63)의 상단 및 상기 제2 상부 반도체 막(463)의 상단 사이는 제2 수직 높이(V2) 일 수 있다. 상기 제1 중간 반도체 막(62)의 상단 및 상기 제2 중간 반도체 막(462)의 상단 사이는 상기 제1 수직 높이(V1) 일 수 있다. 상기 제2 수직 높이(V2)는 상기 제1 수직 높이(V1)보다 작을 수 있다. 상기 제1 내장 스트레서(65)의 상단과 상기 제2 내장 스트레서(465)의 상단 간의 높이 차를 최소화할 수 있다.
도 29a를 참조하면, 상기 기판(21) 상에 제1 층간 절연 막(71) 및 제2 층간 절연 막(471)이 형성될 수 있다. 상기 제1 예비 게이트 패턴(31, 33, 35, 37)을 제거하여 상기 제1 활성 영역(23)이 노출될 수 있으며, 상기 제2 예비 게이트 패턴(431, 433, 435, 437)을 제거하여 상기 제2 활성 영역(423)이 노출될 수 있다.
상기 제1 활성 영역(23) 상에 제1 게이트 유전 막(73), 제2 게이트 유전 막(75), 제1 게이트 전극(77) 및 제2 게이트 전극(79)이 형성될 수 있다. 상기 제2 활성 영역(423) 상에 제3 게이트 유전 막(473), 제4 게이트 유전 막(475), 제3 게이트 전극(477) 및 제4 게이트 전극(479)이 형성될 수 있다. 상기 제3 게이트 유전 막(473)은 상기 제1 게이트 유전 막(73)과 유사한 구성을 보일 수 있으며, 상기 제4 게이트 유전 막(475)은 상기 제2 게이트 유전 막(75)과 유사한 구성을 보일 수 있고, 상기 제3 게이트 전극(477)은 상기 제1 게이트 전극(77)과 유사한 구성을 보일 수 있으며, 상기 제4 게이트 전극(479)은 상기 제2 게이트 전극(79)과 유사한 구성을 보일 수 있다.
도 29b를 참조하면, 상기 제1 내장 스트레서(65)는 상기 제1 하부 반도체 막(61), 상기 제1 중간 반도체 막(62) 및 상기 제1 상부 반도체 막(63)을 포함할 수 있다. 상기 제2 내장 스트레서(465)는 상기 제2 하부 반도체 막(461), 상기 제2 중간 반도체 막(462) 및 상기 제2 상부 반도체 막(463)을 포함할 수 있다.
상기 제1 상부 반도체 막(63)의 수평 폭은 상기 제2 상부 반도체 막(463)보다 좁을 수 있다. 상기 제1 상부 반도체 막(63)의 하단은 상기 제1 중간 반도체 막(62)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 중간 반도체 막(62)은 상기 제1 상부 반도체 막(63)의 측면 및 바닥에 접촉될 수 있다. 상기 제1 상부 반도체 막(63)의 상기 제1 두께(D1)는 상기 제2 상부 반도체 막(463)의 상기 제2 두께(D2)보다 두꺼울 수 있다. 상기 제1 중간 반도체 막(62)의 상단 및 상기 제2 중간 반도체 막(462)의 상단 사이는 상기 제1 수직 높이(V1) 일 수 있다. 상기 제1 상부 반도체 막(63)의 상단 및 상기 제2 상부 반도체 막(463)의 상단 사이는 상기 제2 수직 높이(V2) 일 수 있다. 상기 제2 수직 높이(V2)는 상기 제1 수직 높이(V1)보다 작을 수 있다. 상기 제1 내장 스트레서(65)의 상단과 상기 제2 내장 스트레서(465)의 상단 간의 높이 차를 최소화할 수 있다. 상기 제1 내장 스트레서(65) 및 상기 제2 내장 스트레서(465)의 상단들의 레벨을 제어할 수 있다.
도 30 내지 도 34a는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들이고, 도 34b는 도 34a의 일부분을 상세히 보여주는 확대도 이다.
도 30을 참조하면, 기판(21) 상에 제1 영역(11)을 덮고 제2 영역(12)을 노출하는 제3 마스크 패턴(62M)이 형성될 수 있다. 상기 제3 마스크 패턴(62M)은 사진 공정을 이용하여 형성될 수 있다. 제1 중간 반도체 막(62)은 상기 제3 마스크 패턴(62M)으로 덮일 수 있으며, 제2 중간 반도체 막(462)은 노출될 수 있다. 상기 제2 중간 반도체 막(462)의 상단은 상기 제1 중간 반도체 막(62)보다 높은 레벨에 형성될 수 있다. 상기 제1 중간 반도체 막(62)의 상단 및 상기 제2 중간 반도체 막(462)의 상단 사이는 제1 수직 높이(V1) 일 수 있다. 이하에서는 다른 실시 예들과의 차이점만 간략하게 설명하기로 한다.
도 31을 참조하면, 상기 제3 마스크 패턴(62M) 및 제2 추가 스페이서(458)를 식각 마스크로 사용하여 상기 제2 중간 반도체 막(462)을 부분적으로 제거하여 예비 리세스 영역(462R1)이 형성될 수 있다. 상기 예비 리세스 영역(462R1)의 바닥은 상기 제1 중간 반도체 막(62)의 상단과 유사한 레벨에 형성될 수 있다. 상기 제3 마스크 패턴(62M)은 제거될 수 있다.
다른 실시 예에서, 상기 예비 리세스 영역(462R1)의 바닥은 상기 제1 중간 반도체 막(62)의 상단보다 낮은 레벨에 형성될 수 있다.
도 32를 참조하면, 상기 제1 중간 반도체 막(62)을 부분적으로 제거하여 제1 리세스 영역(62R)이 형성될 수 있다. 상기 제1 리세스 영역(62R)이 형성되는 동안, 상기 예비 리세스 영역(462R1) 내에 노출된 상기 제2 중간 반도체 막(462) 또한 부분적으로 제거되어 제2 리세스 영역(462R2)이 형성될 수 있다. 상기 제1 리세스 영역(62R)의 수평 폭은 상기 제2 리세스 영역(462R2)의 수평 폭 보다 좁을 수 있다.
도 33을 참조하면, 상기 제1 중간 반도체 막(62) 상에 제1 상부 반도체 막(63)이 형성될 수 있으며, 상기 제2 중간 반도체 막(462) 상에 제2 상부 반도체 막(463)이 형성될 수 있다. 상기 제1 상부 반도체 막(63) 및 상기 제2 상부 반도체 막(463)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) 단결정 Si을 포함할 수 있다. 상기 제1 하부 반도체 막(61), 상기 제1 중간 반도체 막(62) 및 상기 제1 상부 반도체 막(63)은 제1 내장 스트레서(embedded stressor; 65)를 구성할 수 있다. 상기 제2 하부 반도체 막(461), 상기 제2 중간 반도체 막(462) 및 상기 제2 상부 반도체 막(463)은 제2 내장 스트레서(465)를 구성할 수 있다.
상기 제1 상부 반도체 막(63)은 상기 제1 리세스 영역(62R)을 채우고 상기 제1 중간 반도체 막(62)보다 높은 레벨에 돌출될 수 있다. 상기 제1 상부 반도체 막(63)은 제3 두께(D3)를 보일 수 있다. 상기 제2 상부 반도체 막(463)은 상기 제2 리세스 영역(462R2)을 채우고 상기 제2 중간 반도체 막(462)보다 높은 레벨에 돌출될 수 있다. 상기 제2 상부 반도체 막(463)은 제4 두께(D4)를 보일 수 있다. 상기 제1 리세스 영역(62R)의 수평 폭이 상기 제2 리세스 영역(462R2)보다 좁은 것에 기인하여, 상기 제1 중간 반도체 막(62)의 성장 속도는 상기 제2 상부 반도체 막(463)보다 빠를 수 있다. 상기 제1 상부 반도체 막(63)의 상기 제3 두께(D3)는 상기 제2 상부 반도체 막(463)의 상기 제4 두께(D4)보다 두꺼울 수 있다. 상기 제2 상부 반도체 막(463)의 상단은 상기 제1 상부 반도체 막(63)의 상단보다 낮은 레벨에 형성될 수 있다.
상기 제1 상부 반도체 막(63)의 상단 및 상기 제2 상부 반도체 막(463)의 상단 사이는 제3 수직 높이(V3) 일 수 있다. 상기 제1 중간 반도체 막(62)의 상단 및 상기 제2 중간 반도체 막(462)의 상단 사이는 상기 제1 수직 높이(V1) 일 수 있다. 상기 제3 수직 높이(V3)는 상기 제1 수직 높이(V1)보다 작을 수 있다. 상기 제1 내장 스트레서(65)의 상단과 상기 제2 내장 스트레서(465)의 상단 간의 높이 차를 최소화할 수 있다. 상기 제1 내장 스트레서(65) 및 상기 제2 내장 스트레서(465)의 상단들의 레벨을 제어할 수 있다.
도 34a를 참조하면, 상기 기판(21) 상에 제1 층간 절연 막(71) 및 제2 층간 절연 막(471)이 형성될 수 있다. 상기 제1 예비 게이트 패턴(31, 33, 35, 37)을 제거하여 상기 제1 활성 영역(23)이 노출될 수 있으며, 상기 제2 예비 게이트 패턴(431, 433, 435, 437)을 제거하여 상기 제2 활성 영역(423)이 노출될 수 있다.
상기 제1 활성 영역(23) 상에 제1 게이트 유전 막(73), 제2 게이트 유전 막(75), 제1 게이트 전극(77) 및 제2 게이트 전극(79)이 형성될 수 있다. 상기 제2 활성 영역(423) 상에 제3 게이트 유전 막(473), 제4 게이트 유전 막(475), 제3 게이트 전극(477) 및 제4 게이트 전극(479)이 형성될 수 있다. 상기 제3 게이트 유전 막(473)은 상기 제1 게이트 유전 막(73)과 유사한 구성을 보일 수 있으며, 상기 제4 게이트 유전 막(475)은 상기 제2 게이트 유전 막(75)과 유사한 구성을 보일 수 있고, 상기 제3 게이트 전극(477)은 상기 제1 게이트 전극(77)과 유사한 구성을 보일 수 있으며, 상기 제4 게이트 전극(479)은 상기 제2 게이트 전극(79)과 유사한 구성을 보일 수 있다.
도 34B를 참조하면, 상기 제1 내장 스트레서(65)는 상기 제1 하부 반도체 막(61), 상기 제1 중간 반도체 막(62) 및 상기 제1 상부 반도체 막(63)을 포함할 수 있다. 상기 제2 내장 스트레서(465)는 상기 제2 하부 반도체 막(461), 상기 제2 중간 반도체 막(462) 및 상기 제2 상부 반도체 막(463)을 포함할 수 있다.
상기 제1 상부 반도체 막(63)의 수평 폭은 상기 제2 상부 반도체 막(463)보다 좁을 수 있다. 상기 제1 상부 반도체 막(63)의 하단은 상기 제1 중간 반도체 막(62)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 중간 반도체 막(62)은 상기 제1 상부 반도체 막(63)의 측면 및 바닥에 접촉될 수 있다. 상기 제1 상부 반도체 막(63)의 상기 제3 두께(D3)는 상기 제2 상부 반도체 막(463)의 상기 제4 두께(D4)보다 두꺼울 수 있다. 상기 제1 중간 반도체 막(62)의 상단 및 상기 제2 중간 반도체 막(462)의 상단 사이는 상기 제1 수직 높이(V1) 일 수 있다. 상기 제1 상부 반도체 막(63)의 상단 및 상기 제2 상부 반도체 막(463)의 상단 사이는 상기 제3 수직 높이(V3) 일 수 있다. 상기 제3 수직 높이(V3)는 상기 제1 수직 높이(V1)보다 작을 수 있다. 상기 제1 내장 스트레서(65)의 상단과 상기 제2 내장 스트레서(465)의 상단 간의 높이 차를 최소화할 수 있다. 상기 제1 내장 스트레서(65) 및 상기 제2 내장 스트레서(465)의 상단들의 레벨을 제어할 수 있다.
도 35 및 도 36은 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
도 35를 참조하면, 도 1 내지 도 34b를 참조하여 설명한 것과 유사한 반도체 소자는 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 34b를 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 나아가서, 도 1 내지 도 34b를 참조하여 설명한 것과 유사한 반도체 소자는 외장형 메모리 카드와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 36을 참조하면, 도 1 내지 도 34b를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 34b를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 마이크로 프로세서 유닛(2120)은 상기 내장 스트레서(embedded stressor; 65)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 내장 스트레서(65)의 구성에 기인하여 종래에 비하여 우수한 전기적 특성을 보일 수 있다.
도 37은 본 발명의 기술적 사상이 적용된 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다.
도 37을 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 34b를 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다. 예를 들면, 상기 마이크로프로세서(2414)는 상기 내장 스트레서(embedded stressor; 65)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 상기 내장 스트레서(65)의 구성에 기인하여 종래에 비하여 우수한 전기적 특성을 보일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 제1 영역 12: 제2 영역
21: 기판 22: 웰
23: 활성 영역 23SU: 제1 표면
23S1: 제1 측면 23S2: 제2 측면
23S3: 제2 표면 E1: 제1 모서리
E2: 제2 모서리 29: 소자분리 막
31: 버퍼 막 33: 예비 게이트 전극
35, 37: 마스크 패턴 42: 제1 스페이서
43: 엘디디(lightly doped drain; LDD)
45: 헤일러(halo) 47: 제2 스페이서
49: 고속 식각 영역(faster etch rate part)
51: 제3 스페이서 51T: 제1 리세스 영역
53, 55: 트렌치 58: 제4 스페이서
61: 제1 반도체 막 62: 제2 반도체 막
62R: 제2 리세스 영역 63, 63A, 63B: 제3 반도체 막
65: 내장 스트레서(embedded stressor)
71: 층간 절연 막 73: 제1 게이트 유전 막
75: 제2 게이트 유전 막 77: 제1 게이트 전극
79: 제2 게이트 전극 83, 83A, 83B: 식각 정지 막
131: 게이트 유전막
133: 제1 게이트 전극 134: 내측 스페이서
142: 제1 스페이서 147: 제2 스페이서
151: 제3 스페이서 158: 제4 스페이서
181: 제2 게이트 전극
183: 식각 정지 막 185: 층간 절연 막
422: 웰 423: 활성 영역
E41, E42: 모서리 429: 소자분리 막
431: 버퍼 막 433: 예비 게이트 전극
435, 437: 마스크 패턴 442, 447, 451, 458: 스페이서
443: 엘디디(lightly doped drain; LDD)
445: 헤일러(halo)
449: 고속 식각 영역(faster etch rate part)
461, 462, 463: 반도체 막
465: 내장 스트레서(embedded stressor)
471: 층간 절연 막 473, 475: 게이트 유전 막
477, 479: 게이트 전극
1900: 스마트 폰
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (20)

  1. 활성 영역을 갖는 기판;
    상기 활성 영역 상에 배치된 게이트 전극; 및
    상기 게이트 전극의 측면에 인접하고, 상기 활성 영역 내에 배치된 트렌치 - 상기 트렌치는 상기 활성 영역의 노치부(notched portion)를 포함함;
    상기 트렌치 내에 배치된 스트레서; 및
    상기 스트레서와 상기 게이트 전극 사이에 배치된 스페이서들;을 포함하되,
    상기 스트레서는 제1 반도체 막 및 상기 제1 반도체 막 상에 배치된 제2 반도체 막을 포함하고, 상기 제2 반도체 막은 상기 제1 반도체 막의 폭보다 좁은 폭을 갖고,
    상기 스페이서들은 내측 스페이서 및 외측 스페이서를 포함하고,
    상기 내측 스페이서는 상기 외측 스페이서와 상기 게이트 전극 사이에 배치되고,
    상기 내측 스페이서는 복수개의 스페이서를 포함하고,
    상기 내측 스페이서의 하단은 상기 외측 스페이서의 하단 보다 낮고,
    상기 외측 스페이서의 하단은 상기 제2 반도체 막의 상부 표면의 적어도 일부를 덮는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 반도체 막은 리세스 영역을 포함하고, 상기 리세스 영역의 바닥은 상기 제2 반도체 막의 상단보다 낮고,
    상기 내측 스페이서의 하단은 제2 반도체 막의 일부를 덮고,
    상기 제2 반도체 막은 상기 내측 스페이서의 측면의 일부와 접촉하고,
    상기 외측 스페이서의 하단은 상기 제2 반도체 막의 상단과 접촉하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제2 반도체 막 상에 배치된 금속 실리사이드 막을 더 포함하고,
    상기 금속 실리사이드 막의 하단은 상기 게이트 전극의 하단보다 낮은 반도체 소자.
  4. 제3 항에 있어서,
    상기 제2 반도체 막은 리세스 영역을 포함하고, 상기 리세스 영역의 바닥은 상기 제2 반도체 막의 상단보다 낮고,
    상기 금속 실리사이드 막은 상기 리세스 영역을 채우고,
    상기 금속 실리사이드 막의 상단은 상기 제2 반도체 막의 상단 보다 높고,
    상기 금속 실리사이드 막의 하단은 상기 외측 스페이서의 하단 보다 낮은 반도체 소자.

  5. 제1 항에 있어서,
    상기 노치부는 상기 제1 반도체 막의 일부로 완전히 채워지는 반도체 소자.

  6. 제1 항에 있어서,
    상기 제1 반도체 막의 측면은 상기 기판의 표면에 대해 경사진 반도체 소자.

  7. 제1 항에 있어서,
    상기 제2 반도체 막의 측면은 상기 기판의 표면에 대해 경사진 반도체 소자.

  8. 제1 항에 있어서,
    상기 제1 반도체 막은 상기 제2 반도체 막의 측면과 바닥에 접촉되는 반도체 소자.

  9. 제1 항에 있어서,
    상기 제1 반도체 막은 SiGe 막을 포함하고,
    상기 제2 반도체 막은 Si 막 또는 SiGe 막을 포함하는 반도체 소자.

  10. 활성 영역을 갖는 기판;
    상기 활성 영역 상에 배치된 게이트 전극; 및
    상기 게이트 전극의 측면에 인접하고, 상기 활성 영역 내에 배치된 트렌치 - 상기 트렌치는 상기 활성 영역의 노치부(notched portion)를 포함함;
    상기 트렌치 내에 배치된 스트레서; 및
    상기 게이트 전극의 측면에 배치되는 스페이서들을 포함하되,
    상기 스페이서들은 내측 스페이서 및 외측 스페이서를 포함하고,
    상기 내측 스페이서는 상기 외측 스페이서와 상기 게이트 전극 사이에 배치되고,
    상기 스트레서는 하부 반도체 막 및 상기 하부 반도체 막 상에 배치된 상부 반도체 막을 포함하고, 상기 상부 반도체 막은 상기 하부 반도체 막의 폭보다 좁은 폭을 가지고,
    상기 상부 반도체 막의 상단은 상기 활성 영역의 상단보다 높고,
    상기 상부 반도체 막은 리세스 영역을 포함하고,
    상기 리세스 영역의 바닥은 상기 상부 반도체 막의 상단보다 낮고,
    상기 외측 스페이서의 하단은 상기 상부 반도체 막의 상단의 적어도 일부를 덮고,
    상기 내측 스페이서의 하단은 상기 외측 스페이서의 하단 보다 낮고,
    상기 내측 스페이서의 하단은 상기 상부 반도체 막의 일부를 덮는 반도체 소자.

  11. 제10 항에 있어서,
    상기 상부 반도체 막 상에 배치된 금속 실리사이드 막을 더 포함하고,
    상기 금속 실리사이드 막의 하단은 상기 게이트 전극의 하단보다 낮은 반도체 소자.
  12. 제10 항에 있어서,
    상기 노치부는 상기 하부 반도체 막의 일부로 완전히 채워지는 반도체 소자.
  13. 제10 항에 있어서,
    상기 하부 반도체 막의 측면은 상기 기판의 표면에 대해 경사지고,
    상기 상부 반도체 막의 측면은 상기 기판의 표면에 대해 경사진 반도체 소자.
  14. 제10 항에 있어서,
    상기 하부 반도체 막은 상기 상부 반도체 막의 측면과 바닥에 접촉되는 반도체 소자.
  15. 활성 영역을 갖는 기판;
    상기 활성 영역 상에 배치된 게이트 전극;
    상기 게이트 전극과 상기 활성 영역 사이에 배치된 게이트 유전막;
    상기 게이트 전극의 측면에 인접하고, 상기 활성 영역 내에 배치된 트렌치 - 상기 트렌치는 상기 활성 영역의 노치부(notched portion)를 포함함;
    상기 트렌치 내에 배치된 스트레서;
    외측 스페이서; 및
    상기 외측 스페이서와 상기 게이트 전극 사이의 내측 스페이서를 포함하되,
    상기 스트레서는 하부 반도체 막, 상기 하부 반도체 막 상에 배치된 상부 반도체 막 및 상기 상부 반도체 막 상에 배치된 금속 실리사이드 막을 포함하고,
    상기 상부 반도체 막은 상기 하부 반도체 막의 폭보다 좁은 폭을 갖고,
    상기 금속 실리사이드 막의 하단은 상기 게이트 전극의 하단보다 낮고,
    상기 금속 실리사이드 막은 상기 상부 반도체 막 보다 좁은 폭을 갖고,
    상기 내측 스페이서의 하단은 상기 외측 스페이서의 하단 보다 낮고,
    상기 외측 스페이서의 하단은 상기 상부 반도체 막의 상단의 적어도 일부를 덮고,
    상기 내측 스페이서의 하단은 상기 상부 반도체 막의 일부를 덮는 반도체 소자.
  16. 제15 항에 있어서,
    상기 노치부는 상기 하부 반도체 막의 일부로 완전히 채워지는 반도체 소자.
  17. 제15 항에 있어서,
    상기 하부 반도체 막의 측면은 상기 기판의 표면에 대해 경사진 반도체 소자.
  18. 제15 항에 있어서,
    상기 상부 반도체 막의 측면은 상기 기판의 표면에 대해 경사진 반도체 소자.
  19. 제15 항에 있어서,
    상기 금속 실리사이드 막의 높이는 상기 금속 실리사이드 막의 폭보다 큰 반도체 소자.
  20. 제15 항에 있어서,
    상기 하부 반도체 막은 상기 상부 반도체 막의 측면과 바닥에 접촉되는 반도체 소자.
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