CN103839944B - 包括凹槽中的应力源的半导体器件及其形成方法 - Google Patents

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Abstract

本发明公开了一种包括凹槽中的应力源的半导体器件和形成该半导体器件的方法。所述方法可以包括在有源区中形成沟槽，所述沟槽可以包括所述有源区的凹口部分。所述方法还可以包括在所述沟槽中形成嵌入式应力源。所述嵌入式应力源可以包括下部半导体层和上部半导体层，所述上部半导体层的宽度窄于所述下部半导体层的宽度。所述上部半导体层的侧部可以不与所述下部半导体层的侧部对准，并且所述上部半导体层的最上表面可以高于所述有源区的最上表面。

Description

包括凹槽中的应力源的半导体器件及其形成方法
技术领域
本公开主要涉及电子学领域，更具体地，涉及半导体器件。
背景技术
为了改善半导体器件的电特性，已开发了各种应力技术。
发明内容
一种半导体器件，可以包括：衬底，其包括有源区；栅电极，其在所述有源区上；以及沟槽，其在与所述栅电极的侧部相邻的有源区中。所述沟槽可以包括所述有源区的凹口部分（notched portion）。所述半导体器件还可以包括嵌入式应力源，其在所述沟槽中。所述嵌入式应力源可以包括下部半导体层以及位于所述下部半导体层上的上部半导体层。所述上部半导体层的第一宽度可以窄于所述下部半导体层的第二宽度，并且所述上部半导体层的侧表面的对准线（alignment）可以偏移于所述下部半导体层的外侧表面。所述上部半导体层的最上表面可以高于所述有源区的最上表面。
根据各种实施例，所述下部半导体层可以包括硅锗层，所述上部半导体层可以包括硅层或硅锗层。所述下部半导体层的锗浓度可以大于所述上部半导体层的锗浓度。
在各种实施例中，所述下部半导体层可以包括第一半导体层和第二半导体层，所述第二半导体层在所述沟槽的表面与所述第一半导体层之间。所述第一半导体层可以包括硼和锗。所述第一半导体层的锗浓度可以大于所述第二半导体层的锗浓度。
根据各种实施例，所述上部半导体层的最下部分可以低于所述下部半导体层的最上表面，所述下部半导体层的最上表面可以高于所述有源区的最上表面。所述下部半导体层可以与所述上部半导体层的侧部和底部接触。
根据各种实施例，所述半导体器件还可以包括隔离物，其在所述上部半导体层与所述栅电极之间。所述下部半导体层可以与所述隔离物的侧部和底部接触，并且所述上部半导体层可以与所述隔离物分隔开。
在各种实施例中，所述半导体器件还可以包括附加隔离物，其在所述上部半导体层与所述栅电极之间。所述附加隔离物可以与所述下部半导体层的最上表面和所述上部半导体层的侧部接触。所述上部半导体层的最下部分可以低于所述附加隔离物的最下表面。
根据各种实施例，所述半导体器件还可以包括轻掺杂漏极（LDD），其在与所述栅电极的侧部相邻的有源区中。所述LDD可以包括硼和磷，并且所述LDD的磷浓度的范围可以是大约5E18原子/cm3至大约1E19原子/cm3。
根据各种实施例，所述半导体器件还可以包括：轻掺杂漏极（LDD），其在与所述栅电极的侧部相邻的有源区中；以及快刻蚀区，其在所述LDD与所述嵌入式应力源之间。所述快刻蚀区可以包括磷。
一种半导体器件，可以包括：衬底，其包括第一区域和第二区域；第一栅电极，其在所述第一区域中的第一有源区上；第一隔离物，其位于所述第一栅电极的侧部；第一附加隔离物，其在所述第一隔离物上；第一沟槽，其在与所述第一栅电极的侧部相邻的第一有源区中；以及第一嵌入式应力源，其在所述第一沟槽中。所述半导体器件还可以包括：第二栅电极，其在所述第二区域中的第二有源区上；第二隔离物，其位于所述第二栅电极的侧部上；第二附加隔离物，其在所述第二隔离物上；第二沟槽，其在与所述第二栅电极的侧部相邻的第二有源区中；以及第二嵌入式应力源，其在所述第二沟槽中。所述第一区域和所述第二区域可以分别包括不同图案密度。所述第一嵌入式应力源可以包括第一上部半导体层和第一下部半导体层，所述第一下部半导体层在所述第一沟槽的表面与所述第一上部半导体层之间。所述第一上部半导体层的最下部分可以低于所述第一下部半导体层的最上表面。所述第二嵌入式应力源可以包括第二上部半导体层和第二下部半导体层，所述第二下部半导体层在所述第二沟槽的表面与所述第二上部半导体层之间。所述第一上部半导体层的第一厚度可以大于所述第二上部半导体层的第二厚度。
根据各种实施例，所述第一下部半导体层的最上表面与所述第二下部半导体层的最上表面之间的第一垂直距离可以大于所述第一上部半导体层的最上表面与所述第二上部半导体层的最上表面之间的第二垂直距离。
在各种实施例中，所述第一沟槽的第一宽度可以窄于所述第二沟槽的第二宽度。
根据各种实施例，所述第一沟槽可以包括所述第一有源区的第一凹口部分，所述第二沟槽可以包括所述第二有源区的第二凹口部分。
在各种实施例中，所述第二下部半导体层的最上表面可以高于所述第一下部半导体层的最上表面。
在各种实施例中，所述第一下部半导体层可以与所述第一隔离物的侧部和下表面接触，所述第一下部半导体层的最上表面可以与所述第一附加隔离物的下表面接触，并且所述第一上部半导体层的侧部可以与所述第一附加隔离物的侧部接触。所述第二下部半导体层可以与所述第二隔离物的侧部和下表面接触，所述第二下部半导体层的最上表面可以与所述第二附加隔离物的下表面接触，并且所述第二上部半导体层的侧部可以与所述第二附加隔离物的侧部接触。
一种形成半导体器件的方法，可以包括在衬底中的有源区中形成轻掺杂漏极（LDD）、在所述LDD中形成包含磷的快刻蚀区、通过使所述快刻蚀区凹陷来在所述有源区中形成第一沟槽、以及通过使用定向刻蚀处理而扩大所述第一沟槽来在所述有源区中形成第二沟槽。所述第二沟槽可以包括所述有源区的凹口部分。所述方法还可以包括在所述第二沟槽中形成嵌入式应力源、以及在所述有源区上形成栅电极。所述嵌入式应力源可以包括下部半导体层和上部半导体层。所述上部半导体层的第一宽度可以窄于所述下部半导体层的第二宽度，并且所述上部半导体层的侧表面的对准线可以从所述下部半导体层的外侧表面偏移。所述上部半导体层的最上表面可以高于所述有源区的最上表面。
根据各种实施例，所述方法还可以包括形成隔离物，其在所述上部半导体层与所述栅电极之间。所述隔离物可以与所述下部半导体层的最上表面和所述上部半导体层的侧部接触。
在各种实施例中，形成所述嵌入式应力源的步骤可以包括在所述第二沟槽中形成所述下部半导体层、在所述下部半导体层上形成所述隔离物、以及在所述下部半导体层上形成与所述隔离物的侧部接触的所述上部半导体层。在形成所述上部半导体层之前，可以附加地执行在所述下部半导体层中形成凹槽。形成所述凹槽的步骤可以包括使用所述隔离物作为刻蚀掩模来刻蚀所述下部半导体层，所述上部半导体层的至少一部分位于所述凹槽中。
一种形成半导体器件的方法，可以包括在衬底的第一区域中的第一有源区上形成第一栅电极、在所述衬底的第二区域中的第二有源区上形成第二栅电极。所述第一区域和所述第二区域可以分别包括不同图案密度。所述方法还可以包括在所述第一栅电极的侧部上形成第一隔离物、在所述第二栅电极的侧部上形成第二隔离物、在所述第一隔离物上形成第一附加隔离物、在所述第二隔离物上形成第二附加隔离物、在与所述第一栅电极的侧部相邻的第一有源区中形成第一沟槽、在与所述第二栅电极的侧部相邻的第二有源区中形成第二沟槽、在所述第一沟槽中形成第一嵌入式应力源、以及在所述第二沟槽中形成第二嵌入式应力源。所述第一嵌入式应力源可以包括第一下部半导体层以及位于所述第一下部半导体层上的第一上部半导体层。所述第一上部半导体层的最下部分可以低于所述第一下部半导体层的最上表面。所述第二嵌入式应力源可以包括第二下部半导体层以及位于所述第二下部半导体层上的第二上部半导体层。所述第一上部半导体层的第一厚度可以大于所述第二上部半导体层的第二厚度。
一种半导体器件，可以包括：有源区，其在衬底中；栅电极，其在所述有源区上；以及凹穴，其在与所述栅电极的侧部相邻的有源区中。所述凹穴可以包括所述有源区的凹口部分。所述半导体器件还可以包括应力源，其包括下层和上层，所述下层至少部分地在所述凹穴中，所述上层位于所述下层上。所述下层的最上表面可以高于所述有源区的最上表面，并且所述上层的最上表面可以高于所述有源区的最上表面。当以剖面观看时所述上层可以暴露所述下层的与所述上层的相对侧壁相邻的部分。
根据各种实施例，所述下层的一部分可以位于所述凹口部分中，并且所述栅电极可以至少部分地与位于所述凹口部分中的所述下层的一部分重叠。
在各种实施例中，所述半导体器件还可以包括隔离物，其在所述栅电极的侧部上。所述下层可以在所述隔离物的下表面和侧部的各个部分上。
根据各种实施例，所述半导体器件还可以包括隔离物，其在所述栅电极的侧部上。所述隔离物可以与所述下层的最上表面和所述上层的侧部接触。
在各种实施例中，所述下层可以包括硅锗，所述上层可以包括硅或硅锗，并且所述下层的锗浓度可以大于所述上层的锗浓度。
根据各种实施例，所述下层可以包括第一应力源层和第二应力源层，所述第一应力源层内衬于所述凹穴的表面，所述第二应力源层位于所述第一应力源层上。所述第二应力源层可以包括锗，并且所述第二应力源层的锗浓度可以大于所述第一应力源层的锗浓度。
根据各种实施例，所述下层的上表面可以包括凹槽，并且所述上层的至少一部分可以在所述凹槽中。所述凹槽的表面可以包括弧形。所述半导体器件还可以包括隔离物，其在所述栅电极的侧部上，所述隔离物的侧部和最下表面与所述上层接触。
在各种实施例中，所述半导体器件还可以包括轻掺杂漏极（LDD），其在与所述栅电极的侧部相邻的有源区中。所述LDD可以包括硼和磷。所述下层的一部分可以位于所述凹口部分中，并且所述LDD可以与位于所述凹口部分中的所述下层的一部分接触。所述半导体器件还可以包括掺杂区域，其在所述应力源与所述LDD之间。所述掺杂区域可以包括磷，并且所述掺杂区域的磷浓度可以大于所述LDD的磷浓度。所述LDD的磷浓度的范围可以是大约5E18原子/cm3至大约1E19原子/cm3。
附图说明
图1是示出根据本发明构思的一些实施例的形成半导体器件的方法的流程图。
图2、图3、图4、图5A-图5C、图6A-图6C、图7A-图7C、图8-图10、图11A、图11B、图12A、图12B、图13-图15、以及图16A-图16E是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图17A-图17E、图18-图20和图21A-图21E是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图22A和图22B是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图23-图28、图29A和图29B是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图30-图33、图34A和图34B是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
图35和图36分别是根据本发明构思的一些实施例的电子设备的立体图和框图。
图37是根据本发明构思的一些实施例的电子系统的框图。
具体实施方式
下面将参照附图来描述各种示例性实施例。在不脱离本公开的精神和教导的情况下，可以有许多不同的形式和实施例，因此本公开不应被理解为限于本文所阐述的示例性实施例。相反，提供这些示例性实施例是为了使本公开透彻和完整，并且向本领域技术人员传达本公开的范围。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被夸大。相似的参考标记始终指代相似的元件。
要理解的是，当元件被称为与另一元件“连接”或“耦接”时，该元件可以直接与该另一元件连接或耦接，或者可能存在中间元件。相反，当元件被称为与另一元件“直接连接”或“直接耦接”时，不存在中间元件。应当以类似方式理解用来描述元件之间的关系的其他词（即，“在...之间”与“直接在...之间”、“相邻”与“直接相邻”）。
要理解的是，尽管在本文中可以就本发明的元件来使用第一、第二、A、B等术语，但这些元件不应被解释为被这些术语限制。例如，在不偏脱离本发明的范围的情况下，第一元件可以被称为第二元件，以及第二元件可以被称为第一元件。本文中，术语“和/或”包括一个或多个所指项的任何和所有组合。
为了便于描述，诸如“之下”、“下方”、“下部”、“之上”和“上部”等空间关系术语在本文中可以用于描述如附图中示出的一个元件或特征与另一元件或特征的关系。要理解的是，除附图中描述的方位之外，这些空间关系术语旨在还涵盖装置在使用或操作中的不同方位。例如，若图中的装置被反转过来，被描述为在其他元件或特征“之下”或“下方”的元件则朝向其他元件或特征“之上”。因此，术语“下方”可以同时涵盖上方和下方的方位。装置可以被另外取向（旋转90度或在其他方位处），并且相应地解释本文所使用的空间关系描述。
本文中用于描述本发明的实施例的术语不旨在限定本发明的范围。冠词“一个”和“该”在其具有单个涉及对象时为单数，然而在本文中单数形式的使用应不排除多于一个涉及对象的存在。也就是说，除非上下文另有清楚的指示，否则本发明的以单数指代的元件可以算作一个或多个。还要理解的是，当在本说明书中使用术语“包括”和/或“包含”时，其指明存在所述特征、项目、步骤、操作、元件和/或组件，但不排除一个或多个其他特征、项目、步骤、操作、元件和/或其组合的存在或添加。
在本文中参照剖面图示描述实施例，该剖面图示是理想实施例（和中间结构）的示意性图示。这样，可以预料到例如由于制造技术和/或公差导致的图示的形状的变化。由此，实施例不应被理解为限于本文所示的区域的特定形状，而应包括例如由于制造导致的形状的偏差。例如，示为矩形的注入区域在其边缘处通常具有圆形或曲线特征和/或注入浓度的梯度，而不是从注入到非注入区域的二元变化。同样，通过注入形成的掩埋区可能引起在掩埋区与发生注入所经表面之间的区域中的一些注入。因此，图中示出的区域本质上为示意性的，它们的形状并非旨在示出器件的区域的实际形状，并且并非旨在限制本发明构思的范围。
除非另外定义，本文中使用的所有术语（包括技术术语和科学术语）应解释为与本发明所属领域的普通技术人员的通常理解相同的含义。还要了解的是，例如普通用法中的术语也应解释为相关技术中的习惯用法，而不应以理想化或过于正式的意义进行理解，除非在本文中明确地定义。
应注意的是，在一些替代实施中，本文中流程图块中说明的功能/动作可以不按流程图中说明的顺序发生。例如，根据所涉及的功能/动作，相继示出的两个图块实际可以基本上同时地执行，或者有时这些图块可以按相反的顺序执行。此外，流程图和/或框图的给定图块的功能可以被分离为多个图块，和/或流程图和/或框图的两个或多个图块的功能可以至少部分地集成。最后，在不脱离本发明构思的范围的情况下，可以在示出的各图块之间添加或插入其他图块，和/或可以省略图块/操作。
尽管在凹槽（recess）中包括应力源（stressor）的晶体管可以改善载流子迁移率，但在器件内凹槽的尺寸和形状可能有较大变化。然而，本发明构思的各种实施例提供了形成半导体器件的方法，该方法包括形成能够控制凹槽的尺寸和形状的快刻蚀速率部分。因此，本文中描述的方法可以减小器件内凹槽的尺寸和形状的变化。
图1是示出根据本发明构思的一些实施例的形成半导体器件的方法的流程图。图2、图3、图4、图5A-图5C、图6A-图6C、图7A-图7C、图8-图10、图11A、图11B、图12A、图12B、图13-图15、以及图16A-图16E是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
参照图1，根据本发明构思的一些实施例的形成半导体器件的方法可以包括：形成轻掺杂漏极（LDD）（图块500）；形成快刻蚀速率部分（图块510）；形成第一沟槽（trench）（图块520）；形成第二沟槽（图块530）；形成第一半导体层（图块540）；形成第二半导体层（图块550）；形成隔离物（spacer）（图块553）；形成凹槽区域（图块556）；形成第三半导体层（图块560）；以及形成层间绝缘层（图块570）。
在一些实施例中，可以省略形成凹槽区域（图块556）。例如，根据本发明构思的一些实施例的形成半导体器件的方法可以包括：形成轻掺杂漏极（LDD）（图块500）；形成快刻蚀速率部分（图块510）；形成第一沟槽（图块520）；形成第二沟槽（图块530）；形成第一半导体层（图块540）；形成第二半导体层（图块550）；形成隔离物（图块553）；形成第三半导体层（图块560）；以及形成层间绝缘层（图块570）。
参照图1和图2，可以在衬底21上形成阱22、有源区23、器件隔离层29、缓冲层31、初步栅电极33、第一掩模图案35和第二掩模图案37。衬底21可以是诸如硅晶片或绝缘体上硅（SOI）晶片之类的单晶半导体衬底。衬底21可以包括第一导电类型杂质。阱22可以包括与第一导电类型杂质不同的第二导电类型杂质。
此后，将在第一导电类型为p型而第二导电类型为n型的假设下进行说明。然而，在一些实施例中，第一导电类型可以是n型，第二导电类型可以是p型。例如，衬底21可以是包括p型杂质的单晶硅，阱22可以是包括n型杂质的单晶硅。衬底21可以包括硼（B），阱22可以包括As、P或其组合。
可以通过器件隔离层29将有源区23限制于阱22内。有源区23可以包括含有n型杂质的单晶硅。可以使用浅槽隔离（STI）技术来形成器件隔离层29。器件隔离层29可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。可以在有源区23与初步栅电极33之间插入缓冲层31。缓冲层31可以包括诸如氧化硅、氮化硅、氮氧化物硅或其组合之类的绝缘层。例如，缓冲层31可以是氧化硅。
初步栅电极33可以被形成为横跨有源区23。初步栅电极33可以横跨有源区23和器件隔离层29。初步栅电极33可以包括多晶硅。在一些实施例中，初步栅电极33可以包括绝缘层。可以在初步栅电极33上形成第一掩模图案35。第一掩模图案35可以包括相对于初步栅电极33具有刻蚀选择性的材料。可以在第一掩模图案35上形成第二掩模图案37。第二掩模图案37可以包括相对于第一掩模图案35具有刻蚀选择性的材料。例如，第一掩模图案35可以包括氧化硅，第二掩模图案37可以包括氮化硅或多晶硅。在一些实施例中，可以省略第一掩模图案35和第二掩模图案37中的一个。
第二掩模图案37、第一掩模图案35、初步栅电极33和缓冲层31的侧面可以垂直对准。第二掩模图案37、第一掩模图案35、初步栅电极33和缓冲层31可以被称为初步栅极图案37、35、33和31。初步栅极图案31、33、35和37可以横跨有源区23。多个初步栅极图案31、33、35和37可以平行地形成在有源区23上。
参照图1和图3，可以在初步栅电极33的侧壁上形成第一隔离物42。可以通过使用第一隔离物42、第二掩模图案37、第一掩模图案35和初步栅电极33作为离子注入掩模而将第一导电类型杂质注入到有源区23中来形成轻掺杂漏极（LDD）43（图块500）。例如，可以在1E13至5E14原子/cm2的BF2剂量、2至5Kev的离子注入能量下形成LDD43。LDD43可以包括硼。可以通过将第二导电类型杂质注入到有源区23中来形成晕环45。晕环45可以覆盖LDD43的侧面和底部。LDD43和晕环45的形成可以包括离子注入处理和热处理过程。
第一隔离物42可以共形覆盖衬底21的上表面。例如，第一隔离物42可以以恒定的厚度来覆盖初步栅极图案31、33、35和37的上表面和侧表面，并覆盖有源区23和器件隔离层29。第一隔离物42可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。第一隔离物42可以包括相对于初步栅电极33具有刻蚀选择性的材料。例如，第一隔离物42可以包括氮化硅。LDD43可以被形成为达到离有源区23的上表面一定深度。LDD43可以与初步栅极图案31、33、35和37的底部部分地重叠。可以通过调节第一隔离物42的厚度来使LDD43形成在期望位置处。
参照图1和图4，可以在第一隔离物42上形成第二隔离物47。可以使用第二隔离物47作为离子注入掩模来在有源区23中形成快刻蚀速率部分49（图块510）。例如，可以在5E14至3E15原子/cm2的PH3剂量、2至5Kev的离子注入能量下形成快刻蚀速率部分49。可以使用PH2来代替PH3。快刻蚀速率部分49可以包括磷（P）。
第二隔离物47可以共形覆盖衬底21。例如，第二隔离物47可以覆盖初步栅极图案31、33、35和37的上表面和侧表面，并覆盖LDD43和器件隔离层29。第二隔离物47可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。第二隔离物47可以包括相对于初步栅电极33具有刻蚀选择性的材料。例如，第二隔离物47可以包括氮化硅。第一隔离物42和第二隔离物47可以顺序地覆盖初步栅极图案31、33、35和37的侧表面。
可以通过调节第二隔离物47的厚度来使快刻蚀速率部分49形成在期望位置处。快刻蚀速率部分49可以形成在LDD43中。快刻蚀速率部分49的底部可以形成在比LDD43的底部更高的水平处。初步栅电极33可以被形成为不与快刻蚀速率部分49重叠。有源区23可以保持在初步栅电极33之下。LDD43可以保持在初步栅电极33之下。LDD43可以保持在快刻蚀速率部分49与有源区23之间。
在一些实施例中，快刻蚀速率部分49可以穿过LDD43。例如，快刻蚀速率部分49的底部可以形成在晕环45中。此外，快刻蚀速率部分49可以同时穿过LDD43和晕环45。
参照图1和图5A，可以在第二隔离物47上形成第三隔离物51。第三隔离物51的形成可以包括薄膜形成处理和各向异性刻蚀处理。在形成第三隔离物51期间，可以将第二隔离物47和第一隔离物42部分地去除来暴露快刻蚀速率部分49的上表面。第二隔离物47和第一隔离物42可以保持在初步栅极图案31、33、35和37与第三隔离物51之间。
第三隔离物51可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘材料。第三隔离物51可以包括相对于初步栅电极33具有刻蚀选择性的材料。例如，第三隔离物51可以包括氮化硅。
参照图1和图5B，在形成第三隔离物51期间，可以将快刻蚀速率部分49部分地去除来形成第一凹槽区域51T。例如，第一凹槽区域51T可以具有1nm至10nm的厚度。
参照图1和图5C，在形成第三隔离物51之后，可以使用附加的各向异性刻蚀处理来形成第一凹槽区域51T。第一凹槽区域51T可以穿过快刻蚀速率部分49和LDD43。例如，第一凹槽区域51T可以具有7nm至10nm的厚度。第一凹槽区域51T的底部可以暴露晕环45。第一凹槽区域51T的侧壁可以与第三隔离物51的侧表面垂直对准。
参照图1、图6A和图6B，可以通过刻蚀快刻蚀速率部分49、LDD43和晕环45来形成第一沟槽53（图块520）。第一沟槽53可以包括与快刻蚀速率部分49对准的上沟槽53A和与上沟槽53A的底部连接的下沟槽53B。上沟槽53A可以形成在LDD43中。由于上沟槽53A，可以在第一隔离物42、第二隔离物47和第三隔离物51之下形成下挖（under-cut）。下沟槽53B可以穿过LDD43，以形成在晕环45中。下沟槽53B的宽度可以小于上沟槽53A的宽度。第一沟槽53的侧壁可以具有台阶。例如，LDD43通过上沟槽53A和下沟槽53B而暴露的侧表面可以具有台阶。
第一沟槽53的形成可以包括干法刻蚀处理、湿法刻蚀处理或其组合。第一沟槽53的形成可以包括各向同性刻蚀处理、各向异性刻蚀处理或其组合。例如，第一沟槽53的形成可以包括使用HBr、CF4、O2、Cl2、NF3或其组合的各向同性干法刻蚀工艺。根据一些实施例，在快刻蚀速率部分49中可以包括具有比含硼（B）单晶硅的刻蚀速率更高的刻蚀速率的含磷（P）单晶硅，因此快刻蚀速率部分49的刻蚀速率可以高于LDD43的刻蚀速率。根据快刻蚀速率部分49和LDD43的构造，可以确定上沟槽53A和下沟槽53B的尺寸和形状。使用快刻蚀速率部分49和LDD43的构造，可以根据需要来控制第一沟槽53的尺寸、形状和位置。第一沟槽53可以一致地形成在衬底21的整个表面上。
参照图6C，在一些实施例中，快刻蚀速率部分49可以保留在上沟槽53A与LDD43之间。
参照图1和图7A，可以使用定向刻蚀工艺形成第二沟槽55（图块530）。例如，第二沟槽55的形成可以包括使用NH4OH、NH3OH、TMAH（四甲基氢氧化铵）、KOH、NaOH、BTMH（苄基三甲基氢氧化铵）或其组合的湿法刻蚀处理。由于第二沟槽55，有源区23可以具有西格玛形状（Σ形状）。LDD43可以保留在初步栅极图案31、33、35和37之下。有源区23可以包括第一表面23SU、第一侧表面23S1、第二侧表面23S2和第二表面23S3。第一边缘E1可以被限定在第一侧表面23S1与第一表面23SU之间。第二边缘E2可以被限定在第一侧表面23S1与第二侧表面23S2之间。在一些实施例中，第一侧表面23S1和第二侧表面23S2中的每一个可以包括{111}晶面。第二沟槽55可以解释为第一沟槽53的延伸。
参照图7B，第二沟槽55可以穿过LDD43和晕环45。第一表面23SU可以被限定在有源区23的上端。例如，第一表面23SU可以与缓冲层31接触并在第一隔离物42下面延伸。第二沟槽55可以暴露第一侧表面23S1、第二侧表面23S2和第二表面23S3。第一侧表面23S1可以连接到第一表面23SU。第一侧表面23S1可以相对于第一表面23SU形成锐角。第二侧表面23S2可以形成在第一侧表面23S1之下。第二侧表面23S2的角度可以不同于第一侧表面23S1的角度。第二侧表面23S2可以相对于与衬底21平行并经过第二表面23S3的水平延长线形成锐角。第二沟槽55的底部可以暴露第二表面23S3。第二表面23S3可以连接到第二侧表面23S2。第一表面23SU可以解释为有源区23的上表面。
通过控制快刻蚀速率部分49的位置来在期望位置处形成第一边缘E1和第二边缘E2。例如，第一边缘E1可以形成在第一隔离物42之下，第二边缘E2可以形成为与初步栅电极33的底部重叠。第一边缘E1和第二边缘E2可以位于LDD43的表面上。第一侧表面23S1可以暴露LDD43。第二侧表面23S2可以暴露LDD43、晕环45和有源区23。
水平距离X可以被定义在第二边缘E2与垂直于衬底21并经过初步栅电极33的侧表面的直线之间。垂直距离Y可以被定义在第二边缘E2与平行于衬底21并经过第一表面23SU的直线之间。例如，水平距离X可以为0至-5nm，垂直距离Y可以为3nm至7nm。当水平距离为X零时，可理解为第二边缘E2与初步栅电极33的侧表面垂直重叠，当水平距离X为负（-）值时，可理解为第二边缘E2与初步栅电极33的底部垂直重叠。另外，当水平距离X为正（+）值时，可理解为初步栅电极33不与第二边缘E2重叠。
可以通过调节快刻蚀速率部分49的位置，来在衬底21的整个表面上均匀地控制水平距离X和垂直距离Y。在一些实施例中，可以在增加水平距离X的绝对值的同时，相对地减小垂直距离Y。根据本发明构思的一些实施例的半导体器件可以根据水平距离X和垂直距离Y而具有优良的电特性。根据一些实施例，包括位于LDD43的表面上的第二边缘E2的半导体器件可以展现出优良的电特性。
参照图7C，在一些实施例中，快刻蚀速率部分49可以保留在第二沟槽55与LDD43之间。
参照图1和图8，可以在第二沟槽55中形成第一半导体层61（图块540）。第一半导体层61可以包括通过选择性外延生长（SEG）处理形成的未掺杂单晶SiGe。第一半导体层61中的Ge含量可以为10%至25%。第一半导体层61可以共形覆盖第二沟槽55的内壁。第一半导体层61可以覆盖第一侧表面23S1和第二侧表面23S2。
参照图1和图9，可以在第二沟槽55中形成第二半导体层62（图块550）。第二半导体层62可以包括通过SEG处理形成的硼掺杂单晶SiGe。第二半导体层62中的Ge含量可以高于第一半导体层61中的Ge含量。第二半导体层62中的Ge含量可以为25%至50%。第二半导体层62可以包含1E20至3E20原子/cm3的硼。第二半导体层62可以完全填充第二沟槽55。第二半导体层62的上端可以位于比有源区23更高的水平处。第二半导体层62可以与第三隔离物51的侧表面接触。
参照图1和图10，可以在第三隔离物51上形成第四隔离物58（图块553）。第四隔离物58的形成可以包括薄膜形成处理和各向异性刻蚀处理。第四隔离物58可以覆盖第三隔离物51的侧表面，并部分地覆盖第二半导体层62的上表面。第四隔离物58的下端可以与第二半导体层62的上表面接触。第四隔离物58可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。第四隔离物58可以包括相对于第三隔离物51具有刻蚀选择性的材料。例如，第四隔离物58可以包括氧化硅。在一些实施例中，第四隔离物58可以被称为附加隔离物。
参照图1和图11A，可以部分地去除第二半导体层62来形成第二凹槽区域62R（图块556）。第二半导体层62的部分去除可以包括：使用初步栅极图案31、33、35和37、第一隔离物42、第二隔离物47、第三隔离物51和第四隔离物58作为刻蚀掩模的各向异性刻蚀处理。第二凹槽区域62R的侧部和底部可以暴露第二半导体层62。第二凹槽区域62R底部的水平宽度可以基本上等于第二凹槽区域62R顶部的水平宽度。第二凹槽区域62R的侧表面可以与第四隔离物58的侧表面垂直对准。第二凹槽区域62R的底部可以形成在比有源区23的上端更低的水平处。
参照图11B，第二半导体层62的部分去除可以包括：使用初步栅极图案31、33、35和37、第一隔离物42、第二隔离物47、第三隔离物51和第四隔离物58作为刻蚀掩模的各向同性刻蚀处理。第二凹槽区域62R的底部可以形成为圆弧形。第二凹槽区域62R的侧表面可以在第四隔离物58之下延伸。第二凹槽区域62R可以部分地暴露第四隔离物58的下表面。在一些实施例中，可以省略第二凹槽区域62R的形成。
参照图1和图12A，可以在第二半导体层62上形成第三半导体层63（图块560）。第三半导体层63可以包括通过SEG处理形成的硼掺杂单晶硅或硼掺杂单晶SiGe。第三半导体层63中的Ge含量可以低于第二半导体层62中的Ge含量。第三半导体层63中的Ge含量可以为10%或小于10%。第三半导体层63可以包含1E20至3E20原子/cm3的硼。第一半导体层61、第二半导体层62和第三半导体层63可以形成嵌入式应力源65。嵌入式应力源65可以被称为应力引发图案。第三半导体层63可以被称为帽层（capping layer）。
第三半导体层63的下端可以形成在比第二半导体层62的上端更低的水平处。第三半导体层63的侧部和底部可以与第二半导体层62接触。第三半导体层63的上端可以形成在比第二半导体层62的上端更高的水平处。第四隔离物58的下端可以与第二半导体层62的上端接触，并且第四隔离物58的侧表面可以与第三半导体层63接触。在一些实施例中，可以省略第一半导体层61。
参照图12B，第二半导体层62的上表面可以形成在与第四隔离物58的下表面基本上相同的水平处。第三半导体层63A可以形成在比第二半导体层62的上端更高的水平处。第三半导体层63A的下表面可以与第二半导体层62的上端接触，并且第三半导体层63A的侧表面可以与第四隔离物58接触。
参照图1和图13，可以在衬底21上形成层间绝缘层71（图块570）。层间绝缘层71可以包括诸如氧化硅、氮化硅、氮氧化硅或其组合之类的绝缘层。在一些实施例中，可以在形成层间绝缘层71之前，对第三半导体层63进行诸如金属硅化物形成处理和热处理过程之类的一些附加处理。
参照图1和图14，可以通过部分地去除层间绝缘层71、并去除第二掩模图案37和第一掩模图案35，来暴露初步栅电极33。可以通过化学机械抛光（CMP）处理、回刻蚀处理或其组合来执行对层间绝缘层71、第二掩模图案37和第一掩模图案35的去除。层间绝缘层71可以保留在第三半导体层63上。
参照图1和图15，可以通过去除初步栅电极33和缓冲层31，来形成暴露有源区23的栅极沟槽33T。
参照图1和图16A，可以在栅极沟槽33T中形成第一栅极介质层73、第二栅极介质层75、第一栅电极77和第二栅电极79。
第一栅极介质层73可以形成在有源区23上。第一栅极介质层73可以被称为界面氧化层。可以通过清洗处理来形成第一栅极介质层73。第一栅极介质层73可以包括氧化硅。第二栅极介质层75可以包括氧化硅、氮化硅、氮氧化硅、高K介质材料或其组合。例如，第二栅极介质层75可以包括HfO或HfSiO。第二栅极介质层75可以包围第一栅电极77的侧部和底部。第一栅极介质层73可以夹在有源区23与第二栅极介质层75之间。
第一栅电极77可以包围第二栅电极79的侧部和底部。第一栅电极77可以包括考虑功函数而选择的导电材料。例如，第一栅电极77可以包括TiN或TaN。第二栅电极79可以包括金属层。在一些实施例中，第一栅电极77可以包括TiAl或TiAlC。
参照图16B，嵌入式应力源65可以穿过LDD43和晕环45，以与有源区23接触。嵌入式应力源65的底部可以形成在比晕环45更低的水平处。嵌入式应力源65可以与第一侧表面23S1和第二侧表面23S2接触。第一半导体层61可以夹在LDD43与第二半导体层62之间。第二半导体层62的上端可以形成在比第一栅电极77的下表面更高的水平处。第三半导体层63的上端可以形成在比第二半导体层62的上端更高的水平处。第三半导体层63的上端可以形成在比第一栅电极77的下表面更高的水平处。
第一隔离物42、第二隔离物47和第三隔离物51可以保持在第一栅电极77与第二半导体层62之间。第一隔离物42、第二隔离物47、第三隔离物51和第四隔离物58可以保持在第一栅电极77与第三半导体层63之间。第三半导体层63的侧表面可以与第二半导体层62和第四隔离物58接触。第二半导体层62的上端可以与第四隔离物58的底部接触，并且第三半导体层63的侧表面可以与第四隔离物58的侧表面接触。在一些实施例中，由于第四隔离物58，第二半导体层62的外侧表面不与第三半导体层63的侧表面对准。
第二半导体层62中的第一导电类型杂质的浓度可以高于LDD43中的第一导电类型杂质的浓度。例如，第二半导体层62中的硼浓度可以高于LDD43中的硼浓度。第二半导体层62中的第一导电类型杂质可以扩散至第一半导体层61。在一些实施例中，第一半导体层61中的硼浓度可以低于第二半导体层62中的硼浓度。
快刻蚀速率部分49（例如，如图4中所示）中注入的磷（P）可以扩散至LDD43。LDD43可以包含磷和硼。例如，LDD43可以包含5E18至1E19原子/cm3的磷。在将磷注入快刻蚀速率部分49时，磷可以余留在第二隔离物47、第一隔离物42及其界面中。磷可以余留在第三隔离物51和第三隔离物51与第二隔离物47之间的界面中。磷可以余留在嵌入式应力源65以及嵌入式应力源65与第一隔离物42、第二隔离物47和第三隔离物51之间的各界面中。在一些实施例中，磷也可以余留在LDD43以及LDD43与第一隔离物42、第二隔离物47和第三隔离物51之间的各界面中。
参照图16C，快刻蚀速率部分49可以部分地保留在嵌入式应力源65与LDD43之间。
参照图16D，第三半导体层63B的下端可以具有圆弧形。第三半导体层63B的下端可以在第四隔离物58之下延伸。第三半导体层63B可以与第四隔离物58的下表面接触。第二半导体层62可以保持在第三半导体层63B与第一隔离物42、第二隔离物47和第三隔离物51之间。
参照图16E，第三半导体层63A可以形成在比第二半导体层62的上端更高的水平处。第三半导体层63A的下表面可以与第二半导体层62的上端接触，并且第三半导体层63A的侧表面可以与第四隔离物58接触。
图17A-图17E、图18-图20、图21A-图21E、图22A和图22B是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
参照图17A，可以使用各向同性刻蚀处理，将第四隔离物58部分地去除。第四隔离物58可以保持在第三半导体层63与第三隔离物51之间。第三隔离物51的侧表面可以被暴露。第四隔离物58的上表面和第三半导体层63的上表面可以形成在基本上同一水平处。
参照图17B，第四隔离物58的上表面可以形成在比第三半导体层63的上端更低的水平处。
参照图17C，第四隔离物58可以被完全去除。第二半导体层62的上端可以被暴露在第三半导体层63与第三隔离物51之间。
参照图17D，第四隔离物58的上表面可以形成为高于第三半导体层63的上端。第四隔离物58的上表面可以具有倾斜面。
参照图17E，第三半导体层63A可以形成在比第二半导体层62的上端更高的水平处。第四隔离物58可以保持在第三半导体层63A与第三隔离物51之间。
参照图18，可以在衬底21上顺序地形成刻蚀停止层83和层间绝缘层71。刻蚀停止层83可以覆盖第三半导体层63和第四隔离物58。刻蚀停止层83可以包括相对于层间绝缘层71具有刻蚀选择性的材料。例如，层间绝缘层71可以包括氧化硅，刻蚀停止层83可以包括氮化硅。
参照图19，可以通过部分地刻蚀层间绝缘层71和刻蚀停止层83、以及刻蚀第二掩模图案37和第一掩模图案35，来暴露初步栅电极33。刻蚀停止层83和层间绝缘层71可以保持在第三半导体层63上。
参照图20，可以通过去除初步栅电极33和缓冲层31，来形成暴露有源区23的栅极沟槽33T。
参照图21A，可以在栅极沟槽33T中形成第一栅极介质层73、第二栅极介质层75、第一栅电极77和第二栅电极79。刻蚀停止层83可以覆盖第三半导体层63和第四隔离物58。刻蚀停止层83可以形成在比第三半导体层63上端和第四隔离物58的上端更高的水平处。
参照图21B，刻蚀停止层83A可以覆盖第三半导体层63的上表面，并且可以部分地覆盖第三半导体层63的侧表面。刻蚀停止层83A的下端可以形成在比第三半导体层63的上端更低的水平处。第四隔离物58的上表面可以形成在比第三半导体层63的上端更低的水平处。
参照图21C，当第四隔离物58被完全去除时，刻蚀停止层83B可以填充第三半导体层63与第三隔离物51之间的空间，并且与第二半导体层62的上端接触。
参照图21D，第三半导体层63B的下端可以具有圆弧形。
参照图21E，第三半导体层63A可以形成在比第二半导体层62的上端更高的水平处。
图22A和图22B是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。参照图22A，可以在衬底21上形成阱22、有源区23、器件隔离层29、栅极介质层131、第一栅电极133、第二极电极181、内隔离物134、第一隔离物142、轻掺杂漏极（LDD）43、晕环45、第二隔离物147、第三隔离物151、第四隔离物158、嵌入式应力源65、刻蚀停止层183和层间绝缘层185。可以在形成嵌入式应力源65之前，形成栅极介质层131和第一栅电极133。刻蚀停止层183可以覆盖第三半导体层63的上表面和第四隔离物158的侧表面。
栅极介质层131可以包括氧化硅、氮化硅、氮氧化硅、高K介质层或其组合。第一栅电极133可以包括多晶硅、金属硅化物、金属或其组合。第二栅电极181可以包括诸如金属硅化物、金属或其组合之类的导电层。内隔离物134可以包括氧化硅、氮化硅、氮氧化硅或其组合。
参照图22B，第四隔离物158可以保持在第三半导体层63与第三隔离物151之间。刻蚀停止层183可以覆盖第三半导体层63的上表面、第四隔离物158的上表面、以及第三隔离物151的侧表面。
图23-图28、图29A和图29B是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
参照图23，可以在衬底21的第一区域11上形成第一阱22、第一有源区23、第一器件隔离层29、第一缓冲层31、第一初步栅电极33、第一下部掩模图案35和第一上部掩模图案37。衬底21可以包括第一导电类型杂质。第一阱22可以包括与第一导电类型杂质不同的第二导电类型杂质。此后，将在第一导电类型为p型而第二导电类型为n型的假设下进行说明。
可以通过第一器件隔离层29将第一有源区23限制于第一阱22。第一初步栅电极33可以被形成为横跨第一有源区23。第一上部掩模图案37、第一下部掩模图案35、第一初步栅电极33和第一缓冲层31可以被称为第一初步栅极图案37、35、33和31。第一初步栅极图案31、33、35和37可以横跨第一有源区23。多个第一初步栅极图案31、33、35和37可以平行地形成在第一有源区23上。
可以在第一初步栅电极33的侧壁上形成第一内隔离物42。可以通过使用第一内隔离物42、第一上部掩模图案37、第一下部掩模图案35和第一初步栅电极33作为离子注入掩模而将第一导电类型杂质注入到第一有源区23中来形成第一LDD43。可以通过将第二导电类型杂质注入到第一有源区23中来形成第一晕环45。第一晕环45可以覆盖第一LDD43的侧部和底部。第一LDD43和第一晕环45的形成可以包括离子注入处理和热处理过程。
可以在第一内隔离物42上形成第一中间隔离物47。可以使用第一中间隔离物47作为离子注入掩模来在第一有源区23中形成第一快刻蚀速率部分49。可以在第一中间隔离物47上形成第一外隔离物51。第一外隔离物51的形成可以包括薄膜形成处理和各向异性刻蚀处理。可以暴露第一快刻蚀速率部分49的上表面。
可以在衬底21的第二区域12中形成第二阱422、第二有源区423、第二器件隔离层429、第二缓冲层431、第二初步栅电极433、第二下部掩模图案435和第二上部掩模图案437。第二阱422可以包括第二导电类型杂质。第二区域12的图案密度可以低于第一区域11的图案密度。第二区域12的开口率（open ratio）可以高于第一区域11的开口率。
可以通过第二器件隔离层429将第二有源区423限制于第二阱422。第二初步栅电极433可以被形成为横跨第二有源区423。第二上部掩模图案437、第二下部掩模图案435、第二初步栅电极433和第二缓冲层431可以被称为第二初步栅极图案437、435、433和431。第二初步栅极图案431、433、435和437可以横跨第二有源区423。多个第二初步栅极图案431、433、435和437可以平行地形成在第二有源区423上。
可以在第二初步栅电极433的侧壁上形成第二内隔离物442。可以通过使用第二内隔离物442、第二上部掩模图案437、第二下部掩模图案435和第二初步栅电极433作为离子注入掩模而将第一导电类型杂质注入到第二有源区423中来形成第二LDD443。可以通过将第二导电类型杂质注入到第二有源区423中来形成第二晕环445。第二晕环445可以覆盖第二LDD443的侧部和底部。第二LDD443和第二晕环445的形成可以包括离子注入处理和热处理过程。
可以在第二内隔离物442上形成第二中间隔离物447。可以使用第二中间隔离物447作为离子注入掩模来在第二有源区423中形成第二快刻蚀速率部分449。可以在第二中间隔离物447上形成第二外隔离物451。第二外隔离物451的形成可以包括薄膜形成处理和各向异性刻蚀处理。可以暴露第二快刻蚀速率部分449的上表面。
第一LDD43和第二LDD443可以包含硼。尽管第二LDD443的硼浓度可以不同于第一LDD43的硼浓度，但此后将在第二LDD443的硼浓度与第一LDD43的硼浓度相似的假设下进行说明。第一快刻蚀速率部分49和第二快刻蚀速率部分449可以包含磷。尽管第二快刻蚀速率部分449的磷浓度可以不同于第一快刻蚀速率部分49的磷浓度，但此后将在第二快刻蚀速率部分449的磷浓度与第一快刻蚀速率部分49的磷浓度相似的假设下进行说明。
参照图24，可以通过各向同性刻蚀处理、各向异性刻蚀处理、以及定向刻蚀处理的组合，来形成第一有源区23中的第一沟槽55和第二有源区423中的第二沟槽455。例如，第一沟槽55和第二沟槽455的形成可以包括使用NH4OH、NH3OH、TMAH（四甲基氢氧化铵）、KOH、NaOH、BTMH（苄基三甲基氢氧化铵）或其组合的湿法刻蚀处理。
由于第一沟槽55，第一有源区23可以具有第一西格玛形状（Σ形状）。第一LDD43可以保持在第一初步栅极图案31、33、35和37之下。第一有源区23可以包括第一表面23SU、第一侧表面23S1、第二侧表面23S2和第二表面23S3。第一边缘E1可以被限定在第一侧表面23S1与第一表面23SU之间。第二边缘E2可以被限定在第一侧表面23S1与第二侧表面23S2之间。
由于第二沟槽455，第二有源区423可以具有第二西格玛形状（Σ形状）。第二LDD443可以保持在第二初步栅极图案431、433、435和437之下。第二有源区423可以包括第三表面423SU、第三侧表面423S1、第四侧表面423S2和第四表面423S3。第三边缘E41可以被限定在第三侧表面423S1与第三表面423SU之间。第四边缘E42可以被限定在第三侧表面423S1与第四侧表面423S2之间。
使用第一LDD43和第一快刻蚀速率部分49的构造，可以在期望位置处形成第一边缘E1和第二边缘E2。第一边缘E1和第二边缘E2可以形成在第一LDD43的表面上。使用第二LDD443和第二快刻蚀速率部分449的构造，可以在期望位置处形成第三边缘E41和第四边缘E42。第三边缘E41和第四边缘E42可以形成在第二LDD443的表面上。
第一沟槽55可以与第一初步栅极图案31、33、35和37的侧部相邻地形成，第二沟槽455可以与第二初步栅极图案431、433、435和437的侧部相邻地形成。第二沟槽455的水平宽度可以比第一沟槽55的水平宽度大2至100倍。
参照图25，可以在第一沟槽55中形成第一下部半导体层61，可以在第二沟槽455中形成第二下部半导体层461。可以在第一下部半导体层61上形成第一中间半导体层62，可以在第二下部半导体层461上形成第二中间半导体层462。第二中间半导体层462的上端可以形成在比第一中间半导体层62的上端更高的水平处。第一中间半导体层62的上端与第二中间半导体层462的上端之间的距离可以被定义为第一垂直距离V1。
第二下部半导体层461可以包括与第一下部半导体层61同时形成的同一材料，第二中间半导体层462可以包括与第一中间半导体层62同时形成的同一材料。例如，第一下部半导体层61和第二下部半导体层461可以包括通过SEG处理形成的硼掺杂单晶SiGe。第一中间半导体层62和第二中间半导体层462中的Ge含量可以为25%至50%。
参照图26，可以在第一外隔离物51上形成第一附加隔离物58，可以在第二外隔离物451上形成第二附加隔离物458。第一附加隔离物58和第二附加隔离物458可以包括第一外隔离物51和第二外隔离物451中没有的材料。例如，第一外隔离物51和第二外隔离物451可以包括氮化硅，第一附加隔离物58和第二附加隔离物458可以包括氧化硅。
第一附加隔离物58和第二附加隔离物458的形成可以包括薄膜形成处理和各向异性刻蚀处理。第一附加隔离物58可以部分地覆盖第一中间半导体层62的上端。第一附加隔离物58的底部可以与第一中间半导体层62的上表面接触。第二附加隔离物458可以部分地覆盖第二中间半导体层462的上端。第二附加隔离物458的底部可以与第二中间半导体层462的上表面接触。
参照图27，可以部分地去除第一中间半导体层62来形成第一凹槽区域62R，可以部分地去除第二中间半导体层462来形成第二凹槽区域462R。第一凹槽区域62R的水平宽度可以小于第二凹槽区域462R的水平宽度。
参照图28，可以在第一中间半导体层62上形成第一上部半导体层63，可以在第二中间半导体层462上形成第二上部半导体层463。第一上部半导体层63和第二上部半导体层463可以包括通过SEG处理形成的硼掺杂单晶硅。第一下部半导体层61、第一中间半导体层62、以及第一上部半导体层63可以形成第一嵌入式应力源65。第二下部半导体层461、第二中间半导体层462、以及第二上部半导体层463可以形成第二嵌入式应力源465。
第一上部半导体层63可以填充第一凹槽区域62R并且从第一凹槽区域62R突出。第一上部半导体层63可以具有第一厚度D1。第二上部半导体层463可以填充第二凹槽区域462R并且从第二凹槽区域462R突出。第二上部半导体层463可以具有第二厚度D2。在一些实施例中，当第一凹槽区域62R的水平宽度窄于第二凹槽区域462R的水平宽度时，形成第一上部半导体层63的生长速率可以大于形成第二上部半导体层463的生长速率。第一上部半导体层63的第一厚度D1可以大于第二上部半导体层463的第二厚度D2。
第一上部半导体层63的上端与第二上部半导体层463的上端之间的距离被定义为第二垂直距离V2。第一中间半导体层62的上端与第二中间半导体层462的上端之间的距离可以被定义为第一垂直距离V1。第二垂直距离V2可以小于第一垂直距离V1。因此，可以将第一嵌入式应力源65的上端与第二嵌入式应力源465的上端之间的垂直距离减小或最小化。
参照图29A，可以在衬底21上形成第一层间绝缘层71和第二层间绝缘层471。可以去除第一初步栅极图案31、33、35和37来暴露第一有源区23，可以去除第二初步栅极图案431、433、435和437来暴露第二有源区423。
可以在第一有源区23上形成第一栅极介质层73、第二栅极介质层75、第一栅电极77和第二栅电极79。可以在第二有源区423上形成第三栅极介质层473、第四栅极介质层475、第三栅电极477和第四栅电极479。第三栅极介质层473可以具有与第一栅极介质层73类似的构造。第四栅极介质层475可以具有与第二栅极介质层75类似的构造。第三栅电极477可以具有与第一栅电极77类似的构造。第四栅电极479可以具有与第二栅电极79类似的构造。
参照图29B，第一嵌入式应力源65可以包括第一下部半导体层61、第一中间半导体层62、以及第一上部半导体层63。第二嵌入式应力源465可以包括第二下部半导体层461、第二中间半导体层462、以及第二上部半导体层463。
第一上部半导体层63的水平宽度可以小于第二上部半导体层463的水平宽度。第一上部半导体层63的下端可以形成在比第一中间半导体层62的上端更低的水平处。第一中间半导体层62可以与第一上部半导体层63的侧部和底部接触。第一上部半导体层63的第一厚度D1可以大于第二上部半导体层463的第二厚度D2。第一中间半导体层62的上端与第二中间半导体层462的上端之间的距离可以为第一垂直距离V1。第一上部半导体层63的上端与第二上部半导体层463的上端之间的距离可以为第二垂直距离V2。第二垂直距离V2可以小于第一垂直距离V1。因此，第一嵌入式应力源65的上端与第二嵌入式应力源465的上端之间的垂直距离可以被减小或最小化。可以控制第一嵌入式应力源65和第二嵌入式应力源465的上端的位置。
图30-图33、图34A和图34B是示出根据本发明构思的一些实施例的形成半导体器件的操作中提供的中间结构的剖面图。
参照图30，可以在衬底21上形成第三掩模图案62M，其覆盖第一区域11并且暴露第二区域12。可以使用光刻处理形成第三掩模图案62M。第一中间半导体层62可以被第三掩模图案62M覆盖，而第二中间半导体层462可以被暴露。第二中间半导体层462的上端可以形成在比第一中间半导体层62的上端更高的水平处。第一中间半导体层62的上端与第二中间半导体层462的上端之间的距离可以为第一垂直距离V1。
参照图31，可以使用第三掩模图案62M和第二附加隔离物458作为刻蚀掩模来部分地去除第二中间半导体层462从而形成初步凹槽区域462R1。初步凹槽区域462R1的底部可以形成在与第一中间半导体层62的上端相似的水平处。在形成初步凹槽区域462R1之后，可以去除第三掩模图案62M。在一些实施例中，初步凹槽区域462R1的底部可以形成在比第一中间半导体层62的上端更低的水平处。
参照图32，可以部分地去除第一中间半导体层62来形成第一凹槽区域62R。在形成第一凹槽区域62R期间，在初步凹槽区域462R1中暴露的第二中间半导体层462也可以被部分地去除，以形成第二凹槽区域462R2。第一凹槽区域62R的水平宽度可以小于第二凹槽区域462R2的水平宽度。
参照图33，可以在第一中间半导体层62上形成第一上部半导体层63，可以在第二中间半导体层462上形成第二上部半导体层463。第一上部半导体层63和第二上部半导体层463可以包括通过SEG处理形成的硼掺杂单晶硅。第一下部半导体层61、第一中间半导体层62、以及第一上部半导体层63可以形成第一嵌入式应力源65。第二下部半导体层461、第二中间半导体层462、以及第二上部半导体层463可以形成第二嵌入式应力源465。
第一上部半导体层63可以填充第一凹槽区域62R并且从第一凹槽区域62R突出。第一上部半导体层63可以具有第三厚度D3。第二上部半导体层463可以填充第二凹槽区域462R并且从第二凹槽区域462R突出。第二上部半导体层463可以具有第四厚度D4。在一些实施例中，如果第一凹槽区域62R的水平宽度窄于第二凹槽区域462R的水平宽度，形成第一上部半导体层63的生长速率可以大于形成第二上部半导体层463的生长速率。第一上部半导体层63的第三厚度D3可以大于第二上部半导体层463的第四厚度D4。第二上部半导体层463的上端可以形成在比第一上部半导体层63的上端更低的水平处。
第一上部半导体层63的上端与第二上部半导体层463的上端之间的距离可以为第三垂直距离V3。第一中间半导体层62的上端与第二中间半导体层462的上端之间的距离可以为第一垂直距离V1。第三垂直距离V3可以小于第一垂直距离V1。因此，可以将第一嵌入式应力源65的上端与第二嵌入式应力源465的上端之间的垂直距离减小或最小化。可以控制第一嵌入式应力源65和第二嵌入式应力源465的上部高度。
参照图34A，可以在衬底21上形成第一层间绝缘层71和第二层间绝缘层471。可以去除第一初步栅极图案31、33、35和37来暴露第一有源区23，可以去除第二初步栅极图案431、433、435和437来暴露第二有源区423。
可以在第一有源区23上形成第一栅极介质层73、第二栅极介质层75、第一栅电极77和第二栅电极79。可以在第二有源区423上形成第三栅极介质层473、第四栅极介质层475、第三栅电极477和第四栅电极479。第三栅极介质层473可以具有与第一栅极介质层73类似的构造。第四栅极介质层475可以具有与第二栅极介质层75类似的构造。第三栅电极477可以具有与第一栅电极77类似的构造。第四栅电极479可以具有与第二栅电极79类似的构造。
参照图34B，第一嵌入式应力源65可以包括第一下部半导体层61、第一中间半导体层62、以及第一上部半导体层63。第二嵌入式应力源465可以包括第二下部半导体层461、第二中间半导体层462、以及第二上部半导体层463。
第一上部半导体层63的水平宽度可以小于第二上部半导体层463的水平宽度。第一上部半导体层63的下端可以形成在比第一中间半导体层62的上端更低的水平处。第一中间半导体层62可以与第一上部半导体层63的侧部和底部接触。第一上部半导体层63的第三厚度D3可以大于第二上部半导体层463的第四厚度D4。第一中间半导体层62的上端与第二中间半导体层462的上端之间的距离可以为第一垂直距离V1。第一上部半导体层63的上端与第二上部半导体层463的上端之间的距离可以为第三垂直距离V3。第三垂直距离V3可以小于第一垂直距离V1。因此，第一嵌入式应力源65的上端与第二嵌入式应力源465的上端之间的垂直距离可以被减小或最小化。可以控制第一嵌入式应力源65和第二嵌入式应力源465的上端的位置。
图35和图36分别是根据本发明构思的一些实施例的电子设备的立体图和框图。参照图35，根据本发明构思的一些实施例的半导体器件可以应用于诸如智能手机1900、上网本、笔记本电脑、或平板PC之类的电子系统。例如，根据一些实施例的半导体器件可以安装在智能手机1900的主板上。此外，根据一些实施例的半导体器件可以提供至诸如外部存储卡之类的用以与智能手机1900结合的扩展设备。
参照图36，根据一些实施例的半导体器件可以应用于电子系统2100。电子系统2100可以包括主体2110、微处理器2120、电源2130、功能单元2140和/或显示器控制器2150。主体2110可以是由印刷电路板（PCB）形成的母板。微处理器2120、电源2130、功能单元2140和显示器控制器2150可以安装在主体2110上。显示器2160可以布置在主体2110的内部或外部。例如，显示器2160可以布置在主体2110的表面上，并显示由显示器控制器2150处理的图像。
电源2130可以从外部电池等接收恒定电压，将该电压划分为各种界别，并且将这些电压供给至微处理器2120、功能单元2140和显示器控制器2150等。微处理器2120可以接收来自电源2130的电压，以控制功能单元2140和显示器2160。功能单元2140可以执行电子系统2100的各种功能。例如，当电子系统2100为移动电话时，功能单元2140可以具有这样一些组件，其能够通过拨号执行无线通信功能（诸如，向显示器2160输出图像或向扬声器输出声音）、或者与外部设备2170执行通信。如果安装了相机，则功能单元2140可以用作图像处理器。
根据本发明构思的一些实施例，当电子系统2100连接至存储卡等以便扩充容量时，功能单元2140可以是存储卡控制器。功能单元2140可以通过有线或无线通信单元2180来与外部设备2170交换信号。另外，当电子系统2100需要通用串行总线（USB）等以便扩充功能时，功能单元2140可以用作接口控制器。此外，功能单元2140可以包括大容量存储设备。
根据本发明构思的一些实施例的半导体器件可以应用于功能单元2140或微处理器2120。例如，微处理器2120可以包括嵌入式应力源65。由于嵌入式应力源65的构造，微处理器2120可以具有优良的电特性。
图37是根据本发明构思的一些实施例的电子系统的框图。参照图37，电子系统2400可以包括至少一个根据一些实施例的半导体器件。电子系统2400可以用于制造移动设备或计算机。例如，电子系统2400可以包括存储器系统2412、微处理器2414、随机存取存储器（RAM）2416、总线2420、以及用户接口2418。微处理器2414、存储器系统2412、以及用户接口2418可以经由总线2420彼此相连。用户接口2418可以用于将数据输入至电子系统2400或从电子系统2400输出数据。微处理器2414可以编程并控制电子系统2400。RAM2416可以用作微处理器2414的工作存储器。微处理器2414、RAM2416和/或其他组件可以装配在单个封装件中。存储器系统2412可以存储用于操作微处理器2414的代码、微处理器2414处理的数据、或外部输入的数据。存储器系统2412可以包括控制器和存储器。
微处理器2414、RAM2416、或存储器系统2412可以包括根据一些实施例的半导体器件。例如，微处理器2414可以包括嵌入式应力源65。由于嵌入式应力源65的构造，微处理器2414可以具有优良电特性。
根据一些实施例的半导体器件可以包括填充形成在有源区中的沟槽的嵌入式应力源。沟槽的形成可以包括通过将磷注入LDD中来形成快刻蚀速率部分、通过对快刻蚀速率部分进行各向同性刻蚀来形成第一沟槽、以及使用定向刻蚀处理形成第二沟槽。嵌入式应力源可以填充沟槽。根据一些实施例的半导体器件可以具有优良的电特性，这是因为对嵌入式应力源的尺寸、形状和位置的控制可以变得容易/得到改善，可以减小/最小化图案加载效应（pattern-loading effect），以及可以减小与中心区域与边缘区域之间的有源区的位置相关的变化。
上述公开的主题应被考虑为示例性的，而不是限制性的，并且所附权利要求书旨在覆盖落入本发明构思的精神和范围内的所有变型、优选方式和其他实施例。因此，在法律所允许的最大程度内，通过随附权利要求及其等同物允许的最广泛的解释来确定该范围，而不应由前面的详细描述来限制或局限该范围。

Claims (27)

1.一种半导体器件，包括：
衬底，其包括有源区；
栅电极，其在所述有源区上；
隔离物，其位于所述栅电极的侧部上；
沟槽，其在与所述栅电极的侧部相邻的所述有源区中，其中所述沟槽包括所述有源区的凹口部分；
轻掺杂漏极，其在与所述栅电极的侧部相邻的所述有源区中；
晕环，其形成在所述有源区中，并且覆盖所述轻掺杂漏极的侧面和底部；
嵌入式应力源，其在所述沟槽中；以及
快刻蚀区，其在所述轻掺杂漏极与所述嵌入式应力源之间，其中所述快刻蚀区包括磷，
其中分别形成所述轻掺杂漏极与所述嵌入式应力源，
其中所述隔离物包括位于所述栅电极的侧壁上的第一隔离物、位于所述第一隔离物上的第二隔离物和位于所述第二隔离物上的第三隔离物，
其中所述嵌入式应力源包括下部半导体层以及位于所述下部半导体层上的上部半导体层，所述下部半导体层包括第一半导体层和第二半导体层，所述第二半导体层在所述沟槽的表面与所述第一半导体层之间，
其中所述第二半导体层与所述第一隔离物接触，
其中所述上部半导体层的第一宽度窄于所述下部半导体层的第二宽度，并且所述上部半导体层的侧表面的对准线偏移于所述下部半导体层的外侧表面，并且
其中所述上部半导体层的最上表面高于所述有源区的最上表面。
2.如权利要求1所述的半导体器件，其中：
所述下部半导体层包括硅锗层，所述上部半导体层包括硅层或硅锗层；并且
所述下部半导体层的锗浓度大于所述上部半导体层的锗浓度。
3.如权利要求1所述的半导体器件，其中：
所述第一半导体层包括硼和锗；并且
所述第一半导体层的锗浓度大于所述第二半导体层的锗浓度。
4.如权利要求1所述的半导体器件，其中所述上部半导体层的最下部分低于所述下部半导体层的最上表面，并且其中所述下部半导体层的最上表面高于所述有源区的最上表面。
5.如权利要求4所述的半导体器件，其中所述下部半导体层与所述上部半导体层的侧部和底部接触。
6.如权利要求1所述的半导体器件，其中：
所述隔离物在所述上部半导体层与所述栅电极之间，其中所述下部半导体层与所述隔离物的侧部和底部接触，并且所述上部半导体层与所述隔离物分隔开。
7.如权利要求1所述的半导体器件，还包括：
附加隔离物，其在所述上部半导体层与所述栅电极之间，其中所述附加隔离物与所述下部半导体层的最上表面和所述上部半导体层的侧部接触。
8.如权利要求7所述的半导体器件，其中所述上部半导体层的最下部分低于所述附加隔离物的最下表面。
9.如权利要求1所述的半导体器件，其中所述轻掺杂漏极包括硼和磷，并且所述轻掺杂漏极的磷浓度的范围是5E18原子/cm3至1E19原子/cm3。
10.一种半导体器件，包括：
衬底，其包括第一区域和第二区域，其中所述第一区域和所述第二区域分别包括不同的图案密度；
第一栅电极，其在所述第一区域中的第一有源区上；
第一隔离物，其位于所述第一栅电极的侧部上；
第一附加隔离物，其在所述第一隔离物上；
第一沟槽，其在与所述第一栅电极的侧部相邻的所述第一有源区中；
第一轻掺杂漏极，其在与所述第一栅电极的侧部相邻的所述第一有源区中；
第一晕环，其形成在所述第一有源区中，并且覆盖所述第一轻掺杂漏极的侧面和底部；
第一嵌入式应力源，其在所述第一沟槽中；
第一快刻蚀区，其在所述第一轻掺杂漏极与所述第一嵌入式应力源之间，其中所述第一快刻蚀区包括磷；
第二栅电极，其在所述第二区域中的第二有源区上；
第二隔离物，其位于所述第二栅电极的侧部上；
第二附加隔离物，其在所述第二隔离物上；
第二沟槽，其在与所述第二栅电极的侧部相邻的所述第二有源区中；
第二轻掺杂漏极，其在与所述第二栅电极的侧部相邻的所述第二有源区中；以及
第二晕环，其形成在所述第二有源区中，并且覆盖所述第二轻掺杂漏极的侧面和底部；
第二嵌入式应力源，其在所述第二沟槽中；以及
第二快刻蚀区，其在所述第二轻掺杂漏极与所述第二嵌入式应力源之间，其中所述第二快刻蚀区包括磷，
其中分别形成所述第一轻掺杂漏极与所述第一嵌入式应力源，并且分别形成所述第二轻掺杂漏极与所述第二嵌入式应力源，
其中所述第一隔离物包括位于所述第一栅电极的侧壁上的第一内隔离物、位于所述第一内隔离物上的第一中间隔离物和位于所述第一中间隔离物上的第一外隔离物，
其中所述第二隔离物包括位于所述第二栅电极的侧壁上的第二内隔离物、位于所述第二内隔离物上的第二中间隔离物和位于所述第二中间隔离物上的第二外隔离物，
其中所述第一嵌入式应力源包括第一上部半导体层、第一下部半导体层和第一中间半导体层，所述第一下部半导体层在所述第一沟槽的表面与所述第一上部半导体层之间，并且所述第一中间半导体层在所述第一上部半导体层与所述第一下部半导体层之间，
其中所述第一上部半导体层的最下部分低于所述第一中间半导体层的最上表面，
其中所述第一下部半导体层与所述第一内隔离物接触，
其中所述第二嵌入式应力源包括第二上部半导体层、第二下部半导体层和第二中间半导体层，所述第二下部半导体层在所述第二沟槽的表面与所述第二上部半导体层之间，并且所述第二中间半导体层在所述第二上部半导体层与所述第二下部半导体层之间，
其中所述第二下部半导体层与所述第二内隔离物接触，并且
其中所述第一上部半导体层的第一厚度大于所述第二上部半导体层的第二厚度。
11.如权利要求10所述的半导体器件，其中所述第一下部半导体层的最上表面与所述第二下部半导体层的最上表面之间的第一垂直距离大于所述第一上部半导体层的最上表面与所述第二上部半导体层的最上表面之间的第二垂直距离。
12.如权利要求10所述的半导体器件，其中所述第一沟槽的第一宽度窄于所述第二沟槽的第二宽度。
13.如权利要求10所述的半导体器件，其中所述第一沟槽包括所述第一有源区的第一凹口部分，所述第二沟槽包括所述第二有源区的第二凹口部分。
14.如权利要求10所述的半导体器件，其中所述第二下部半导体层的最上表面高于所述第一下部半导体层的最上表面。
15.如权利要求10所述的半导体器件，其中：
所述第一下部半导体层与所述第一隔离物的侧部和下表面接触，所述第一下部半导体层的最上表面与所述第一附加隔离物的下表面接触，并且所述第一上部半导体层的侧部与所述第一附加隔离物的侧部接触；并且
所述第二下部半导体层与所述第二隔离物的侧部和下表面接触，所述第二下部半导体层的最上表面与所述第二附加隔离物的下表面接触，并且所述第二上部半导体层的侧部与所述第二附加隔离物的侧部接触。
16.一种半导体器件，包括：
有源区，其在衬底中；
栅电极，其在所述有源区上；
轻掺杂漏极，其在与所述栅电极的侧部相邻的所述有源区中；
晕环，其形成在所述有源区中，并且覆盖所述轻掺杂漏极的侧面和底部；
隔离物，其位于所述栅电极的侧部上；
凹穴，其在与所述栅电极的侧部相邻的所述有源区中，其中，所述凹穴包括所述有源区的凹口部分；
应力源，其包括下层和上层，所述下层至少部分地在所述凹穴中，所述上层位于所述下层上；以及
快刻蚀区，其在所述轻掺杂漏极与所述应力源之间，其中所述快刻蚀区包括磷，
其中分别形成所述轻掺杂漏极与所述应力源，
其中所述隔离物包括位于所述栅电极的侧壁上的第一隔离物、位于所述第一隔离物上的第二隔离物和位于所述第二隔离物上的第三隔离物，
其中所述下层包括第一应力源层和第二应力源层，所述第一应力源层内衬于所述凹穴的表面，所述第二应力源层位于所述第一应力源层上，
其中所述第一应力源层与所述第一隔离物接触，
其中所述下层的最上表面高于所述有源区的最上表面，并且
所述上层的最上表面高于所述有源区的最上表面，当以剖面观看时所述上层暴露所述下层的与所述上层的相对侧壁相邻的部分。
17.如权利要求16所述的半导体器件，其中所述下层的一部分位于所述凹口部分中，并且所述栅电极至少部分地与位于所述凹口部分中的所述下层的一部分重叠。
18.如权利要求16所述的半导体器件，其中所述下层在所述隔离物的下表面和侧部的各个部分上。
19.如权利要求16所述的半导体器件，其中所述隔离物与所述下层的最上表面和所述上层的侧部接触。
20.如权利要求16所述的半导体器件，其中所述下层包括硅锗，所述上层包括硅或硅锗，并且所述下层的锗浓度大于所述上层的锗浓度。
21.如权利要求16所述的半导体器件，其中所述第二应力源层包括锗，并且所述第二应力源层的锗浓度大于所述第一应力源层的锗浓度。
22.如权利要求16所述的半导体器件，其中所述下层的上表面包括凹槽，并且所述上层的至少一部分在所述凹槽中。
23.如权利要求22所述的半导体器件，其中所述凹槽的表面包括弧形。
24.如权利要求23所述的半导体器件，其中所述隔离物的侧部和最下表面与所述上层接触。
25.如权利要求16所述的半导体器件，其中所述轻掺杂漏极包括硼和磷。
26.如权利要求25所述的半导体器件，其中所述下层的一部分位于所述凹口部分中，并且所述快刻蚀区与位于所述凹口部分中的所述下层的一部分接触。
27.如权利要求25所述的半导体器件，其中所述轻掺杂漏极的磷浓度的范围是5E18原子/cm3至1E19原子/cm3。
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