KR100470391B1 - 반도체소자의 리프레쉬 개선방법 - Google Patents
반도체소자의 리프레쉬 개선방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 리프레쉬 개선방법에 관한 것으로, 본 발명에 따른 반도체소자의 리프레쉬 개선방법은, 반도체기판상에 워드라인을 형성한후 상기 워드라인측벽에 열적 산화막을 형성하는 단계; 상기 열적산화막표면에 질화막 스페이서를 형성하는 단계; 및 전체 구조의 상면에 층간절연막을 형성한후 이를 선택적으로 패터닝하여 반도체기판의 일부분을 노출시키는 스토리지노드콘택을 형성하는 단계;를 포함하여 구성되며, 버퍼산화막을 열적 산화막을 대체하여 소자의 리프레쉬 특성을 향상시킬 수 있는 것이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 버퍼산화막을 열적 산화막을 대체하여 소자의 리프레쉬 특성을 향상시키는 반도체소자의리프레쉬 개선방법에 관한 것이다.
반도체 메모리소자 제조공정중 N-영역을 임플란트로 형성한후 랜딩플러그 콘택(LPC) 식각시에 자기정렬콘택(SAC)으로 이용하는 질화막을 형성하기 전에 기판과 질화막사이에 스트레스를 완화하여 리프레쉬를 개선할 목적으로 CVD 산화막을 버퍼산화막으로 사용하고 있다.
이러한 CVD산화막을 버퍼산화막으로 사용해 왔던 종래기술에 따른 반도체소자의 제조방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체소자의 제조방법에 있어서, 스토리지노드 콘택식각시에 버퍼산화막의 손실이 발생하는 것을 보여 주기 위한 단면도이다.
종래의 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 반도체기판 (1)상에 워드라인(3)을 형성한후 LPCVD방식을 이용하여 버퍼산화막(5)을 형성한다.
그다음, 상기 버퍼산화막(5)을 배리어로 이용하여 상기 워드라인(3)양측아래의 반도체기판(1)내에 이온주입공정을 실시하여 N-영역(7)을 형성한다.
이어서, 상기 N-영역(7)을 형성한후 소오스/드레인영역(11)을 형성하기 위해 워드라인(3)측면에 형성된 버퍼산화막(5)을 포함한 전체 구조의 상면에 스페이서을 형성하게 되는데, 이때 후속 공정인 자기정렬콘택(SAC) 형성시에 배리어로 사용될 스페이서용 질화막(9)을 증착한다.
그다음, 전체 구조의 상면에 층간절연막(13)과 식각정지막(15)을 적층한후 콘택마스크를 이용한 식각공정에 의해 상기 식각정지막(15)과 층간절연막(13)을 순차적으로 패터닝하여 워드라인(3)사이의 반도체기판(1) 표면을 노출시키는 스토리지노드 콘택(13)을 형성한다.
그러나, 버퍼산화막이 없을 경우에 질화막과 반도체기판의 실리콘간에 스트레스가 발생하여 리프레쉬를 저하시키기 때문에, 기존에는 상기와 같이 LP-CVD 방식을 이용하여 버퍼산화막을 형성하였으나 이러한 박막 형성은 후속 CMP 공정에서 노출되어 스토리지노드 콘택을 형성하기 위한 노광공정에서 오정렬이 발생하게 되면 식각시 산화막 식각에 의해 식각되어 브릿지를 형성하게 된다. 즉, 스토리지노드 콘택시에 버퍼산화막이 식각되어 후속 공정의 플러그 폴리 증착시에 채워져 브릿지가 발생하여 자기정렬 콘택불량을 유발시켜 소자의 리프레쉬 특성을 열화시킨다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, N-영역을 형성한후 버퍼산화막을 열적산화막을 대체하여 스트리지노드 콘택식각시에 버퍼산화막이 식각되어 후속공정의 플러그 폴리증착시에 채워져 브릿지가 발생하여 자기정렬콘택 불량을 유발시키는 것을 방지할 수 있는 반도체소자의 리프레쉬 개선방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조방법에 있어서, 스토리지노드 콘택식각시에 버퍼산화막의 손실이 발생하는 것을 보여 주기 위한 단면도.
도 2는 본 발명에 따른 반도체소자의 제조방법에 있어서, 스토리지노드 콘택식각시에 열적산화막의 손실이 발생하지 않는 것보여 주기 위한 단면도.
[도면부호의설명]
21 : 반도체기판 23 : 워드라인
25 : 열적산화막 27 : N-영역
29 : 스페이서 31 : 소오스/드레인영역
33 : 층간절연막 35 : 식각정지막
37 : 스토리지노드콘택
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 리프레쉬 개선방법은, 반도체기판상에 워드라인을 형성한후 상기 워드라인측벽에 열적 산화막을 형성하는 단계; 상기 열적산화막표면에 질화막스페이서를 형성하는 단계; 및 전체 구조의 상면에 층간절연막을 형성한후 이를 선택적으로 패터닝하여 반도체기판의 일부분을 노출시키는 스토리지노드콘택을 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 리프레쉬 개선방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체소자의 마스크패턴 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 리프레쉬 개선방법은, 도 2에 도시된 바와같이, 먼저 반도체기판(21)상에 워드라인(23)을 형성한후 식각공정에 의한 데미지를 복구(recover)하기 위해 열적산화공정에 의해 열적산화막(25)을 120 내지 150 Å 두께만큼 형성하는데, 스페이서 폭에 따라 두께를 조절할 수 있다. 이때, 상기 열적산화막(25)은 버퍼산화막을 트랜지스터 특성의 변화없이 750 ℃의 낮은 온도에서 열적산화방법으로 형성하게 되면 워드라인중 게이트폴리 또는 텅스텐실리사이드 (WSix)만 산화시키면서 산화막을 형성하게 되어 후속 CMP 공정에 의해 표면으로 노출되지 않기 때문에 스토리지노드 콘택 식각시에 버퍼산화막은 식각되지 않게 된다.
한편, 상기 열적산화막 형성전에 NH4OH 용액을 이용하여 세정공정을 진행할 수도 있다. 또한, 건식 또는 습식식각 방식을 혼용 사용하거나 선택하여 사용할 수도 있다.
그다음, 상기 산화막(25)을 배리어로 이용하여 상기 워드라인(23)양측아래의반도체기판(21)내에 이온주입공정을 실시하여 N-영역(27)을 형성한다.
이어서, 상기 N-영역(27)을 형성한후 소오스/드레인영역(31)을 형성하기 위해 워드라인(23)측면에 형성된 열적산화막(25)을 포함한 전체 구조의 상면에 스페이서을 형성하게 되는데, 이때 후속 공정인 자기정렬콘택(SAC) 형성시에 배리어로 사용될 스페이서용 질화막(29)을 증착한다.
그다음, 전체 구조의 상면에 층간절연막(33)과 식각정지막(35)을 적층한후 콘택마스크를 이용한 식각공정에 의해 상기 식각정지막(35)과 층간절연막(33)을 순차적으로 패터닝하여 워드라인(23)사이의 반도체기판(21) 표면을 노출시키는 스토리지노드 콘택(33)을 형성한다. 이때, 상기 스토리지노드 콘택(33) 형성시에 열적산화막(25)의 손실이 발생하지 않는다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 리프레쉬 개선방법에 의하면, 레프레쉬 향상을 위해 버퍼산화막으로 사용되는 산화막을 열적 산화방법으로 형성하므로써 후속 공정에 의한 버퍼층이 표면에 노출되지 않아 스토리지노드 콘택식각 공정시에 버퍼층의 식각을 방지하여 브릿지 발생을 제어할 수 있다. 따라서, 반도체소자의 리프레쉬 특성을 향상시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (4)
- 반도체기판상에 워드라인을 형성한후 상기 워드라인측벽에 열적산화막을 형성하는 단계;상기 열적산화막표면에 질화막스페이서를 형성하는 단계; 및전체 구조의 상면에 층간절연막을 형성한후 이를 선택적으로 패터닝하여 반도체기판의 일부분을 노출시키는 스토리지노드콘택을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 리프레쉬 개선방법.
- 제1항에 있어서, 상기 열적산화막 형성전에 NH4OH 용액을 이용하여 세정공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 리프레쉬 개선방법
- 제1항에 있어서, 상기 열적산화막 형성시 온도는 약 750℃ 정도이고, 건식 또는 습식식각 방식을 혼용 사용하거나 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 리프레쉬 개선방법.
- 제1항에 있어서, 열적산화막의 두께는 120 내지 150 Å인 것을 특징으로하는 반도체소자의 리프레쉬 개선방법.
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CN109903797A (zh) * | 2019-03-07 | 2019-06-18 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器的制造方法及分栅快闪存储器 |
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2002
- 2002-07-15 KR KR10-2002-0041281A patent/KR100470391B1/ko not_active IP Right Cessation
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