JP2924948B2 - 半導体装置のポリサイドゲート形成方法 - Google Patents

半導体装置のポリサイドゲート形成方法

Info

Publication number
JP2924948B2
JP2924948B2 JP8028901A JP2890196A JP2924948B2 JP 2924948 B2 JP2924948 B2 JP 2924948B2 JP 8028901 A JP8028901 A JP 8028901A JP 2890196 A JP2890196 A JP 2890196A JP 2924948 B2 JP2924948 B2 JP 2924948B2
Authority
JP
Japan
Prior art keywords
etching
gate
forming
semiconductor device
etching step
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP8028901A
Other languages
English (en)
Other versions
JPH09116149A (ja
Inventor
碩 鉉 韓
相 鎭 李
キュン 輔 沈
大 植 チョー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sansei Denshi Co Ltd
Original Assignee
Sansei Denshi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sansei Denshi Co Ltd filed Critical Sansei Denshi Co Ltd
Publication of JPH09116149A publication Critical patent/JPH09116149A/ja
Application granted granted Critical
Publication of JP2924948B2 publication Critical patent/JP2924948B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置のポリサ
イドゲート形成方法に係り、特に、ポリサイドゲートを
形成するためのエッチング方法に関する。
【０００２】
【従来の技術】半導体装置のうちＭＯＳ型の半導体装置
では、薄く形成されたゲート酸化膜上にゲートが形成さ
れるが、この際、ゲートはポリシリコンやポリサイドな
どの導体より形成される。前記ポリサイドはゲート酸化
膜と接する部分はポリシリコンよりなり、そのポリシリ
コン層上に高融点金属シリサイドを積層してなる積層構
造よりなっている。前記金属シリサイドとしては主とし
てタングステンシリサイド（ＷＳｉ）が使われる。
【０００３】従来において用いられたポリシリコンは半
導体素子が高集積化され線幅が小さくなるにつれ、抵抗
が大きくなって導体としての機能に問題が生ずる。一
方、金属シリサイドは工程中の高温による損傷が少な
く、伝導性も高いので半導体素子でゲートなどの導体と
して使うのに適している。しかしながら、絶縁膜に対す
る付着性が良くないので、絶縁膜にポリシリコンを先に
形成し、その上に金属シリサイドを積層する方法を用い
てポリサイド構造を形成してゲート導体として用いてい
た。
【０００４】また、従来のゲート形成方法は、半導体基
板の全面又はゲートが形成される部分を含む一部に、ゲ
ートをなす材料で膜を形成し、通常のフォトリソグラフ
ィを用いてエッチングマスクを形成した後、エッチング
技術を用いてゲート以外の部分に存するゲート膜質を取
り除く工程よりなる。この際、フォトリソグラフィを用
いてエッチングマスクを形成する方法として、二つの方
法がある。一つの方法は、ゲートをなす材料で膜を形成
し、その上に直接にフォトレジストを塗布してフォトレ
ジスト層にパターンを形成することにより、フォトレジ
ストをエッチングマスクとする方法である。他の方法
は、ゲートをなす材料で膜を形成し、その上に酸化膜を
形成した後、再びその上にフォトレジストを塗布するこ
とによりフォトリソグラフィと酸化膜エッチングを通じ
て酸化膜にゲートパターンを形成し、このパターンをゲ
ート膜質をエッチングする際のエッチングマスクとする
方法である。この二つの方法はそれぞれの長短所を有す
るので工程上必要に応じて選択して使われる。
【０００５】酸化膜をエッチングマスクとして用いる場
合、エッチングマスクとエッチングされる膜質間の選択
比が良好になる。フォトレジストパターンを用いてエッ
チング工程を行う場合は、副産物としてパターンの側壁
に付着されるポリマーにより線幅調節の問題がなくなる
利点があるので高集積半導体素子の生産工程に適してい
る。
【０００６】図２は、シリコン酸化膜をエッチングマス
ク１１として用い、金属シリサイドとしてタングステン
シリサイド１５を用いて従来のエッチング工程によって
形成されたポリサイドゲート構造を示す。半導体基板１
０上にゲート酸化膜１７やフィールド酸化膜２０が形成
され、その上に、順次、ポリシリコン１３及びタングス
テンシリサイド１５からなるポリサイドゲートとシリコ
ン酸化膜からなるエッチングマスク１１とが形成され、
積層構造を構成する。
【０００７】前記ポリサイドゲートの側壁部にはエッチ
ングに対する保護手段がないので既存のプラズマエッチ
ングやＲＩＥのようなエッチング技術を用いる場合、等
方性エッチングの特性によりポリシリコン層１３にアン
ダカット現象が生じる。また、ポリサイドゲートの側壁
に衝突するイオンやラジカルなどの粒子によりポリサイ
ドを形成する積層構造の側壁が粗くなり金属シリサイド
とポリシリコンの膜質がエッチングの際に取れるコンシ
ューム (consume)やノッチ現象が深刻に生じて半導体素
子の均一性を調節するのが難しくなり素子の機能が劣化
する問題がある。図２の参照符号１９はタングステンシ
リサイド１５のコンシュームを示す。
【０００８】図３は、ポリサイドゲートの側壁の粗さと
欠陥を示す拡大図であって、ポリシリコン１３のアンダ
カット部分２３と金属シリサイド１５のコンシューム部
分２５が示されている。
【０００９】ポリサイドゲート構造は、金属シリサイド
とポリシリコンとの異なる膜質よりなっており、その下
部は薄い酸化膜よりなる。従って、一定条件下の単一の
エッチング工程によって、適正なエッチング速度並びに
エッチングマスク及びその下部の複数の物質層に関して
十分な食刻選択性を持ちながら、良好な垂直性を保ち欠
陥の少ない側壁を有するゲートを形成するのは極めて難
しい。
【００１０】
【発明が解決しようとする課題】かかる問題点を解決す
るため、エッチング工程に影響を及ぼすプラズマソース
ガス、プラズマを印加する装置の電力、プロセスチャン
バの圧力及び温度などの条件を異にする二種以上の工程
条件下でエッチングを行う方法が使われる場合もあっ
た。しかし、二種以上の段階で工程を進める場合、各段
階の工程条件がごくわずか変化したとしても工程の結果
には極めて大きな差が生じる。前記ゲート側壁の欠陥や
垂直プロファイルの不良などは、一つの半導体基板内で
も差があるのみならず各基板間にも差があるなど工程の
安定性を保ちにくいという問題があった。
【００１１】本発明は前述した従来の問題を解決するた
めになされたもので、エッチング速度とエッチング選択
性が十分であると共に、エッチングされたゲートの側壁
の垂直プロファイルが良好であり各膜質に欠陥が少な
く、工程自体の安定性が保たれるポリサイドゲートの形
成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体装置のポリサイドゲート形成方
法は、ゲート酸化膜が形成された半導体基板上にポリシ
リコン層と金属シリサイド層が積層された構造物をＴＣ
Ｐ（Transfer Coupling Plasma）エッチング装置を用い
てエッチングしてゲートを形成する半導体装置のポリサ
イドゲート形成方法において、前記エッチングは、塩素
系ガスと酸素ガスとの混合ガスをプラズマソースガスと
してＴＣＰ（Transfer Coupling Plasma）電力を２５０
〜３５０Ｗに維持しながら行われるものであって、前記
金属シリサイド層の全部をエッチングする第１エッチン
グ工程と前記ポリシリコン層をエッチングする第２エッ
チング工程とを備え、前記第１エッチング工程は、前記
金属シリサイド層上に形成されたシリコン酸化膜パター
ンをエッチングマスクとして、プラズマをなす粒子のエ
ネルギーを増加させる作用を有するＢＯＴ（Bottom）電
力を２００〜３００Ｗに維持しながら行われるものであ
るとともに、前記第２エッチング工程は、前記ＢＯＴ電
力を７０〜１３０Ｗに維持しながら行われるものである
ことを特徴とする。
【００１３】本発明は低圧高濃度のプラズマ環境下でな
されるのが望ましい。ここで、低圧高濃度プラズマ環境
は、エッチング作用をするプラズマソースガスの圧力を
低く保って粒子の平均自由経路を大きくし、この際発生
する低圧によるエッチング速度の低下を磁場を印加する
方法で半導体基板に衝突する確率を高めてプラズマの実
質的な密度を高く保つプラズマ環境を意味する。このよ
うな低圧高濃度のプラズマ環境は新たなプラズマソース
として開発されたＴＣＰ(Transfer Coupling Plasma)、
ＥＣＲ(Electron Cyclotron Resonance)などの装置を通
じてなされる。前記低圧は、３０ｍＴｏｒｒ以下、さら
に望ましくは１０ｍＴｏｒｒ以下の圧力を指す。
【００１４】一般に、プラズマエッチングやＲＩＥは、
エッチング工程がなされるプロセスチャンバにソースガ
スが供給され、プラズマ印加装置によりソースガスがプ
ラズマに形成され、形成されたプラズマの粒子がチャン
バ内の半導体基板の露出面と反応してなされる。初期の
プラズマエッチングは、ただプラズマを印加する装置に
より印加されたプラズマ環境で、エッチングしようとす
る物質を移動させる方法が用いられたが、それは同一あ
るいは別の装置でプラズマ印加と同時にプラズマのエネ
ルギーレベルを高めて反応性を高める方向に発展した。
本発明は、このような装置の電圧やパワーを変化させ、
プラズマ粒子の運動エネルギー等、エッチング反応にか
かわるエネルギーを変化させることを想定している。パ
ワーは主に、ＲＦ（Radio Frequency ）パワーなどの電
気的エネルギー源から供給される形態を有するが、直接
加熱などの非電気的なエネルギー源から得る方法を使用
してもよい。
【００１５】一方、プラズマソースガスとして使われる
ガスの種類もプラズマエッチング工程の重要な変数とな
る。従来から使われるガスとしてはＨＢｒ、Ｏ2 、Ｃｌ
2 、ＨｅＯ2 、ＳＦ6 等やその混合ガスがある。最も望
ましくは、ポリサイドゲートが垂直プロファイルの良好
な側壁を有する積層構造をなしつつ、全体的な工程速度
と選択性のよい種類が選択されるべきである。
【００１６】また、２段階のエッチング工程によってポ
リサイドゲートをエッチングするので、２段階にわたっ
て、同一種のガスが使えれば工程の効率を高められる。
混合ガスを使う場合は、段階毎に異なる混合比を使った
としても、同種のガスにより構成される混合ガスを使う
のが段階変化による所要工程時間を短縮しうるので望ま
しい。
【００１７】一般に、ポリシリコンのエッチング工程に
はフッ素系と塩素系が主として使われる。塩素や四塩化
炭素などの塩素系ガスは異方性エッチングパターンを示
し、薄く形成された下層をなしているゲート酸化膜に対
する選択比も高いが、多量のポリマーを発生させるとい
う短所があった。ポリサイドゲートのエッチング工程が
酸化膜をエッチングマスクとして行われる場合は、ポリ
マーによる問題を大幅に取り除けるので、塩素系ガスを
使ったエッチング工程が適当である。実験によれば、純
粋な塩素を使った場合に比べて、塩素と酸素の混合比を
４ないし２５ほど塩素の構成比を大きくした混合ガスを
使った場合が本発明の２段階エッチング工程において工
程の安定性、高い選択比、形成される側壁の垂直性の増
加及び欠陥部位の減少など良好なエッチング特性を有す
ることがわかった。
【００１８】
【発明の実施の形態】以下、表及び添付した図面に基づ
き本発明の実施の形態を詳細に説明する。
【００１９】本実施形態は、高密度プラズマソース装置
の一つであるＴＣＰ装置を用いてなされるもので、金属
シリサイド層の全てとポリシリコン層の一部をエッチン
グする段階と、プラズマをなす粒子のエネルギーを増加
させる作用をする電力を相対的に小さくして残りのポリ
サイドをエッチングする段階とを含む七つの段階より構
成されている。具体的な工程条件は次の表１に示され
る。ここで、ＧＡＰは、アノ−ドとカソ−ドとの間隔を
示す。他の項目については、以下の説明により明らかに
なるであろう。
【００２０】
【表１】 第１段階は、半導体基板を固定させるため半導体基板が
置かれる装置のチャック(chuck) に電圧を印加する段階
である。以後の段階において基板の温度を均一にするた
めに基板の背面からヘリウムガス（Ｂ／Ｓ Ｈｅ）が流
入されるので基板を固定させる必要がある。
【００２１】第２段階は、プロセスチャンバにプラズマ
が印加される前に圧力及びガスの流入量を調節する準備
段階である。
【００２２】第３段階は、プラズマが形成されエッチン
グがなされる段階であり、本発明での金属シリサイド層
をエッチングする段階に当たる。基板の最上部にある、
パターンが形成された酸化膜をエッチングマスクとし
て、ゲートをなす部分以外の金属シリサイドが取り除か
れる。本段階では、図１の第２補助線３７までエッチン
グがなされる。ポリシリコンが最初に露出される時点
で、装置についているセンサによりエンド・ポイントの
検出（ＥＰＤ：end point detection) がなされると、
次の段階に移行する。
【００２３】第４段階は、第３段階と同様な工程条件下
で時間的に連続してなされ、図１の第２補助線３７から
第３補助線３９までポリシリコン膜質の一部がエッチン
グされるオーバエッチング（ＯＥ）段階である。これは
ＥＰＤがなされた時点ではまだ基板のかなりの部分に金
属シリサイドが残存するからであり、この段階でポリシ
リコンの１０％ないし６０％がエッチングされる。この
数値は、全体工程速度の増加とゲート酸化膜の損傷可能
性を考慮したものである。
【００２４】図１の参照符号３１は、第３段階及び第４
段階からなる、金属シリサイドの全てとポリシリコンの
一部をエッチングする段階でエッチングされるポリサイ
ド膜質の厚さを示す矢印である。第３段階及び第４段階
ではエッチング工程の速度及びエッチングパターンが異
方性であるか否かが重要である。一方、エッチングによ
り除去すべき物質が十分残されているので下層に存する
薄いゲート酸化膜が損傷されることはあまり考慮しなく
ても良い。また、エッチングマスクをなす、ゲート部位
の上層に存する酸化膜は比較的厚くて固い膜質なので、
この段階では選択比の重要性は高くない。従って、この
段階は、プラズマ粒子のエッチングに対する反応性を高
めるための高電力の印加とガスの選択が必要である。本
実施形態において、表１のＴＣＰ電力は、プラズマを印
加し密度を高めるために磁場を形成する役割を果たし、
ＢＯＴ電力は、プラズマ粒子の衝突時のエネルギーを増
やす電力である。
【００２５】第５段階は、ゲート部以外の残されたポリ
シリコン膜質をエッチングする前にエッチング条件を調
整し安定化させる段階である。この時、プラズマ印加装
置やエネルギーレベルを高めるための装置に電力は供給
されず、よってエッチングもなされない。
【００２６】第６段階は、金属シリサイド層の下部に存
するポリシリコンをエッチングする段階であり、本発明
のプラズマをなす粒子のエネルギーを増やす作用をする
電力を相対的に小さくして残りのポリシリコンをエッチ
ングする段階に当たる。図１の参照符号３３は、第６段
階において取り除かれるポリサイド膜質、すなわちポリ
シリコンの厚さを示す矢印である。エッチングされる物
質、すなわちポリシリコンは、少しだけ残された状態な
ので、エッチング工程の速度よりポリシリコンの下部に
存する薄いゲート酸化膜に対する高い選択比が要求され
る。エッチング装置のプラズマ粒子のエネルギーに影響
を与える電力を低め、選択比の高いガスあるいはガスの
混合比が使用されなければならない。表１に示すよう
に、ＢＯＴ電力は、第３段階と第４段階の２００Ｗない
し３００Ｗに比べて半分以下である７０Ｗないし１３０
Ｗが印加される。ＢＯＴ電力を小さくするにつれ、塩素
と酸素の構成比でポリシリコンの酸化膜に対する選択比
は５０：１以上に急激に増加しうる。
【００２７】第７段階は、エッチング工程で副産物とし
て発生するポリマーをポンピングして取り除く段階であ
って、本実施形態の最後の段階である。
【００２８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、従来の多段階のエッチング工程に比べて簡単でか
つ迅速に形態的及び機能的に安定した、すなわち、ゲー
トの側壁の垂直プロファイルが良好で、欠陥の減少され
たポリサイドゲートを形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態により形成されたポリサイ
ドゲートを示した図である。
【図２】従来の技術を用いて形成されたポリサイドゲー
トの側断面を示した図である。
【図３】従来の技術を用いて形成されたポリサイドゲー
トの欠陥を示す図である。
【符号の説明】
１１ エッチングマスク １３ ポリシリコン １５ タングステンシリサイド １７ ゲート酸化膜 １９ コンシューム ２０ フィールド酸化膜 ２３ アンダカット ２５ コンシューム部分 ３７ 第２補助線 ３９ 第３補助線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チョー 大 植 大韓民国京畿道龍仁郡古梅里世原アパー トメント102−203 (56)参考文献 特開 平５−102091（ＪＰ，Ａ) 特開 平７−74148（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/28

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ゲート酸化膜が形成された半導体基板上
    にポリシリコン層と金属シリサイド層が積層された構造
    物をＴＣＰエッチング装置を用いてエッチングしてゲー
    トを形成する半導体装置のポリサイドゲート形成方法に
    おいて、 前記エッチングは、塩素と酸素との混合ガスをプラズマ
    ソースガスとしてＴＣＰ電力を２５０〜３５０Ｗに維持
    しながら行われるものであって、前記金属シリサイド層
    の全部をエッチングする第１エッチング工程と前記ポリ
    シリコン層をエッチングする第２エッチング工程とを備
    え、 前記第１エッチング工程は、前記金属シリサイド層上に
    形成されたシリコン酸化膜パターンをエッチングマスク
    として、プラズマをなす粒子のエネルギーを増加させる
    作用を有するＢＯＴ電力を２００〜３００Ｗに維持しな
    がら行われるものであるとともに、前記第２エッチング
    工程は、前記ＢＯＴ電力を７０〜１３０Ｗに維持しなが
    ら行われるものであることを特徴とする半導体装置のポ
    リサイドゲート形成方法。
  2. 【請求項２】 前記エッチングが３０ｍＴｏｒｒ以下の
    低圧の高密度プラズマ環境下で行われる請求項１に記載
    の半導体装置のポリサイドゲート形成方法。
  3. 【請求項３】 前記塩素と酸素との混合ガス中の塩素と
    酸素の混合比が４：１〜２５：１である請求項１または
    ２に記載の半導体装置のポリサイドゲート形成方法。
  4. 【請求項４】 前記金属シリサイドがタングステンシリ
    サイドである請求項１〜３のいずれか一に記載の半導体
    装置のポリサイドゲート形成方法。
  5. 【請求項５】 前記第１エッチング工程と前記第２エッ
    チング工程との間に、前記第１エッチング工程と同一条
    件下で前記ポリシリコン層の一部をオーバーエッチング
    するオーバーエッチング工程をさらに備えている請求項
    １〜４のいずれか一に記載の半導体装置のポリサイドゲ
    ート形成方法。
  6. 【請求項６】 前記オーバーエッチングされるポリシリ
    コン層の比率が前記ポリシリコン層全体の厚さの１０〜
    ６０％の範囲内である請求項５に記載の半導体装置のポ
    リサイドゲート形成方法。
  7. 【請求項７】 前記第１エッチング工程と前記第２エッ
    チング工程との間に、エッチング条件を変化させるため
    の安定化工程をさらに備えている請求項１〜６のいずれ
    か一に記載の半導体装置のポリサイドゲート形成方法。
JP8028901A 1995-10-11 1996-02-16 半導体装置のポリサイドゲート形成方法 Expired - Lifetime JP2924948B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1995-34997 1995-10-11
KR1019950034997A KR0166205B1 (ko) 1995-10-11 1995-10-11 반도체장치의 폴리사이드 게이트 형성방법

Publications (2)

Publication Number Publication Date
JPH09116149A JPH09116149A (ja) 1997-05-02
JP2924948B2 true JP2924948B2 (ja) 1999-07-26

Family

ID=19429903

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8028901A Expired - Lifetime JP2924948B2 (ja) 1995-10-11 1996-02-16 半導体装置のポリサイドゲート形成方法

Country Status (4)

Country Link
US (1) US5908791A (ja)
JP (1) JP2924948B2 (ja)
KR (1) KR0166205B1 (ja)
TW (1) TW362251B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864163A (en) * 1995-12-27 1999-01-26 United Microelectrics Corp. Fabrication of buried channel devices with shallow junction depth
US6159794A (en) * 1998-05-12 2000-12-12 Advanced Micro Devices, Inc. Methods for removing silicide residue in a semiconductor device
KR100328830B1 (ko) * 1999-08-02 2002-03-14 박종섭 모스페트 소자의 제조 방법
KR100685733B1 (ko) * 2000-10-10 2007-02-23 삼성전자주식회사 반도체 장치의 제조에서 건식 식각 방법
DE10142340B4 (de) * 2001-08-30 2006-04-13 Infineon Technologies Ag Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und Verfahren zu seiner Herstellung
KR100752186B1 (ko) * 2006-07-12 2007-08-24 동부일렉트로닉스 주식회사 건식 식각 방법
JP6153755B2 (ja) * 2013-04-03 2017-06-28 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4331962A (en) * 1980-09-12 1982-05-25 Siemens Aktiengesellschaft Device for gating a blanking bar into a recording of analog signals
US4808259A (en) * 1988-01-25 1989-02-28 Intel Corporation Plasma etching process for MOS circuit pregate etching utiliizing a multi-step power reduction recipe
KR0176715B1 (ko) * 1990-07-30 1999-04-15 오가 노리오 드라이에칭방법
JP2964605B2 (ja) * 1990-10-04 1999-10-18 ソニー株式会社 ドライエッチング方法
US5368685A (en) * 1992-03-24 1994-11-29 Hitachi, Ltd. Dry etching apparatus and method
US5314576A (en) * 1992-06-09 1994-05-24 Sony Corporation Dry etching method using (SN)x protective layer
US5338701A (en) * 1993-11-03 1994-08-16 Taiwan Semiconductor Manufacturing Company Method for fabrication of w-polycide-to-poly capacitors with high linearity
US5474648A (en) * 1994-07-29 1995-12-12 Lsi Logic Corporation Uniform and repeatable plasma processing
US5529197A (en) * 1994-12-20 1996-06-25 Siemens Aktiengesellschaft Polysilicon/polycide etch process for sub-micron gate stacks
JPH0982687A (ja) * 1995-09-19 1997-03-28 Mitsubishi Electric Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH09116149A (ja) 1997-05-02
KR0166205B1 (ko) 1999-02-01
KR970023712A (ko) 1997-05-30
TW362251B (en) 1999-06-21
US5908791A (en) 1999-06-01

Similar Documents

Publication Publication Date Title
US5160407A (en) Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
US5180464A (en) Dry etching method
JP3210359B2 (ja) ドライエッチング方法
KR20030066673A (ko) 반도체 구조에서 텅스텐 또는 질화 텅스텐 전극 게이트식각 방법
US6855643B2 (en) Method for fabricating a gate structure
EP0473344B1 (en) Process for etching a conductive bi-layer structure
US6146542A (en) Dry etching method of multilayer film
JP2924948B2 (ja) 半導体装置のポリサイドゲート形成方法
KR100316028B1 (ko) 메모리소자의 메탈 전극 형성방법
JPH05304119A (ja) ポリシリコン膜のエッチング方法
JPH11176804A (ja) 半導体装置の製造方法
US20110171833A1 (en) Dry etching method of high-k film
JP2574045B2 (ja) プラズマ散乱現象を利用した蝕刻方法
US20040152331A1 (en) Process for etching polysilicon gates with good mask selectivity, critical dimension control, and cleanliness
JP2727966B2 (ja) 半導体装置の製造方法
US6875668B2 (en) Notched gate structure fabrication
JP2001267301A (ja) エッチング進行度検出方法、エッチング方法、半導体装置の製造方法、エッチング進行度検出装置およびドライエッチング装置
JP2907314B2 (ja) 半導体装置の製造方法
KR0176714B1 (ko) 드라이에칭방법
JPH0794483A (ja) プラズマエッチング方法
JP3271373B2 (ja) ドライエッチング方法
US20030045118A1 (en) Method for controlling the critical dimension of the polysilicon gate by etching the hard mask
JPH10177997A (ja) Ｂａｒｃおよび窒化物のその場エッチングプロセス
JPH11330045A (ja) 酸化膜及びシリコン層の積層膜のエッチング方法
US7265058B2 (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090507

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100507

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110507

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120507

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120507

Year of fee payment: 13

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120507

Year of fee payment: 13

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120507

Year of fee payment: 13

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130507

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130507

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term