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Die
Erfindung betrifft Verfahren zum Herstellen eines Halbleiter-Bauteils,
insbesondere ein Verfahren zum Herstellen eines Halbleiter-Bauteils, durch
das die Betriebseigenschaften und die Zuverlässigkeit des Bauteils dadurch
verbessert werden können,
dass ein Kontaktpfropfen anders als bisher hergestellt wird.
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Im
Allgemeinen wird ein pn-Übergang
durch Ioneninplantation eines n- oder eines p-Fremdstoffs in ein
p- bzw. ein n-Halbleitersubstrat hergestellt, wobei das sich ergebende
Substrat durch einen thermischen Prozess zum Erzeugen eines Diffusionsbereichs
aktiviert wird.
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Um
einen Kurzkanaleffekt aufgrund einer lateralen Diffusion ausgehend
vom Diffusionsbereich in einem Halbleiter-Bauteil mit kleiner Kanalbreite
zu verhindern, ist ein flacher Übergang
erforderlich.
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Nun
wird ein herkömmliches,
der Anmelderin bekanntes, Verfahren zum Herstellen eines Halbleiter-Bauteils
erläutert.
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In
einem Zellenbereich und einem Peripherieschaltungsbereich eines
Halbleitersubstrats wird ein einen aktiven Bereich definierender
Bauteiletrennungs-Isolierfilm hergestellt. Auf der gesamten Oberfläche der
sich ergebenden Struktur wird eine Stapelstruktur aus einem Gateisolierfilm,
einer leitenden Schicht für
eine Gateelektrode und einem Maskenisolierfilm hergestellt. Diese
Stapelstruktur wird dann unter Verwendung einer Gateelektrodenmaske
als Ätzmaske
geätzt,
um dadurch eine Stapelstruktur aus einem Gateisolierfilm-Muster,
einer Gateelektrode und einem Maskenisolierfilm-Muster auszubilden.
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Danach
wird auf der gesamten Oberfläche der
sich ergebenden Struktur ein aus einem Nitrid bestehender erster
Isolierfilm hergestellt. In die gesamte Oberfläche der sich ergebenden Struktur
wird ein Fremdstoff mit niedriger Konzentration durch Innenimplantation
eingebracht, um dadurch auf dem Substrat zu beiden Seiten der Gateelektrode
einen LDD(Lightly Doped Drain)-Bereich herzustellen.
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Auf
der gesamten Oberfläche
der sich ergebenden Struktur wird ein zweiter Isolierfilm aus einen Nitrid
hergestellt, um die LDD-Struktur auszubilden.
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An
den Seitenwänden
der Stapelstruktur aus dem Gateisolierfilm-Muster, der Gateelektrode
und dem Maskenisolierfilm-Muster
wird durch Ätzen
des ersten und des zweiten Isolierfilms im Peripherieschaltungsbereich
des Substrats ein Iso lierfilm-Abstandshalter hergestellt.
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Dann
wird durch Innenimplantation eines Fremdstoffs mit hoher Konzentration
in das Substrat zu beiden Seiten des Isolierfilm-Abstandshalters
ein Source/Drain-Bereich ausgebildet. Im Fall eines Prozesses für eine Hochgesschwindigkeits-Logikschaltung wird
im Source/Drain-Bereich ein Silicidfilm hergestellt.
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Dann
wird auf der gesamten Oberfläche
der sich ergebenden Struktur ein erster Zwischenschicht-Isolierfilm
hergestellt.
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Danach
wird durch Ätzen
des ersten Zwischenschicht-Isolierfilms, des zweiten Isolierfilms und
des ersten Isolierfilms unter Verwendung einer Kontaktmaske, die
einen vorbestimmten Bereich für einen
Bitleitungskontakt und einen Speicherelektrodenkontakt im Zellenbereich
des Substrats frei legt, als Ätzmaske
ein Kontaktloch ausgebildet, und an den Seitenwänden der Stapelstruktur aus
dem Gateisolierfilm-Muster, der Gateelektrode und dem Maskenisolierfilm-Muster
wird ein Zwischenschicht-Isolierfilm hergestellt. Hierbei besteht
der Zwischenschicht-Isolierfilm aus dem ersten Isolierfilm.
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Auf
der gesamten Oberfläche
der sich ergebenden Struktur wird eine leitende Schicht aus Polysilicium
hergestellt.
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Durch
Entfernen der leitenden Schicht und des ersten Zwischenschicht-Isolierfilms
durch einen Prozess mit chemisch-mechanischem
Polieren (CMP) wird ein Kontaktpfropfen ausgebildet.
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Auf
der gesamten Oberfläche
der sich ergebenden Struktur wird ein zweiter Zwischenschicht-Isolierfilm
hergestellt, der anschließend
unter Verwendung einer Bitleitungskontakt-Maske als Ätzmaske geätzt wird, um ein Bitleitungs-Kontakt loch auszubilden.
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Wie
oben beschrieben, wird beim herkömmlichen
Verfahren zum Herstellen eines Halbleiter-Bauteils der Source/Drain-Bereich
im Peripherieschaltungsbereich des Halbleitersubstrats hergestellt,
bevor der Kontaktpfropfen hergestellt wird, der mit dem vorbestimmten
Bereich für
den Bitleitungskontakt und den Speicherelektrodenkontakt im Zellenbereich
verbunden ist. Jedoch muss der anschließende Prozess unter 800°C ausgeführt werden,
um im Source/Drain-Bereich niedrigen Kontaktwiderstand aufrecht
zu erhalten. Dies beeinträchtigt
die Fülleigenschaften
des Zwischenschicht-Isolierfilms und schränkt die Abscheidungstemperatur
der leitenden Schicht zum Herstellen des Kontaktpfropfens ein. Außerdem wird,
da der gesamte zweite Isolierfilm im Zellenbereich entfernt werden
muss, der die Gateelektrode umgebende erste Isolierfilm ungleichmäßig beschädigt. Ferner
sind die Eigenschaften eines logischen Prozesses unter Verwendung
einer Technik zum Herstellen eines Silicidfilms nach dem Herstellen
des Source/Drain-Bereichs durch einen thermischen Prozess zum Herstellen
des Kontaktpfropfens beeinträchtigt,
wodurch die DRAM-Technik und ein Prozess zum Herstellen einer Logikschaltung hoher
Geschwindigkeit nicht gemeinsam verwendet werden können.
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Die
US 6,284,592 B1 beschreibt
ein Verfahren zum Herstellen einer Halbleitervorrichtung. Dieses
Verfahren umfasst die Schritte des Bildens einer Feldoxidschicht
auf einem ersten Leitungstyp-Halbleitersubstrat mit Zellbereich
und einem peripheren Schaltungsbereich, wobei die Feldoxidschicht
aktive und Feldbereiche in der Vorrichtung festlegt; des entsprechenden
Bildens von ersten und zweiten Gates mit Abdeckschichten darauf
in den Zell- und peripheren Schaltungsbereichen nach dem Aufbringen
einer Gateisolierschicht auf dem Halbleitersubstrat; des Bildens
von ersten und zweiten Dotierbereichen in den Zell- und peripheren
Schaltungsbereichen durch Innenimplantation eines zweiten Leitungstyp-Dotierstoffs unter
Verwendung der Abdeckschichten als Maske; des Bildens einer Ätzstoppschicht
auf dem Halbleitersubstrat, um die Feldoxidschicht und Seiten des
ersten und zweiten Gates zu bedecken, wobei eine Opferschicht der Ätzstoppschicht
und ein Kontaktloch, welches den ersten Leitungstypbereich freilegt,
gebildet wird; des Bildens eines Pfropfens, welcher mit dem ersten
Leitungstypbereich innerhalb des Kontaktlochs in Verbindung steht
und Entfernen der verbleibenden Opferschicht, um die Oberseite des
Pfropfens und der Ätzstoppschicht
freizulegen, des Bildens eines dritten Seitenwandabstandshalters an
einer freigelegten Seite der Oberseite des Pfropfens, während erste
und zweite Seitenwandabstandshalter gebildet werden, sodass die Ätzstoppschicht
entsprechend zwischen den ersten und zweiten Seitenwandabstandshaltem
angeordnet ist; und des Bildens eines dritten Leitungstypbereichs,
um auf dem zweiten Leitungstypbereich des peripheren Schaltungsbereichs überlagert
zu werden, unter Verwendung der Abdeckschicht und des ersten Seitenwandabstandshalters
als Maske.
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Die
US 5,856,219 A beschreibt
ein Verfahren zur Herstellung eines hoch integrierten DRAMs zum Bilden
eines Source-/Drainkontakts zwischen Wortleitungen in einer selbstausrichtenden
Weise. Nachdem Gateelektroden, also Wortleitungen, ausgebildet sind,
wird eine erste dünne
Isolierschicht abgeschieden. Der Source-/Drainkontakt wird entsprechend
der Dicke der ersten Isolierschicht geätzt, um eine Elektrode aus
polykristallinem Silizium zu bilden. Danach wird eine zweite Isolierschicht
abgeschieden, wobei die ersten und zweite Isolierschicht um einen
Abstand zurückgeätzt werden,
der der Summe der Schichtdicken der zweiten Isolierschicht und der
Schichtdicke der ersten Isolierschicht entspricht, sodass ein Abstandshalter
an den Seitenwänden
der Gateelektrode verbleibt. Eine Implantation von Dotierstoffen
wird durchgeführt,
um stark dotierte Source- und
Drainbereiche eines peripheren Transistors zu bilden. Ein selbstausrichtender
Kontakt wird dadurch ermöglicht,
während
die Versatzlänge
der stark dotierten Source- und Drainbereiche gleich bleibt.
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Die
JP 09-260 607 A beschreibt
die Herstellung einer Halbleitervorrichtung. Hierbei wird eine eingeebnete
Zwischenisolierschicht auf einer Isolierschicht gebildet, um eine
Seitenwand eines Transistors zu bilden, um eine kapazitätserhöhende Elektrode
auf dieser Zwischenisolierschicht auszubilden. Die Zwischenisolierschicht
wird nach deren Bildung weggeätzt,
und danach wird die Isolierschicht weggeätzt, um eine Seitewand zu bilden.
Mittels einer stark dotierten Schicht wird schließlich die
Bildung eines Transistors abgeschlossen. Da die kapazitätserhöhende Elektrode
auf einer flachen Oberfläche
ausgebildet werden kann, ist es möglich, einen schnellen und
genauen Ätzvorgang
vor der Bildung des Transistors durchzuführen.
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Die
US 6,297,136 B1 beschreibt
ein Verfahren zum Herstellen einer Halbleitervorrichtung. Das Verfahren
zum Herstellen einer eingebetteten Halbleitervorrichtung, in welcher
eine Logikvorrichtung und eine Speichervorrichtung innerhalb eines
Halbleitersubstrats integriert sind, umfasst folgende Schritte.
Zunächst
wird ein Isolierbereich und ein aktiver Bereich auf einem Halbleitersubstrat
mit einem ersten Bereich und einem zweiten Bereich gebildet, danach
wird eine Gateisolierschicht auf einem vorbestimmten Abschnitt einer
Oberfläche
des aktiven Bereichs des ersten Bereichs und des zweiten Bereichs gebildet.
Nach dem Ausbilden eines ersten leitenden Schichtmusters und eines
Schutzschichtmusters auf der Gateisolierschicht wird ein erster
Seitenwandabstandshalter an den Seitenflächen des ersten leitenden Schichtmusters
und des Schutzschichtmusters ausgebildet. Danach erfolgt ein Implantation
mit einem Dotierstoff in die Oberfläche des Halbleitersubstrats
an beiden Seiten des ersten Seitenwandabstandshalters, um Source-/Drainbereiche
zu bilden. Nach der Herstellung eines zweiten Seitenwandabstandshalters
an einer Außenfläche des
ersten Seitenwandabstandshalters wird das Schutzschichtmuster entfernt,
und ein zweites leitendes Schichtmuster an den Oberflächen des
ersten leitenden Schichtmusters und der ersten und zweiten Bereiche und
der Source-/Drainbereiche des zweiten Bereichs gebildet, sodass
es möglich
ist, die Anzahl der Herstellungsschritte zu verringern.
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Der
Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen
eines Halbleiter-Bauteils
zu schaffen, mit dem verhindert werden kann, dass sich Eigenschaften
durch das Ausführen
eines thermischen Prozesses verschlechtern, bei dem ein Kontaktpfropfen
in einem vorbestimmten Bereich für einen
Bitleitungskontakt und einen Speicherelektrodenkontakt in einem
Zellenbereich eines Halbleitersubstrats hergestellt wird und anschließend ein
Source-/Drain-Bereich
in einem Peripherieschaltungsbereich hergestellt wird.
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Diese
Aufgabe ist durch das Verfahren gemäß dem Anspruch 1 gelöst. Vorteilhafte
Ausgestaltungen und Weiterbildungen sind Gegenstand abhängiger Ansprüche.
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Die
Erfindung wird unter Bezugnahme auf die beigefügten Zeichnungen, die zur Veranschaulichung
dienen, besser verständlich
werden.
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Die 1 bis 4 sind
Schnittansichten zum Veranschaulichen aufeinander folgender Schritte
bei einem Verfahren zum Herstellen eines Halbleiter-Bauteils gemäß einer
bevorzugten Ausführungsform
der Erfindung.
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Nun
wird unter Bezugnahme auf diese Zeichnungen ein Verfahren zum Herstellen
eines Halbleiter-Bauteils gemäß einer
bevorzugten Ausführungsform
der Erfindung beschrieben.
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Gemäß der 1 wird
ein Bauteiletrenn-Isolierfilm 13, der einen aktiven Bereich
definiert, in einem Zellenbereich I und einem Peripherieschaltungsbereich II eines
Halbleitersubstrats 11 hergestellt.
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Auf
der gesamten Oberfläche
der sich ergebenden Struktur wird eine Stapelstruktur aus einem Gateisolierfilm
(nicht dargestellt) einer leitenden Schicht für eine Gateelektrode (nicht
dargestellt) und einem Maskenisolierfilm (nicht dargestellt) hergestellt und
dann unter Verwendung einer Gateelektrodenmaske als Ätzmaske
geätzt,
um eine Stapelstruktur aus einem Gateisolierfilm-Muster 15,
einer Gateelektrode 17 und einem Maskenisolierfilm-Muster 19 auszubilden.
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Danach
wird auf der gesamten Oberfläche der
sich ergebenden Struktur ein erster Isolierfilm 21 hergestellt.
Dieser wird vorzugsweise als Nitridfilm mit einer Dicke von 2 bis
40 nm hergestellt.
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In
das Substrat 11 wird zu beiden Seiten der Gateelektrode 17 ein
Fremdstoff mit niedriger Konzentration durch Innenimplantation eingebracht,
um einen LDD-Bereich 14 auszubilden.
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Wie
es in der 2 dargestellt ist, wird auf der
gesamten Oberfläche
der sich ergebenden Struktur ein erster Zwischenschicht-Isolierfilm 23 hergestellt,
und zwar vorzugsweise als BPSG-Film, TEOS-Film, HDP-Oxidfilm oder
Kombinationen hiervon.
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Danach
werden der erste Zwischenschicht-Isolierfilm 22 und der
erste Isolierfilm 21 unter Verwendung einer Kontaktmaske
geätzt,
die einen vorbestimmten Bereich für einen Bitleitungskontakt und
einen Speicherelektrodenkontakt im Zellenbereich I frei lässt, um
ein Kontaktloch 25 und einen ersten Isolierfilm-Abstandshafter 22 an
den Seitenwänden
der Stapelstruktur aus dem Gateisolierfilm-Muster 15, der
Güteelektrode 17 und
dem Maskenisolierfilm-Muster 19 auszubilden.
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Wie
es in der 3 dargestellt ist, wird im Zellenbereich I eine
das Kontaktloch 15 auffüllende leitende
Schicht 27 vorzugsweise aus mit einem n-Fremdstoff dotierten
Polysilicium hergestellt.
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Anstelle
der leitenden Schicht 27 kann im Zellenbereich I ein
epitaktisch aufgewachsener Siliciumbereich verwendet werden, der
durch Freilegung mittels des Kontaktlochs 25 auf dem Substrat 11 hergestellt
wurde.
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Danach
wird der erste Zwischenschicht-Isolierfilm 23 auf dem Peripherieschaltungsbereich II unter
Verwendung einer Zellenmaske, die den Peripherieschaltungsbereich II frei
legt, entfernt. Hierbei ist der Prozess zum Entfernen des ersten Zwischenschicht-Isolierfilms 23 vorzugsweise
ein Trockenätz- oder ein Nassätzprozess.
Der Nassätzprozess
wird unter Verwendung von HF oder BOE (Buffered Oxide Etchant =
gepuffertes Oxid-Ätzmittel)
als Ätzmittel ausgeführt.
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Auf
der gesamten Oberfläche
der sich ergebenden Struktur wird ein zweiter Isolierfilm (nicht
dargestellt) hergestellt. Um die LDD-Struktur auszubilden, ist der
zweite Isolierfilm vorzugsweise ein Nitridfilm.
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Wie
es in der 4 dargestellt ist, wird an den
Seitenwänden
der Stapelstruktur aus dem Gateisolierfilm-Muster 15, der
Gateelektrode 17 und dem Maskenisolierfilm-Muster 19 in
Peripherieschaltungsbereich II durch Rückätzen des zweiten Isolierfilms und
des ersten Isolierfilms 21 ein zweiter Isolierfilm-Abstandshalter 29 ausgebildet.
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Durch
Innenimplantation eines Fremdstoffs mit hoher Konzentration in das
Substrat 11 zu beiden Seiten des zweiten Isolierfilm-Abstandshalters 29 wird
ein Source/Drain-Bereich 31 hergestellt. Im Fall eines
Prozesses für
eine mit hoher Geschwindigkeit arbeitende Logikschaltung wird vorzugsweise
ein Silicidfilm unter Verwendung eines Ti- oder Co-Films auf dem
Source/Drain-Bereich hergestellt.
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Auf
der gesamten Oberfläche
der sich ergebenden Struktur wird ein zweiter Zwischenschicht-Isolierfilm 33 vorzugsweise
als HDP-Oxidfilm, TEOS-Film, USG-Film oder eine Kombination dieser
Filme hergestellt.
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Ein
Kontaktpfropfen 28 wird dadurch hergestellt, dass der zweite
Zwischenschicht-Isolierfilm 33, der erste Zwischenschicht-Isolierfilm 23 und
die leitende Schicht 27 mittels eines CMP-Prozesses entfernt
werden. Beim CMP-Prozess wird das Maskenisolierfilm-Muster 19 als Ätzbarriere
verwendet.
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Danach
wird auf der gesamten Oberfläche der
sich ergebenden Struktur ein dritter Zwischenschicht-Isolierfilm 35 hergestellt.
Vorzugsweise ist der dritte Zwischenschicht-Isolierfilm 35 ein
Silanfilm, ein USG-Film, ein TEOS-Film oder ein HDP-Oxidfilm. Wenn der
dritte Zwischenschicht-Isolierfilm 35 ein HDP-Oxidfilm
ist, wird dieser mit einer Dicke von 100 bis 500 nm abgeschieden,
woraufhin 20 bis 300 nm desselben rückgeätzt werden. Wenn der dritte
Zwischenschicht-Isolierfilm 35 ein ein USG-Film ist, wird dieser
mit einer Dicke von 10 bis 200 nm abgeschieden.
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Durch
einen Ätzprozess
wird unter Verwendung einer Bitleitungskontakt-Maske als Ätzmaske ein
Bitleitungs-Kontaktloch hergestellt.
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Wie
bereits erörtert,
wird beim Verfahren zum Herstellen eines Halbleiter-Bauteils gemäß der Erfindung
der mit dem vorbestimmten Bereich für den Bitleitungskontakt und
den Speicherelektrodenkontakt verbundene Kontaktpfropfen im Zellenbereich des
Halbleitersubstrats hergestellt, bevor der Source/Drain-Bereich
im Peripherieschaltungsbereich desselben hergestellt wird, wobei
beim Hochtemperaturprozess der epitaktisch aufgewachsene Siliciumfilm
verwendet wird, um einen Kontaktpfropfen mit guten Fülleigenschaften
und niedrigem Kontaktwiderstand zu erhalten. Außerdem kann ein zusätzlicher
Ionenimplantationsprozess mit einem p-Fremdstoff bei der anschließenden Herstellung
des Bitleitungskontakts weggelassen werden, wodurch der Herstellprozess
vereinfacht ist. Das Verfahren ist für eine Kombination aus einem
DRAM-Prozess und
einem Prozess zum Herstellen einer Logikschaltung hoher Geschwindigkeit
geeignet, um Hochgeschwindigkeitsbetrieb des Halbleiter-Bauteils
zu erzielen, und es werden die Prozessausbeute und die Zuverlässigkeit
des Bauteils verbessert.