JP5578952B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、サイドウォールを有する半導体装置及び半導体装置の製造方法に関する。
近年、一つの基板にロジック回路とＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶素子とを混載した半導体装置が製造されている。このような半導体装置において、ロジック回路を構成するトランジスタとＤＲＡＭの周辺回路を構成するトランジスタとは、一般的に同一工程で製造されている。このため、ロジック回路を構成するトランジスタとＤＲＡＭの周辺回路を構成するトランジスタは、一般的に、互いに同一の構造を有している。
一方、最近のトランジスタは、サイドウォールと、ソース・ドレイン領域のエクステンション領域を有することが多い。サイドウォールはゲート電極の側壁を覆っている。エクステンション領域は、サイドウォールの下、すなわちソース・ドレイン領域とチャネル領域の間に位置している（例えば特許文献１〜４）。
特に特許文献２及び３には、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとで、サイドウォールの幅を異ならせることが記載されている。
特開２０００−２６９３５１号公報 特開２００４−３４９３７２号公報 特開２００８−７８３５９号公報 特開２００６−１９６４９３号公報
ロジック回路を構成するトランジスタは、オン電流が高いことが望まれている。一方、ＤＲＡＭの周辺回路を構成するトランジスタなど、容量素子に接続するトランジスタは、リーク電流が少ないことが望まれている。近年は半導体装置の微細化が進んでおり、これに伴ってゲート長も短くなっている。ゲート長が短くなると、トランジスタのオン電流が高くなるが、リーク電流も生じやすくなる。上記したように、一つの基板にロジック回路と容量素子に接続するトランジスタとを混載した半導体装置において、ロジック回路を構成するトランジスタと、容量素子に接続するトランジスタは、一般的に同一工程で製造される。このため、容量素子に接続するトランジスタにおいて、リーク電流が大きくなっていた。
本発明によれば、基板に形成され、第１ゲート絶縁膜、第１ゲート電極、及び第１サイドウォールを有している第１トランジスタと、
前記基板に形成され、第２ゲート絶縁膜、第２ゲート電極、ソース・ドレイン領域、及び第２サイドウォールを有している第２トランジスタと、
を備え、
前記第１トランジスタは、ロジック回路の一部であり、
前記第２トランジスタは、ＤＲＡＭのメモリセルを構成するトランジスタ、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部であり、
前記第１ゲート絶縁膜は前記第２ゲート絶縁膜と厚さが等しく、
前記第２ゲート電極は前記第２ゲート電極と厚さが等しく、
前記第２サイドウォールの幅は、前記第１サイドウォールの幅より広い半導体装置が提供される。
この半導体装置によれば、第２サイドウォールの幅は、第１サイドウォールの幅より広い。このため、第１トランジスタの実質的なゲート長を短くして第１トランジスタのオン電流を高くしたまま、第２トランジスタの実質的なゲート長を長くして第２トランジスタのリーク電流を低くすることができる。
本発明によれば、基板上に、ロジック回路の一部である第１トランジスタの第１ゲート絶縁膜及び第１ゲート電極、並びにＤＲＡＭのメモリセルを構成するトランジスタ、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタの第２ゲート絶縁膜及び第２ゲート電極を形成する工程と、
前記第１トランジスタのエクステンション領域及び前記第２トランジスタのエクステンション領域を形成し、前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に前記第１サイドウォールより幅が広い第２サイドウォールを形成し、かつ第１トランジスタ及び前記第２トランジスタそれぞれにソース・ドレイン領域を形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、第１トランジスタのオン電流を高くしたまま、第２トランジスタのリーク電流を低くすることができる。
第１の実施形態に係る半導体装置の断面図である。 各図は図１に示した半導体装置の製造方法を示す断面図である。 各図は図１に示した半導体装置の製造方法を示す断面図である。 各図は図１に示した半導体装置の製造方法を示す断面図である。 各図は第２の実施形態に係る半導体装置の製造方法を示す断面図である。 各図は第２の実施形態に係る半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図９（ｄ）に示した半導体装置のうち、エッチングストッパー膜及び層間絶縁膜を形成する前の状態を示す平面図である。 比較例に係る半導体装置の構成を示す断面図である。 比較例に係る半導体装置の構成を示す平面図である。 第４の実施形態に係る半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置の製造方法を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の断面図である。この半導体装置は、第１トランジスタ１００、第２トランジスタ２００、及び容量素子３００を備えている。第１トランジスタ１００は、シリコン基板などの基板１０に形成されており、第１ゲート絶縁膜１１０、第１ゲート電極１２０、及び第１サイドウォール１５０を備えている。第２トランジスタは、基板１０に形成されており、第２ゲート絶縁膜２１０、第２ゲート電極２２０、及び第２サイドウォール２５０を備えている。容量素子３００は、第２トランジスタ２００のソース・ドレイン領域２４０の一方に接続している。第１ゲート絶縁膜１１０は第２ゲート絶縁膜２１０と厚さが等しく、第１ゲート電極１２０は第２ゲート電極２２０と厚さが等しい。そして第２サイドウォール２５０の幅は、第１サイドウォール１５０の幅より広い。以下、詳細に説明する。
第１トランジスタ１００は２つのソース・ドレイン領域１４０を有している。ソース・ドレイン領域１４０には、それぞれエクステンション領域１３０が設けられている。エクステンション領域１３０はソース・ドレイン領域１４０と同一導電型の不純物領域であり、ソース・ドレイン領域１４０より不純物濃度が低い。エクステンション領域１３０は第１サイドウォール１５０の下に位置している。
第２トランジスタ２００は２つのソース・ドレイン領域２４０を有している。ソース・ドレイン領域２４０には、それぞれエクステンション領域２３０が設けられている。エクステンション領域２３０はソース・ドレイン領域２４０と同一導電型の不純物領域であり、ソース・ドレイン領域２４０より不純物濃度が低い。エクステンション領域２３０は第２サイドウォール２５０の下に位置している。上記したように、第２サイドウォール２５０の幅は、第１サイドウォール１５０の幅より広い。このため、エクステンション領域２３０の幅は、第１トランジスタ１００のエクステンション領域１３０の幅より広い。なお第１サイドウォール１５０の幅は１ｎｍ以上７０ｎｍ以下であり、第２サイドウォール２５０の幅は１．４ｎｍ以上１００ｎｍ以下である。
本実施形態において、第１ゲート絶縁膜１１０は第２ゲート絶縁膜２１０と厚さのみではなく幅も等しい。第１ゲート電極１２０は第２ゲート電極２２０と厚さのみではなく幅も等しい。第１ゲート電極１２０及び第２ゲート電極２２０の幅は、例えば１３０ｎｍ以下である。
容量素子３００は、例えばシリンダ形状を有するＭＩＭ（Ｍｅｔａｌ‐Ｉｎｓｕｌａｔｏｒ‐Ｍｅｔａｌ）型の容量素子であり、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルの一部である。そして第１トランジスタ１００はロジック回路の一部であり、第２トランジスタ２００はＤＲＡＭのメモリセルを構成するトランジスタ、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である。第２トランジスタ２００の一方のソース・ドレイン領域２４０は容量素子３００に接続しており、他方のソース・ドレイン領域２４０はビット線３１０に接続している。
第１トランジスタ１００及び第２トランジスタ２００の上には、エッチングストッパー膜３０及び層間絶縁膜４０がこの順に形成されている。エッチングストッパー膜３０は例えばＴＥＯＳ、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＨＤＰ、ＰＳＧ、ＮＳＧ、又はＢＰＳＧ、であり、層間絶縁膜４０にコンタクトホールを形成するときにエッチングストッパーとして機能する。層間絶縁膜４０は複数の絶縁膜を積層した多層膜である。
第１サイドウォール１５０は、第１絶縁膜１５２と第２絶縁膜１５４により形成されており、第２サイドウォール２５０は第１絶縁膜２５２と第２絶縁膜２５４により形成されている。第１絶縁膜１５２は、基板１０の上及び第１ゲート電極１２０の側壁上に位置しており、基板１０及び第１ゲート電極１２０の側壁に沿って形成されている。第２絶縁膜１５４は第１絶縁膜１５２上に形成されている。同様に第１絶縁膜２５２は、基板１０の上及び第２ゲート電極２２０の側壁上に形成されており、第２絶縁膜２５４は第１絶縁膜２５２上に形成されている。第１絶縁膜１５２と第１絶縁膜２５２は同一の膜であり、例えば窒化シリコン膜である。第２絶縁膜１５４と第２絶縁膜２５４は同一の膜であり、例えば酸化シリコン膜である。
基板１０の上に位置する第１絶縁膜１５２の端面には凹部１５６が設けられており、基板１０の上に位置する第１絶縁膜２５２の端面には凹部２５６が設けられている。凹部１５６は凹部２５６より深い。そして凹部１５６，２５６には、何れもエッチングストッパー膜３０が入り込んでいる。
なお、層間絶縁膜４０には、コンタクトプラグ４２，４４，４６が埋め込まれている。また層間絶縁膜４０上には配線層絶縁膜４１が形成されている。配線層絶縁膜４１には配線５０，５２が埋め込まれている。コンタクトプラグ４２は配線５０と第１トランジスタ１００の一方のソース・ドレイン領域１４０を接続している。コンタクトプラグ４４はビット線３１０と第２トランジスタ２００の一方のソース・ドレイン領域２４０を接続しており、コンタクトプラグ４６は容量素子３００の下部電極と第２トランジスタ２００の他方のソース・ドレイン領域２４０を接続している。
なお基板１０には素子分離絶縁膜２０が形成されている。素子分離絶縁膜２０は、第１トランジスタ１００と第２トランジスタ２００それぞれを他から分離している。
図２〜図４の各図は、本実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法では、まず、基板１０上に、第１トランジスタ１００の第１ゲート絶縁膜１１０及び第１ゲート電極１２０、並びに第２トランジスタ２００の第２ゲート絶縁膜２１０及び第２ゲート電極２２０を形成する。次いで第１トランジスタ１００のエクステンション領域１３０及び第２トランジスタ２００のエクステンション領域２３０を形成する。なおエクステンション領域１３０を形成するための不純物注入工程は、エクステンション領域２３０を形成するための不純物注入工程とは別工程で行われる。次いで、第１ゲート電極１２０の側壁に第１サイドウォール１５０を形成し、かつ第２ゲート電極２２０の側壁に第１サイドウォール１５０より幅が広い第２サイドウォール２５０を形成する。次いで、第２トランジスタ２００のソース・ドレイン領域２４０を形成する。次いで、ソース・ドレイン領域２４０に接続する容量素子３００を形成する。以下、詳細に説明する。
まず図２（ａ）に示すように、基板１０に素子分離絶縁膜２０を例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成する。次いで、基板１０に第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を、同一工程で形成する。ついで、第１ゲート絶縁膜１１０上及び第２ゲート絶縁膜２１０上を含む全面に導電膜、例えばポリシリコン膜を形成する。この導電膜の厚さは、例えば３０ｎｍ以上１８０ｎｍ以下である。次いで、この導電膜を選択的に除去する。これにより、第１ゲート電極１２０及び第２ゲート電極２２０が形成される。なお、第１ゲート電極１２０及び第２ゲート電極２２０はポリシリコンゲートである必要はなく、例えばニッケルシリサイドなどのシリサイドや、金属から形成されていても良い。
次いで、素子分離絶縁膜２０、第１ゲート電極１２０、及び第２ゲート電極２２０をマスクとしてイオン注入を行う。これにより、第１トランジスタ１００のエクステンション領域１３０及び第２トランジスタ２００のエクステンション領域２３０が自己整合的に形成される。
次いで図２（ｂ）に示すように、基板１０上、素子分離絶縁膜２０上、第１ゲート電極１２０上、及び第２ゲート電極２２０上に、第１絶縁膜５００及び第２絶縁膜５０２を、この順に形成する。第１絶縁膜５００は例えば窒化シリコン膜であり、第２絶縁膜５０２は酸化シリコン膜である。第１絶縁膜５００の厚さは例えば３ｎｍ以上１０ｎｍ以下であり、第２絶縁膜５０２の厚さは例えば１０ｎｍ以上１００ｎｍ以下である。
次いで図３（ａ）に示すように、第２絶縁膜５０２及び第１絶縁膜５００をエッチングする。このエッチングとしては、たとえば最初にドライエッチングを行い、その後ウェットエッチングを行う。これにより、第１サイドウォール１５０及び第２サイドウォール２５０が形成される。第１サイドウォール１５０の第１絶縁膜１５２、及び第２サイドウォール２５０の第１絶縁膜２５２のうち基板１０上に位置する部分の端面には、ウェットエッチングに起因してそれぞれ凹部１５６，２５６が形成される。本図に示す状態において、第１サイドウォール１５０及び第２サイドウォール２５０は、断面形状は互いに略等しい。また凹部１５６，２５６の深さは、互いに略等しい。
その後、図３（ｂ）に示すように、基板１０上にマスク膜５２０を形成する。マスク膜５２０は例えばレジスト膜であり、第１トランジスタ１００が形成される領域を覆っており、かつ第２トランジスタ２００が形成される領域を覆っていない。次いで、マスク膜５２０、素子分離絶縁膜２０、第２ゲート電極２２０、及び第２サイドウォール２５０をマスクとしてイオン注入を行う。これにより、第２トランジスタ２００のソース・ドレイン領域２４０が形成される。
その後、図４（ａ）に示すように、マスク膜５２０を除去する。次いで、基板１０上にマスク膜５３０を形成する。マスク膜５３０は例えばレジスト膜であり、第２トランジスタ２００が形成される領域（第２ゲート電極２２０及び第２サイドウォール２５０を含む）を覆っており、かつ第１トランジスタ１００が形成される領域（第１ゲート電極１２０及び第１サイドウォール１５０を含む）を覆っていない。
次いで、マスク膜５３０をマスクとしてエッチングを行う。これにより、第１サイドウォール１５０はエッチングされ、幅が狭くなる。なおこのエッチング工程は、ウェットエッチング工程を含んでいる。このため、凹部１５６は深くなる。
次いで図４（ｂ）に示すように、マスク膜５３０、素子分離絶縁膜２０、第１ゲート電極１２０、及び第１サイドウォール１５０をマスクとしてイオン注入を行う。これにより、第１トランジスタ１００のソース・ドレイン領域１４０が形成される。
その後、マスク膜５３０を除去する。その後、図１に示すように、エッチングストッパー膜３０、層間絶縁膜４０、容量素子３００、コンタクトプラグ４２，４４，４６、配線層絶縁膜４１、及び配線５０，５２を形成する。これらを形成する工程のうち、エッチングストッパー膜３０を形成する工程において、エッチングストッパー膜３０の一部は、凹部１５６，２５６の中に入り込む。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第２トランジスタ２００の第２サイドウォール２５０の幅は、第１トランジスタ１００の第１サイドウォール１５０の幅より広い。このため、第２トランジスタ２００のエクステンション領域２３０の幅は、第１トランジスタ１００のエクステンション領域１３０の幅より広くなる。従って、第１トランジスタ１００の実質的なゲート長を短くして第１トランジスタ１００のオン電流を高くしたまま、第２トランジスタ２００の実質的なゲート長を長くして第２トランジスタ２００のリーク電流を低くすることができる。このため、容量素子３００における情報の保持時間を長くすることができる。
また、第１サイドウォール１５０の凹部１５６及び第２サイドウォール２５０の２５６には、それぞれエッチングストッパー膜３０が入り込んでいる。凹部１５６は凹部２５６より深い。このため、第１トランジスタ１００のチャネル領域には、エッチングストッパー膜３０からの応力が加わりやすくなる。従って、第１トランジスタ１００の駆動電流が大きくなる。
（第２の実施形態）
図５〜図７の各図は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、第１サイドウォール１５０及び第２サイドウォール２５０の形成タイミングを除いて、第１の実施形態に示した半導体装置の製造方法と同様である。また本実施形態によって製造される半導体装置は、凹部１５６の深さが浅くなる場合がある点を除いて、第１の実施形態と同様である。
まず図５（ａ）に示すように、基板１０に素子分離絶縁膜２０を形成し、さらに第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０、第１ゲート電極１２０及び第２ゲート電極２２０、エクステンション領域１３０，２３０、並びに第１絶縁膜５００及び第２絶縁膜５０２を形成する。これらの形成方法は、第１の実施形態と同様である。
次いで図５（ｂ）に示すように、基板１０上にマスク膜５３０を形成する。マスク膜５３０は例えばレジスト膜であり、第２トランジスタ２００が形成される領域（第２ゲート電極２２０を含む）を覆っており、かつ第１トランジスタ１００が形成される領域（第１ゲート電極１２０を含む）を覆っていない。
次いでマスク膜５３０をマスクとして第１絶縁膜５００及び第２絶縁膜５０２をエッチングする。これにより、第１サイドウォール１５０が形成される。
次いで図６（ａ）に示すように、マスク膜５３０、素子分離絶縁膜２０、第１ゲート電極１２０、及び第１サイドウォール１５０をマスクとしてイオン注入を行う。これにより、第１トランジスタ１００のソース・ドレインとなるソース・ドレイン領域１４０が形成される。
その後、図６（ｂ）に示すようにマスク膜５３０を除去する。次いで基板１０上にマスク膜５２０を形成する。マスク膜５２０は例えばレジスト膜であり、第１トランジスタ１００が形成される領域（第１ゲート電極１２０及び第１サイドウォール１５０を含む）を覆っており、かつ第２トランジスタ２００が形成される領域（第２ゲート電極２２０を含む）を覆っていない。
次いでマスク膜５２０をマスクとして第１絶縁膜５００及び第２絶縁膜５０２をエッチングする。これにより、第２サイドウォール２５０が形成される。このとき、エッチング条件を調節することにより、第２サイドウォール２５０の幅を第１サイドウォール１５０の幅より広くする。
次いで図７に示すように、マスク膜５２０、素子分離絶縁膜２０、第２ゲート電極２２０、及び第２サイドウォール２５０をマスクとしてイオン注入を行う。これにより、第２トランジスタ２００のソース・ドレインとなるソース・ドレイン領域２４０が形成される。
その後、マスク膜５２０を除去する。次いで、図１に示したエッチングストッパー膜３０、層間絶縁膜４０、容量素子３００、コンタクトプラグ４２，４４，４６、配線層絶縁膜４１、及び配線５０，５２を形成する。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。
またロジック回路は密集パターンと孤立パターンとで構成されており、ＤＲＡＭは密集パターンのみで形成されている場合が多い。サイドウォールを形成するための異方性エッチングにおいて、ロジック回路の孤立パターンにおけるエッチングレートは、密集パターンと比較して遅い。このため、ロジック回路におけるエッチングの最適時間は、ＤＲＡＭにおけるエッチングの最適時間より長くなる場合が多い。
ロジック回路とＤＲＡＭ回路においてサイドウォールを同一のエッチング工程で形成した場合、エッチング時間をＤＲＡＭにおけるエッチングの最適時間にすると、ロジック回路においてサイドウォールとなる絶縁膜がサイドウォール以外の部分で残る。一方、エッチング時間をロジック回路におけるエッチングの最適時間にすると、ＤＲＡＭにおいて基板のエッチング量が大きくなり、ソース・ドレイン領域に欠陥が生じてしまう。この欠陥は、容量素子からのリーク電流の原因となり、ＤＲＡＭのデータ保持特性が劣化してしまう。
これに対して本実施形態では、第１サイドウォール１５０と第２サイドウォール２５０を別工程で形成しているため、それぞれを形成するためのエッチング条件を、それぞれの最適条件にすることができる。このため、上記した問題が発生することを抑制できる。
（第３の実施形態）
図８及び図９の各図、並びに図１０は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図において容量素子３００及び配線５０，５２については図示を省略している。
まず図８（ａ）に示すように、基板１０に素子分離絶縁膜２０を形成し、さらに第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０、並びに第１ゲート電極１２０及び第２ゲート電極２２０を形成する。これらの形成方法は第１の実施形態と同様である。次いで第１ゲート電極１２０の側壁にオフセットスペーサー膜１２２を形成すると共に、第２ゲート電極２２０の側壁にオフセットスペーサー膜２２２を形成する。次いで第１ゲート電極１２０、第２ゲート電極２２０、素子分離絶縁膜２０、及びオフセットスペーサー膜１２２，２２２をマスクとして基板１０に不純物を注入する。これにより、エクステンション領域１３０，２３０が形成される。なおエクステンション領域１３０を形成するための不純物注入工程は、エクステンション領域２３０を形成するための不純物注入工程とは別工程で行われる。次いで第１絶縁膜５００を形成する。本実施形態において第１絶縁膜５００は、例えば窒化シリコン膜である。
次いで図８（ｂ）に示すように、第１絶縁膜５００上に第２絶縁膜５０２を形成する。本実施形態において、第２絶縁膜５０２は、後述するエッチングストッパー膜３０とは異なる材料で形成されており、エッチングストッパー膜３０に対してエッチング選択比を高くすることができる。第２絶縁膜５０２は、例えば酸化シリコン膜であり、第１絶縁膜５００より厚い。
次いで図８（ｃ）に示すように、第２絶縁膜５０２上にマスク膜５４０を形成する。マスク膜５４０は、第２絶縁膜５０２のうち、第１ゲート電極１２０上に位置する部分を覆っておらず、かつ第２ゲート電極２２０上に位置する部分を覆っている。次いで、マスク膜５４０をマスクとして第２絶縁膜５０２をウェットエッチングする。これにより、第２絶縁膜５０２のうち第１ゲート電極１２０上およびその周囲に位置する部分は除去され、第２絶縁膜５０２は、第２ゲート電極２２０上およびその周囲に形成された状態になる。
次いで図８（ｄ）に示すように、第２絶縁膜５０２上、並びに第１ゲート電極１２０上およびその周囲に、サイドウォールとなる第３絶縁膜５０４を形成する。第３絶縁膜５０４は、第２絶縁膜５０２と同じ材料から形成されている。
次いで図９（ａ）に示すように、第１ゲート電極１２０上及びその周囲に位置する第３絶縁膜５０４を、マスク膜５５０で覆う。マスク膜５５０は、第２ゲート電極２２０上及びその周囲に位置する第３絶縁膜５０４を覆っていない。またマスク膜５５０は、素子分離絶縁膜２０のうち第２トランジスタ２００が形成される領域の近くの部分を覆っている。
次いでマスク膜５５０をマスクとして、第３絶縁膜５０４及び第２絶縁膜５０２をエッチングし、さらに第１絶縁膜５００をエッチングする。このときのエッチングは、異方性のドライエッチングとする。これにより、第２サイドウォール２５０が形成される。この工程において、素子分離絶縁膜２０のうちマスク膜５５０で覆われていない部分は表面がエッチングされる。これにより素子分離絶縁膜２０には段差２２が形成される。
その後図９（ｂ）に示すように、マスク膜５５０を除去する。次いで、第２ゲート電極２２０、第２サイドウォール２５０、及び基板１０のうちエクステンション領域２３０が形成されている領域をマスク膜５６０で覆う。マスク膜５６０は、第１ゲート電極１２０上及びその周囲に位置する第３絶縁膜５０４を覆っていない。またマスク膜５６０は、素子分離絶縁膜２０のうち第２トランジスタ２００が形成される領域の近くの部分を覆っている。このとき、マスク膜５６０の縁が、段差２２から一定距離、例えば２０ｎｍ以上離れるようにする。この距離は、マスク膜５５０，５６０の位置ずれ量の最大値の合計値よりも大きく設定される。
次いで、マスク膜５６０をマスクとして第３絶縁膜５０４をエッチングし、さらに第１絶縁膜５００をエッチングする。このときのエッチングは、異方性のドライエッチングとする。これにより、第１サイドウォール１５０が形成される。このとき第１サイドウォール１５０の幅を第２サイドウォール２５０の幅より細くする。
またこの工程において、素子分離絶縁膜２０のうちマスク膜５６０で覆われていない部分は表面がエッチングされる。上記したように、マスク膜５６０の縁は、段差２２から一定距離離れている。このため、素子分離絶縁膜２０の表面には溝２４が形成される。
その後、図９（ｃ）に示すようにマスク膜５６０を除去する。次いで、基板１０にイオン注入を行うことにより、ソース・ドレイン領域１４０，２４０を形成する。なおソース・ドレイン領域１４０を形成するためのイオン注入工程は、ソース・ドレイン領域２４０を形成するためのイオン注入工程とは別工程で行われる。
次いで、図９（ｄ）に示すように、ソース・ドレイン領域１４０，２４０上、第１ゲート電極１２０上、及び第２ゲート電極２２０上を含む全面に、シリサイド形成用の金属膜、例えばＮｉやＣｏを形成する。次いでこの金属膜、ソース・ドレイン領域１４０，２４０、第１ゲート電極１２０、及び第２ゲート電極２２０を熱処理する。これにより、ソース・ドレイン領域１４０，２４０にはそれぞれシリサイド膜１４２，２４２が形成され、第１ゲート電極１２０上および第２ゲート電極２２０上にはそれぞれシリサイド膜１２４，２２４が形成される。その後、シリサイド化していない金属膜を除去する。次いで、エッチングストッパー膜３０及び層間絶縁膜４０を形成する。エッチングストッパー膜３０は、第１の実施形態と同様の材料、例えば窒化シリコン膜である。
次いで図１０に示すように、層間絶縁膜４０上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして層間絶縁膜４０及びエッチングストッパー膜３０をエッチングする。これにより、ソース・ドレイン領域１４０に接続するコンタクトホールを形成する。次いで、このコンタクトホール内に導電体、例えばＣｕなどの金属を埋め込むことにより、コンタクトプラグ４２を形成する。なおこの工程において、図１に示したコンタクトプラグ４４，４６も形成されるが本図では図示を省略している。そして、図１に示した容量素子３００、配線層絶縁膜４１、及び配線５０，５２を形成する。
図１１は、図９（ｄ）に示した半導体装置のうち、エッチングストッパー膜３０及び層間絶縁膜４０を形成する前の状態を示す平面図である。第１ゲート電極１２０及び第２ゲート電極２２０を形成する工程において、素子分離絶縁膜２０上にはゲート配線４００が形成される。ゲート配線４００は、第２ゲート電極２２０の引き出し配線となっており、第２ゲート電極２２０に接続している。シリサイド膜１２４，１４２，２２４，２４２を形成する工程において、ゲート配線４００の表層にもシリサイド膜４０２が形成される。なおゲート配線４００は、溝２４を跨いでいる。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また第１サイドウォール１５０の表層を形成する第２絶縁膜１５４は、エッチングストッパー膜３０とは異なる材料により形成されており、このためエッチングストッパー膜３０に対してエッチング選択比を高くすることができる。
第１サイドウォール１５０の全体がエッチングストッパー膜３０に対してエッチング選択比を高くできない場合、例えば図１２に示すように、第１サイドウォール１５０が第１絶縁膜１５２のみで形成されていた場合を考えてみる。この場合、コンタクトプラグ４２を埋め込むためのコンタクトホールの位置がずれて第１サイドウォール１５０と重なると、コンタクトホールが第１サイドウォール１５０を貫通し、コンタクトプラグ４２がエクステンション領域１３０に接続することになる。エクステンション領域１３０はソース・ドレイン領域１４０に対して浅いため、この場合、第１トランジスタ１００のリーク電流が大きくなる。
これに対して本実施形態では、上記したようにまた第１サイドウォール１５０の表層を形成する第２絶縁膜１５４は、エッチングストッパー膜３０に対してエッチング選択比が高い。従って、コンタクトプラグ４２を埋め込むためのコンタクトホールの位置がずれて第１サイドウォール１５０と重なった場合でも、コンタクトホールが第１サイドウォール１５０を貫通せず、第１トランジスタ１００のリーク電流は大きくならない。
また図１３に示すように、マスク膜５５０とマスク膜５６０の少なくとも一方がずれ、第３絶縁膜５０４の一部がマスク膜５５０とマスク膜５６０の双方により覆われた場合を考えてみる。この場合、素子分離絶縁膜２０のうち、マスク膜５５０とマスク膜５６０の双方により覆われた部分に第３絶縁膜５０４が残り、ゲート配線４００の一部が第３絶縁膜５０４で覆われたままになってしまう。この場合、ゲート配線４００のうち第３絶縁膜５０４で覆われた部分にはシリサイド膜４０２が形成されず、その結果、ゲート配線４００の抵抗が大きくなってしまう。
これに対して本実施形態では、マスク膜５６０の縁が、段差２２から一定距離、例えば２０ｎｍ以上離れるようにしている。このため、図１１の平面図に示すように、マスク膜５５０とマスク膜５６０の少なくとも一方がずれた場合でも、第３絶縁膜５０４は、いずれの部分においてもマスク膜５５０とマスク膜５６０の双方により覆われることはない。従って、ゲート配線４００にシリサイド膜４０２が形成されない部分が残ることが抑制される。
また、第１サイドウォール１５０と第２サイドウォール２５０とを別工程で形成しているため、それぞれを形成するためのエッチング条件を、それぞれの最適条件にすることができる。このため、第１ゲート電極１２０、第２ゲート電極２２０、又はゲート配線４００の上にサイドウォールを形成するための絶縁膜が残ることが抑制される。従って、第１ゲート電極１２０、第２ゲート電極２２０、及びゲート配線４００の全面にシリサイド膜１２４，２２４，４０２を形成することができる。
（第４の実施形態）
図１４及び図１５の各図は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。以下、第３の実施形態と同一の構成については同一の符号を付して、説明を省略する。
まず図１４（ａ）に示すように、基板１０に素子分離絶縁膜２０を形成し、さらに第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０、第１ゲート電極１２０及び第２ゲート電極２２０、オフセットスペーサー膜１２２，２２２、エクステンション領域１３０，２３０、第１絶縁膜５００、並びに第２絶縁膜５０２を形成する。これらの形成方法は、第３の実施形態と同様である。
次いで図１４（ｂ）に示すように、第２絶縁膜５０２をエッチングする。このときのエッチングは、異方性のドライエッチングとする。これにより、第２ゲート電極２２０の側壁には、第２サイドウォール２５０の一部となるサイドウォール２５１が形成される。また第１ゲート電極１２０の側壁には、第２絶縁膜５０２が残り、サイドウォール１５１となる。
次いで図１４（ｃ）に示すように、サイドウォール２５１及び第２ゲート電極２２０をマスク膜５７０で覆う。マスク膜５７０は、第１ゲート電極１２０及びサイドウォール１５１を覆わない。次いでマスク膜５７０をマスクとしてウェットエッチングを行い、サイドウォール１５１を除去する。
その後図１５（ａ）に示すように、マスク膜５７０を除去する。次いで、第１ゲート電極１２０上および側面上、第２ゲート電極２２０上、およびサイドウォール２５１上を含む全面に、サイドウォールとなる第３絶縁膜５０４を形成する。
次いで図１５（ｂ）に示すように、第３絶縁膜５０４をエッチングする。このときのエッチングは、異方性のドライエッチングとする。これにより、第１サイドウォール１５０及び第２サイドウォール２５０が形成される。
その後、図１５（ｃ）に示すように、ソース・ドレイン領域１４０，２４０、シリサイド膜１４２，２４２，１２４，２２４、エッチングストッパー膜３０、層間絶縁膜４０、コンタクトプラグ４２、容量素子３００、配線層絶縁膜４１、及び配線５０，５２を形成する。これらの形成方法は、第３の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 基板
２０ 素子分離絶縁膜
２２ 段差
２４ 溝
３０ エッチングストッパー膜
４０ 層間絶縁膜
４１ 配線層絶縁膜
４２ コンタクトプラグ
４４ コンタクトプラグ
４６ コンタクトプラグ
５０ 配線
５２ 配線
１００ 第１トランジスタ
１１０ 第１ゲート絶縁膜
１２０ 第１ゲート電極
１２２ オフセットスペーサー膜
１２４ シリサイド膜
１３０ エクステンション領域
１４０ ソース・ドレイン領域
１４２ シリサイド膜
１５０ 第１サイドウォール
１５１ サイドウォール
１５２ 第１絶縁膜
１５４ 第２絶縁膜
１５６ 凹部
２００ 第２トランジスタ
２１０ 第２ゲート絶縁膜
２２０ 第２ゲート電極
２２２ オフセットスペーサー膜
２２４ シリサイド膜
２３０ エクステンション領域
２４０ ソース・ドレイン領域
２４２ シリサイド膜
２５０ 第２サイドウォール
２５１ サイドウォール
２５２ 第１絶縁膜
２５４ 第２絶縁膜
２５６ 凹部
３００ 容量素子
３１０ ビット線
４００ ゲート配線
４０２ シリサイド膜
５００ 第１絶縁膜
５０２ 第２絶縁膜
５０４ 第３絶縁膜
５２０ マスク膜
５３０ マスク膜
５４０ マスク膜
５５０ マスク膜
５６０ マスク膜
５７０ マスク膜

Claims (12)

  1. 基板に形成され、第１ゲート絶縁膜、第１ゲート電極、及び第１サイドウォールを有している第１トランジスタと、
    前記基板に形成され、第２ゲート絶縁膜、第２ゲート電極、ソース・ドレイン領域、及び第２サイドウォールを有している第２トランジスタと、
    を備え、
    前記第１トランジスタは、ロジック回路の一部であり、
    前記第２トランジスタは、ＤＲＡＭのメモリセルを構成するトランジスタ、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部であり、
    前記第１ゲート絶縁膜は前記第２ゲート絶縁膜と厚さが等しく、
    前記第１ゲート電極は前記第２ゲート電極と厚さが等しく、
    前記第２サイドウォールの幅は、前記第１サイドウォールの幅より広く、
    前記第１サイドウォール及び前記第２サイドウォールは、
    前記基板の上及び前記第１ゲート電極または前記第２ゲート電極の側壁上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第２絶縁膜と、
    前記基板の上に位置する前記第１絶縁膜の端面に設けられた凹部と、
    を有し、
    前記第１サイドウォールの前記凹部は、前記第２サイドウォールの前記凹部より深く、
    さらに前記第１トランジスタ上及び前記第２トランジスタ上に形成され、一部が前記第１サイドウォール及び前記第２サイドウォールそれぞれの前記凹部に入り込んでいるエッチングストッパー膜と、
    前記エッチングストッパー膜上に位置する層間絶縁膜と、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記エッチングストッパー膜はＴＥＯＳ、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＨＤＰ、ＰＳＧ、ＮＳＧ、又はＢＰＳＧである半導体装置。
  3. 基板に形成され、第１ゲート絶縁膜、第１ゲート電極、及び第１サイドウォールを有している第１トランジスタと、
    前記基板に形成され、第２ゲート絶縁膜、第２ゲート電極、ソース・ドレイン領域、及び第２サイドウォールを有している第２トランジスタと、
    を備え、
    前記第１トランジスタは、ロジック回路の一部であり、
    前記第２トランジスタは、ＤＲＡＭのメモリセルを構成するトランジスタ、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部であり、
    前記第１ゲート絶縁膜は前記第２ゲート絶縁膜と厚さが等しく、
    前記第１ゲート電極は前記第２ゲート電極と厚さが等しく、
    前記第２サイドウォールの幅は、前記第１サイドウォールの幅より広く、
    前記第１トランジスタ上及び前記第２トランジスタ上に形成されたエッチングストッパー膜と、
    前記エッチングストッパー膜上に位置する層間絶縁膜と、
    前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記第１トランジスタのソース・ドレイン領域に接続しているコンタクトと、
    を備え、
    前記第１サイドウォールは、少なくとも表層が前記エッチングストッパー膜とは異なる材料により形成されており、
    前記エッチングストッパー膜は窒化シリコン膜であり、
    前記第１サイドウォールは、少なくとも表層が酸化シリコン膜により形成されており、
    前記第１サイドウォールは、窒化シリコン膜と酸化シリコン膜をこの順に積層した積層構造を有する半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記基板に埋め込まれ、前記ロジック回路と前記メモリセルの間に位置する素子分離膜と、
    前記素子分離膜上に形成され、前記第２ゲート電極に接続するゲート配線と、
    前記ゲート配線上に形成されたシリサイド膜と、
    前記素子分離膜に形成され、前記ゲート配線と交わる方向に延伸する溝と、
    を備える半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記第１サイドウォールの幅は１ｎｍ以上７０ｎｍ以下であり、前記第２サイドウォールの幅は１．４ｎｍ以上１００ｎｍ以下である半導体装置。
  6. 基板上に、ロジック回路の一部である第１トランジスタの第１ゲート絶縁膜及び第１ゲート電極、並びにＤＲＡＭのメモリセルを構成するトランジスタ、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタの第２ゲート絶縁膜及び第２ゲート電極を形成する工程と、
    前記第１トランジスタのエクステンション領域及び前記第２トランジスタのエクステンション領域を形成し、前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に前記第１サイドウォールより幅が広い第２サイドウォールを形成し、かつ第１トランジスタ及び前記第２トランジスタそれぞれにソース・ドレイン領域を形成する工程と、
    を備え、
    前記第１サイドウォール及び前記第２サイドウォールを形成する工程は、
    前記基板上、前記第１ゲート電極上、及び前記第２ゲート電極上に、サイドウォールとなる絶縁膜を形成する工程と、
    前記第１ゲート電極上に位置する前記絶縁膜、及び前記第２ゲート電極上に位置する前記絶縁膜の一方を第１マスク膜で覆い、かつ他方を前記第１マスク膜で覆わない工程と、
    前記第１マスク膜をマスクとして前記絶縁膜をエッチングすることにより、前記第１サイドウォール及び前記第２サイドウォールの一方を形成する工程と、
    前記第１マスク膜を除去する工程と、
    前記第１サイドウォール及び前記第２サイドウォールの前記一方を第２マスク膜で覆い、かつ前記第１ゲート電極上に位置する前記絶縁膜、及び前記第２ゲート電極上に位置する前記絶縁膜の前記他方を前記第２マスク膜で覆わない工程と、
    前記第２マスク膜をマスクとして前記絶縁膜をエッチングすることにより、前記第１サイドウォール及び前記第２サイドウォールの他方を形成する工程と、
    を備える半導体装置の製造方法。
  7. 基板上に、ロジック回路の一部である第１トランジスタの第１ゲート絶縁膜及び第１ゲート電極、並びにＤＲＡＭのメモリセルを構成するトランジスタ、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタの第２ゲート絶縁膜及び第２ゲート電極を形成する工程と、
    前記第１トランジスタのエクステンション領域及び前記第２トランジスタのエクステンション領域を形成し、前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に前記第１サイドウォールより幅が広い第２サイドウォールを形成し、かつ第１トランジスタ及び前記第２トランジスタそれぞれにソース・ドレイン領域を形成する工程と、
    を備え、
    前記第１サイドウォール及び前記第２サイドウォールを形成する工程は、
    前記基板上、前記第１ゲート電極上、及び前記第２ゲート電極上に、サイドウォールとなる第１絶縁膜及び第２絶縁膜をこの順で形成する工程と、
    前記第２絶縁膜をエッチングすることにより、前記第２サイドウォールの一部を形成すると共に、前記第１ゲート電極の側壁に前記第２絶縁膜が残り、前記第１絶縁膜が、前記第１ゲート電極上、前記第１ゲート電極の側壁、前記第２ゲート電極上、前記第２ゲート電極の側壁、及び前記基板上に残る工程と、
    前記第２サイドウォールの前記一部及び前記第２ゲート電極をマスク膜で覆うとともに、前記第１ゲート電極の側壁に残った前記第２絶縁膜を前記マスク膜で覆わない工程と、
    前記マスク膜をマスクとしてエッチングを行い、前記第１ゲート電極の側壁に残った前記第２絶縁膜を除去するとともに、前記第１絶縁膜が、前記第１ゲート電極上、前記第１ゲート電極の側壁、及び前記基板上に残る工程と、
    前記第１ゲート電極上、前記第２ゲート電極上、および前記第２サイドウォールの前記一部上に、サイドウォールとなる第３絶縁膜を形成する工程と、
    前記第３絶縁膜及び前記第１絶縁膜をエッチングすることにより、前記第２サイドウォールの他の部分を形成すると共に、前記第１サイドウォールを形成する工程と、
    を備える半導体装置の製造方法。
  8. 基板上に、ロジック回路の一部である第１トランジスタの第１ゲート絶縁膜及び第１ゲート電極、並びにＤＲＡＭのメモリセルを構成するトランジスタ、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタの第２ゲート絶縁膜及び第２ゲート電極を形成する工程と、
    前記第１トランジスタのエクステンション領域及び前記第２トランジスタのエクステンション領域を形成し、前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に前記第１サイドウォールより幅が広い第２サイドウォールを形成し、かつ第１トランジスタ及び前記第２トランジスタそれぞれにソース・ドレイン領域を形成する工程と、
    を備え、
    前記第１サイドウォール及び前記第２サイドウォールを形成する工程は、
    前記第２ゲート電極上及びその周囲に、サイドウォールとなる第２絶縁膜を形成する工程と、
    前記第２絶縁膜上並びに前記第１ゲート電極上およびその周囲に、サイドウォールとなる第３絶縁膜を形成する工程と、
    前記第１ゲート電極上及びその周囲に位置する前記第３絶縁膜をエッチングすることにより前記第１サイドウォールを形成し、かつ前記第２絶縁膜及び当該第２絶縁膜上に位置する前記第３絶縁膜をエッチングすることにより前記第２サイドウォールを形成する工程と、
    を備える半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第１サイドウォール及び前記第２サイドウォールを形成する工程は、
    前記基板上、前記第１ゲート電極上、及び前記第２ゲート電極上に、サイドウォールとなる絶縁膜を形成する工程と、
    前記絶縁膜をエッチングすることにより、前記第１サイドウォール及び前記第２サイドウォールを形成する工程と、
    前記第２ゲート電極及び前記第２サイドウォールを覆い、かつ前記第１ゲート電極及び前記第１サイドウォールを覆わないマスク膜を形成する工程と、
    前記マスク膜をマスクとしてエッチングを行うことにより、前記第１サイドウォールの幅を狭くする工程と、
    前記マスク膜を除去する工程と、
    を含む半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記マスク膜を形成する工程の後、前記マスク膜を除去する工程の前に、前記マスク膜、前記第１ゲート電極、及び前記第１サイドウォールをマスクとしたイオン注入を行うことにより、前記第１トランジスタの前記ソース・ドレイン領域を形成する工程を有する半導体装置の製造方法。
  11. 請求項９又は１０に記載の半導体装置の製造方法において、
    前記第１サイドウォールの幅を狭くする工程は、前記第１サイドウォールをウェットエッチングする工程を含み、
    さらに前記マスク膜を除去する工程の後に、
    前記第１トランジスタ上及び前記第２トランジスタ上にエッチングストッパー膜を形成する工程と、
    前記エッチングストッパー膜上に層間絶縁膜を形成する工程と、
    を備える半導体装置の製造方法。
  12. 請求項６〜１１のいずれか一項に記載の半導体装置の製造方法において、
    前記第１トランジスタ及び前記第２トランジスタそれぞれにソース・ドレイン領域を形成する工程の後に、
    前記第１トランジスタ上及び前記第２トランジスタ上にエッチングストッパー膜を形成する工程と、
    前記エッチングストッパー膜上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜及び前記エッチングストッパー膜に、前記ソース・ドレイン領域に接続するコンタクトを形成する工程と、
    を備え、
    前記第１サイドウォールは、少なくとも表層が前記エッチングストッパー膜とは異なる材料により形成されている半導体装置の製造方法。
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