JP2004072039A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体基板に注入する不純物の濃度を調整することなく電気特性が制御された半導体装置、およびその半導体装置の製造方法であって製造工程が複雑化することがない半導体装置の製造方法を提供する。
【解決手段】半導体装置は、主表面1aを有するシリコン基板1と、シリコン基板1の主表面1a上にゲート絶縁膜2を介在させて形成されるゲート電極3と、ゲート電極3の両側に位置するシリコン基板1の主表面1aに形成される不純物領域5aと、ゲート電極3の側壁3aに接触するように形成されるスペーサ6と、スペーサ6に接触して、シリコン基板1の主表面1a上に設けられるサブスペーサ7と、サブスペーサ7の両側に位置するシリコン基板1の主表面1aに形成されるシリサイド領域11とを備える。
【選択図】 図1
【解決手段】半導体装置は、主表面1aを有するシリコン基板1と、シリコン基板1の主表面1a上にゲート絶縁膜2を介在させて形成されるゲート電極3と、ゲート電極3の両側に位置するシリコン基板1の主表面1aに形成される不純物領域5aと、ゲート電極3の側壁3aに接触するように形成されるスペーサ6と、スペーサ6に接触して、シリコン基板1の主表面1a上に設けられるサブスペーサ7と、サブスペーサ7の両側に位置するシリコン基板1の主表面1aに形成されるシリサイド領域11とを備える。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、一般的には半導体装置および半導体装置の製造方法に関し、より特定的には、半導体基板の主表面にシリサイド領域が形成された半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体集積回路に集積化する半導体素子に望まれる特性は、同一ではない。たとえばDRAM(dynamic random−access memory)などの半導体記憶装置において、情報を記憶するためのメモリセル領域、およびメモリセル領域以外の領域である周辺回路領域のそれぞれに含まれるトランジスタを比較してみると、トランジスタに求められる要件は異なってくる。
【0003】
一般的に、トランジスタの閾値電圧が低ければ低いほど、チャネル長が短ければ短いほど高速動作が可能となる。しかし、閾値電圧があまり低いと、オフ状態でのリーク電流が増大するという問題が発生する。半導体記憶装置のメモリセル領域では、記憶保持の必要性からリーク電流を抑制しなければならない。このため、メモリセル領域に含まれるトランジスタの閾値電圧は比較的高めに設定される。
【0004】
これに対して、周辺回路領域においてもリーク電流を抑制することによってトランジスタの消費電力を低減させることが可能であるが、メモリセル領域ほど厳しくは要求されない。
【0005】
たとえば、周辺回路領域に含まれて、半導体メモリの読み出し操作時にメモリセルからビット線に取り出された微小な信号を増幅し、後に続く回路へ伝達するセンスアンプ回路は通常フリップフロップ回路によって構成されている。センスアンプ回路を構成するトランジスタは閾値電圧が低いほど検出増幅の感度を増大させることができる。また、センスアンプ回路では待機時にトランジスタに電圧が供給されない。このため、センスアンプ回路は、メモリセルと比較してリーク電流の抑制に対する要求は緩く、メモリセルのたとえば100倍程度までリーク電流を許容できる。
【0006】
以上のような理由から、周辺回路領域ではトランジスタの閾値電圧を比較的低く設定し、トランジスタの高速動作を実現している。
【0007】
また、近年のロジックデバイスにおいては、ソース/ドレイン領域の寄生抵抗およびゲート電極の配線抵抗を低減させるため、ソース/ドレイン領域およびゲート電極の表面に選択的かつ自己整合的にシリサイド領域を形成するサリサイド(Salicide:Self−aligned silicide)という技術が用いられている。図32から図40は、サリサイド技術を用いた半導体装置の製造方法の工程を示す断面図である。
【0008】
図32を参照して、シリコン基板101には、本製造工程によってシリサイド領域を形成する領域1001と、シリサイド領域を形成しない領域1002とが規定されている。
【0009】
シリサイド領域を形成しない領域1002において、シリコン基板101の主表面101aに所定の間隔を隔てて複数の素子分離領域122を形成する。シリコン基板101の主表面101a上に熱酸化法によりゲート酸化膜121を膜厚数nmで形成する。その上からドープしていないポリシリコンなどからなる導電膜を膜厚百数十nmで堆積し、その導電膜を所定形状にエッチングしてシリサイド領域を形成する領域1001にゲート電極103を形成する。
【0010】
図33を参照して、ゲート電極103をマスクとして、シリコン基板101の主表面101aにリンまたはヒ素などの不純物を注入し、n型の不純物領域105aを形成する。
【0011】
図34を参照して、シリコン基板101の主表面101aおよびゲート電極103を覆うように、TEOS(Tetra Ethyl Ortho Silicate)などを原料としたシリコン酸化膜126を堆積する。
【0012】
図35を参照して、シリコン酸化膜126にエッチングを行ない、ゲート電極103の側壁103aに接触するように酸化膜スペーサ106を形成する。その後、酸化膜スペーサ106をマスクとして、シリコン基板101の主表面101aおよびゲート電極103にヒ素を注入するとともに、シリコン基板101の主表面101aにn型の不純物領域105bを形成する。不純物領域105aおよび105bにより不純物領域105が形成され、シリサイド領域を形成する領域1001では、不純物領域105がソース/ドレイン領域となる。
【0013】
図36を参照して、シリコン基板101の主表面101a、ゲート電極103および酸化膜スペーサ106を覆うようにシリコン酸化膜128を形成する。シリコン酸化膜128の上に、シリサイド領域を形成しない領域1002を覆うマスクパターンを有するレジスト膜130を形成する。
【0014】
図37を参照して、レジスト膜130をマスクとしてシリコン酸化膜128にエッチングを行ない、シリサイド領域を形成する領域1001におけるシリコン基板101の主表面101aを露出させる。シリサイド領域を形成しない領域1002には、シリサイドプロテクション膜となるシリコン酸化膜132が残存する。その後、レジスト膜130を除去する。
【0015】
図38を参照して、シリコン基板101の主表面101a、ゲート電極103および酸化膜スペーサ106を覆うように、コバルト(Co)またはチタン(Ti)などからなる金属膜136を膜厚25nmで堆積する。
【0016】
図39を参照して、ランプアニール法を用いて、金属膜136に690℃で10秒間の熱処理を施す。金属膜136に接触するシリコン基板101の主表面101aおよびゲート電極103の頂面と、金属膜136とが高温で反応し、シリコン基板101の主表面101aにはシリサイド領域111が、ゲート電極103の頂面にはシリサイド領域113がそれぞれ形成される。この際、シリコン酸化膜132がシリサイドプロテクション膜としての役割を果たすため、シリサイド領域を形成しない領域1002においてシリコン酸化膜132に覆われた部分にはシリサイド領域111が形成されない。
【0017】
図40を参照して、金属膜136を過酸化水素水系のウェットエッチングにより除去する。この後、さらにランプアニール法を用いて、890℃で10秒間の熱処理を施すことによって、ソース/ドレイン領域のシリサイド領域111の低抵抗化を図ることができる。
【0018】
【発明が解決しようとする課題】
1つの半導体集積回路の中であっても、領域によって異なる電気特性を有するトランジスタを形成しなければならない状況にあって、従来技術ではトランジスタのチャネル部に注入する不純物の濃度によって、トランジスタの閾値電圧を制御していた。
【0019】
つまり、n型トランジスタであればホウ素(B)などのp型不純物の濃度、p型トランジスタであればリン(P)などのn型不純物の濃度を調整することによってトランジスタの閾値電圧を制御することができる。より具体的には、トランジスタの閾値電圧を上げる場合には、これらの不純物濃度を大きくし、逆にトランジスタの閾値電圧を下げる場合には、これらの不純物濃度を小さくする。
【0020】
しかし、このように注入する不純物の濃度によって閾値電圧を制御しようとすると、異なる電気特性を有するトランジスタを形成する領域ごとに条件を変えて不純物注入工程を行なわなければならない。このため、半導体装置の製造工程が複雑化し、製造コストが増大するという問題が発生する。
【0021】
そこで、この発明の目的は、上記の課題を解決することであり、半導体基板に注入する不純物の濃度を調整することなく電気特性が制御された半導体装置、およびその半導体装置の製造方法であって製造工程が複雑化することがない半導体装置の製造方法を提供することである。
【0022】
【課題を解決するための手段】
この発明に従った半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上にゲート絶縁膜を介在させて形成されるゲート電極と、ゲート電極の両側に位置する半導体基板の主表面に形成される不純物領域と、ゲート電極の側壁に接触するように形成される第1の側壁絶縁膜と、第1の側壁絶縁膜に接触して、半導体基板の主表面上に設けられる第2の側壁絶縁膜と、第2の側壁絶縁膜の両側に位置する半導体基板の主表面に形成されるシリサイド領域とを備える。第2の側壁絶縁膜は、ゲート電極からの距離がゲート電極から第1の側壁絶縁膜までの距離よりも大きい位置で設けられている。
【0023】
このように構成された半導体装置によれば、ゲート電極のサイドウォールとしての第1の側壁絶縁膜とは別に、第1の側壁絶縁膜と隣接して第2の側壁絶縁膜が設けられている。本発明の発明者等は、この第2の側壁絶縁膜の存在が半導体装置の電気特性に大きな影響を与えることを知見し、この発明を完成させるに至った。すなわち、本発明では、第2の側壁絶縁膜を設けてその第2の側壁絶縁膜の両側に位置する半導体基板の主表面にシリサイド領域を形成することにより、第2の側壁絶縁膜を設けていない半導体装置と比較して、大きい閾値電圧を得ることができる。これにより、半導体基板に注入する不純物の濃度を調整することなく、半導体装置の電気特性を制御することができる。
【0024】
また好ましくは、第2の側壁絶縁膜は、半導体基板のメモリセル領域に形成される。このように構成された半導体装置によれば、半導体基板のメモリセル領域において第2の側壁絶縁膜を設けることによって、メモリセル領域の半導体装置の閾値電圧を大きくすることができる。一般的に、メモリセル領域では、記憶保持の必要性からリーク電流を厳しく抑制しなければならなく、半導体装置の閾値電圧が比較的高めに設定される。これに対して、周辺回路領域では半導体装置の高速動作性を向上させるため、メモリセル領域と比較して閾値電圧が低く設定される。したがって、本発明によれば、半導体基板に注入する不純物の濃度を周辺回路領域において最適な閾値電圧に合わせて設定することができる。その後、メモリセル領域において第2の側壁絶縁膜を設けることにより、半導体装置の閾値電圧をメモリセル領域において大きくすることができる。これにより、半導体基板に注入する不純物の濃度を調整することなく、それぞれの領域に適した電気特性を有する半導体装置が得られる。
【0025】
この発明に従った半導体装置の製造方法は、半導体基板の主表面上に、ゲート絶縁膜を介在させてゲート電極を形成する工程と、ゲート電極の両側に位置する半導体基板の主表面に、不純物領域を形成する工程と、ゲート電極の側壁に接触する第1の側壁絶縁膜を形成する工程と、半導体基板の主表面および第1の側壁絶縁膜を覆うように絶縁膜を形成する工程と、絶縁膜の一部分をエッチングするとともに絶縁膜の他の部分を残存させることにより、第1の側壁絶縁膜に接触して、ゲート電極からの距離がゲート電極から第1の側壁絶縁膜までの距離よりも大きい位置で、半導体基板の主表面上に第2の側壁絶縁膜を形成する工程と、半導体基板の主表面と第2の側壁絶縁膜とを覆うように金属膜を形成する工程と、金属膜に熱処理を施し、第2の側壁絶縁膜の両側に位置する半導体基板の主表面にシリサイド領域を形成する工程とを備える。
【0026】
このように構成された半導体装置の製造方法によれば、第1の側壁絶縁膜に接触するように第2の側壁絶縁膜を設けることによって、半導体装置の電気特性を制御することができるので、ゲート電極を形成する工程の前に電気特性が異なる領域ごとに条件を変えて半導体基板に不純物を注入する必要がない。たとえば、必要とされる閾値電圧が最も低くなる領域に合わせて不純物濃度を調整し、その濃度で半導体基板の全領域に不純物を注入する。その後、所定領域に第2の側壁絶縁膜を設けることによって、その所定領域の半導体装置の閾値電圧を大きくすることができる。これにより、半導体装置の製造工程を複雑化させることなく、半導体装置の電気特性を制御することができる。
【0027】
また好ましくは、絶縁膜を形成する工程は、半導体基板の主表面上の第1、第2および第3の領域に絶縁膜を形成する工程を含む。第2の側壁絶縁膜を形成する工程は、第3の領域の絶縁膜に第1のマスク膜を形成する工程と、第1のマスク膜をマスクとして絶縁膜の一部分を異方性エッチングするとともに絶縁膜の他の部分を残存させることにより、第1および第2の領域に第2の側壁絶縁膜を形成する工程とを含む。シリサイド領域を形成する工程の前に、第2および第3の領域を覆う第2のマスク膜を形成する工程と、第2のマスク膜をマスクとして第2の側壁絶縁膜に等方性エッチングを行ない、第1の領域の第2の側壁絶縁膜を除去する工程とをさらに備える。
【0028】
このように構成された半導体装置の製造方法によれば、半導体基板上に形成する絶縁膜に所定のエッチング処理を施すことによって、第1の領域には、第2の側壁絶縁膜を有さないゲート電極が、第2の領域には、第2の側壁絶縁膜を有するゲート電極が、第3の領域には、半導体基板の主表面にシリサイド領域が形成されるのを防止するための絶縁膜がそれぞれ形成される。その後の工程により、第1および第2の領域における半導体基板の主表面には、シリサイド領域が形成されるが、第3の領域では上述の絶縁膜がシリサイドプロテクション膜としての役割を果たし、シリサイド領域が形成されない。このように、たとえば高精度抵抗素子が形成される領域などシリサイド領域の形成が不要である領域に、シリサイドプロテクション膜としての絶縁膜を残存させる工程と同時に、所定領域に第2の側壁絶縁膜を形成する工程を進行させることによって、製造工程を複雑化させることなく、異なる電気特性を有する半導体装置を作り分けることができる。
【0029】
また、絶縁膜を残存させて第2の側壁絶縁膜を形成する場合には異方性エッチングを用い、絶縁膜を完全に除去する場合には等方性エッチングを用いている。異方性エッチングでは、垂直方向のエッチングの進行が水平方向のエッチングの進行よりも速い。これに対して、等方性エッチングでは、エッチングの進行速度に方向性を示さない。このように異方性および等方性エッチングを使い分けることによって、第2の側壁絶縁膜を所定形状に形成したり、不要な絶縁膜を完全に除去したりできる。
【0030】
また好ましくは、絶縁膜を形成する工程は、半導体基板の主表面上の第1、第2および第3の領域に絶縁膜を形成する工程を含む。第2の側壁絶縁膜を形成する工程は、第2および第3の領域の絶縁膜に第3のマスク膜を形成する工程と、第3のマスク膜をマスクとして絶縁膜に等方性エッチングを行ない、第1の領域の絶縁膜を除去する工程と、等方性エッチングの後、第3の領域を覆う第4のマスク膜を形成する工程と、第4のマスク膜をマスクとして絶縁膜の一部分を異方性エッチングするとともに絶縁膜の他の部分を残存させることにより第2の領域に第2の側壁絶縁膜を形成する工程とを含む。
【0031】
このように構成された半導体装置の製造方法によれば、半導体基板上に形成する絶縁膜に所定のエッチング処理を施すことによって、第1の領域には、第2の側壁絶縁膜を有さないゲート電極が、第2の領域には、第2の側壁絶縁膜を有するゲート電極が、第3の領域には、半導体基板の主表面にシリサイド領域が形成されるのを防止するための絶縁膜がそれぞれ形成される。その後の工程により、第1および第2の領域における半導体基板の主表面には、シリサイド領域が形成されるが、第3の領域では上述の絶縁膜がシリサイドプロテクション膜としての役割を果たし、シリサイド領域が形成されない。このように、たとえば高精度抵抗素子が形成される領域などシリサイド領域の形成が不要である領域に、シリサイドプロテクション膜としての絶縁膜を残存させる工程と同時に、所定領域に第2の側壁絶縁膜を形成する工程を進行させることによって、製造工程を複雑化させることなく、異なる電気特性を有する半導体装置を作り分けることができる。
【0032】
また、異方性および等方性エッチングを使い分けているため、不要な絶縁膜を完全に除去したり、絶縁膜を残存させて第2の側壁絶縁膜を所定形状に形成したりできる。
【0033】
また好ましくは、絶縁膜を形成する工程は、所定のエッチャントを用いた場合に第1の側壁絶縁膜よりエッチングされやすい絶縁膜を形成する工程を含む。第2の側壁絶縁膜を形成する工程は、所定のエッチャントを用いて絶縁膜の一部分をエッチングする工程を含む。このように構成された半導体装置の製造方法によれば、所定のエッチャントを用いて絶縁膜をエッチングし第2の側壁絶縁膜を形成する工程において、第1の側壁絶縁膜も同時にエッチングされることを抑制できる。
【0034】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【0035】
(実施の形態1)
図1は、この発明の実施の形態1における半導体装置を示す断面図である。図1を参照して、この発明の実施の形態1に従った半導体装置は、主表面1aを有する半導体基板としてのシリコン基板1と、シリコン基板1の主表面1a上にゲート絶縁膜2を介在させて形成されるゲート電極3と、ゲート電極3の両側に位置するシリコン基板1の主表面1aに形成されるソース/ドレイン領域としての不純物領域5aと、ゲート電極3の側壁3aに接触するように形成される第1の側壁絶縁膜としてのスペーサ6と、スペーサ6に接触して、シリコン基板1の主表面1a上に設けられるサブスペーサ7と、サブスペーサ7の両側に位置するシリコン基板1の主表面1aに形成されるシリサイド領域11とを備える。サブスペーサ7は、ゲート電極3からの距離がゲート電極3からスペーサ6までの距離よりも大きい位置で設けられている。サブスペーサ7は、シリコン基板1のメモリセル領域502に形成される。
【0036】
シリコン基板1には、メモリセル以外の領域である周辺回路領域501と、メモリセル領域502とが規定されている。シリコン基板1上には、シリコン酸化膜からなるゲート絶縁膜2を介してゲート電極3が形成されている。ゲート電極3は、ドープしていないポリシリコンなどからなる導電膜により形成されている。ゲート電極3の両側に位置するシリコン基板1の主表面1aには、n型の不純物領域5aが相対的に浅く形成されている。
【0037】
ゲート電極3の両側の側壁3aにはそれぞれ、シリコン酸化膜からなるスペーサ6が形成されている。スペーサ6は、ゲート電極3の側壁3aの上端から下端に渡って接触しており、ゲート電極3の頂面とスペーサ6の上端の高さとが一致している。スペーサ6は、シリコン基板1の主表面1a上であってゲート電極3の側壁3aが位置する部分から所定距離に渡ってシリコン基板1の主表面1aと接触し、その後ゲート電極3の側壁3aの上端に向って弧状に延びて形成されている。
【0038】
スペーサ6の両側にほぼ位置するシリコン基板1の主表面1aには、n型の不純物領域5bが相対的に深く形成されている。不純物領域5aおよび5bにより、ソース/ドレイン領域としての不純物領域5を構成している。
【0039】
シリコン基板1のメモリセル領域502では、スペーサ6に隣接してサブスペーサ7が形成されている。サブスペーサ7は、スペーサ6が弧状に延びている部分のほぼ中程からシリコン基板1の主表面1aまでスペーサ6に接触している。サブスペーサ7は、シリコン基板1の主表面1a上であってスペーサ6の弧状に延びている部分が位置する部分から所定距離に渡ってシリコン基板1の主表面1aと接触し、その後スペーサ6が弧状に延びている部分のほぼ中程に向かって弧状に延びて形成されている。サブスペーサ7は、スペーサ6が弧状に延びている部分からサブスペーサ7の弧状に延びている部分までの水平距離が、シリコン基板1の主表面1aから離れるに従って小さくなるように形成されている。ゲート電極3を挟んで両側にサブスペーサ7が形成されている。
【0040】
周辺回路領域501ではスペーサ6の両側に位置するシリコン基板1の主表面1aに、メモリセル領域502ではサブスペーサ7の両側に位置するシリコン基板1の主表面1aにそれぞれ、シリコンと、コバルト(Co)またはチタン(Ti)などの高融点金属との反応によって得られるシリサイド領域11が形成されている。ゲート電極3の頂面には、同様に得られるシリサイド領域13が形成されている。このように、ゲート電極3の頂面と、ソース/ドレイン領域としての不純物領域5の表面に金属シリサイドを形成することによって、ゲート電極3における配線抵抗およびソース/ドレイン領域における抵抗を抑制することができる。
【0041】
このように構成された半導体装置によれば、メモリセル領域502では、ゲート電極3の側壁3aに形成されたスペーサ6と隣接してサブスペーサ7を設け、そのサブスペーサ7の両側に位置するシリコン基板1の主表面1aにシリサイド領域11を形成しているため、サブスペーサ7を設けていない周辺回路領域501と比較して大きい閾値電圧を有するトランジスタを得ることができる。したがって、シリコン基板1の主表面1aに注入する不純物の濃度を調整することなく、シリコン基板1の主表面1a上に設ける側壁絶縁膜によりトランジスタの閾値電圧を制御することができる。これにより、半導体装置の視覚で認識できる物理的な構造上の違いにより、トランジスタの電気特性を操作することができる。
【0042】
次に、図1で示す半導体装置の製造方法について説明する。図2から図13は、図1に示す半導体装置の製造方法の工程を示す断面図である。
【0043】
図2を参照して、シリコン基板1には、周辺回路領域501と、メモリセル領域502と、周辺回路領域であって特に高精度抵抗素子を形成する高精度抵抗領域503とが規定されている。高精度抵抗とは、ASIC(Application Specified IC)またはシステムLSIのアナログ回路などに主として用いられる、シート抵抗値が大きく制御性に優れた抵抗素子をいう。
【0044】
高精度抵抗領域503において、シリコン基板1の主表面1aに所定の間隔を隔てて複数の素子分離領域22を形成する。シリコン基板1の主表面1a上に熱酸化法によりシリコン酸化膜からなるゲート絶縁膜21を膜厚数nmで形成する。その上からドープしていないポリシリコンなどからなる導電膜を膜厚百数十nmで堆積する。その導電膜を所定形状にエッチングして、周辺回路領域501およびメモリセル領域502においてゲート電極3を形成する。
【0045】
図3を参照して、ゲート電極3をマスクとして、シリコン基板1の主表面1aにリンまたはヒ素などの不純物を注入し、n型の不純物領域5aを形成する。高精度抵抗領域503では、シリコン基板1の主表面1aであって素子分離領域22が形成されていない箇所に、不純物領域5aが形成される。
【0046】
図4を参照して、シリコン基板1の主表面1aおよびゲート電極3を覆うように、TEOS(Tetra Ethyl Ortho Silicate)などを原料としたシリコン酸化膜26を堆積する。
【0047】
図5を参照して、シリコン酸化膜26にエッチングを行ない、ゲート電極3の側壁3aに接触するようにスペーサ6を形成する。その後、スペーサ6をマスクとして、シリコン基板1の主表面1aおよびゲート電極3にヒ素を注入するとともに、シリコン基板1の主表面1aにn型の不純物領域5bを形成する。不純物領域5aおよび5bにより不純物領域5が形成され、周辺回路領域501およびメモリセル領域502では、不純物領域5がソース/ドレイン領域となる。
【0048】
図6を参照して、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆うようにシリコン酸化膜28を形成する。
【0049】
図7を参照して、シリコン酸化膜28の上に、所定のマスクパターンを有するレジスト膜30を形成する。レジスト膜30には、周辺回路領域501およびメモリセル領域502のシリコン酸化膜28を露出させる開口部が設けられている。
【0050】
図8を参照して、レジスト膜30をマスクとしてシリコン酸化膜28に異方性エッチングを行なう。周辺回路領域501およびメモリセル領域502において、スペーサ6に接触するようにシリコン酸化膜が残存し、サブスペーサ7が形成される。高精度抵抗領域503において、レジスト膜30の下に位置するシリコン酸化膜32が残存する。その後、レジスト膜30を除去する。
【0051】
図9を参照して、シリコン基板1上に、所定のマスクパターンを有するレジスト膜35を形成する。レジスト膜35には、周辺回路領域501を露出させる開口部が設けられている。
【0052】
図10を参照して、レジスト膜35をマスクとしてシリコン酸化膜であるサブスペーサ7に等方性エッチングを行ない、周辺回路領域501に形成されたサブスペーサ7を完全に除去する。その後、レジスト膜35を除去する。これまでの工程により、周辺回路領域501では、スペーサ6のみが設けられたゲート電極3が、メモリセル領域502では、スペーサ6およびサブスペーサ7が設けられたゲート電極3が、高精度抵抗領域503では、シリコン基板1の主表面1aを覆うシリコン酸化膜32がそれぞれ形成される。
【0053】
図11を参照して、周辺回路領域501では、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆い、メモリセル領域502ではこれらに加えてサブスペーサ7を覆い、高精度抵抗領域503では、シリコン基板1の主表面1aおよびシリコン酸化膜32を覆う、コバルト(Co)またはチタン(Ti)などからなる金属膜36を膜厚25nmで堆積する。
【0054】
図12を参照して、ランプアニール法を用いて、金属膜36に690℃で10秒間の熱処理を施す。周辺回路領域501およびメモリセル領域502では、金属膜36に接触するシリコン基板1の主表面1aおよびゲート電極3の頂面と、金属膜36とが高温で反応し、シリコン基板1の不純物領域105にはシリサイド領域11が、ゲート電極103の頂面にはシリサイド領域13がそれぞれ形成される。また、高精度抵抗領域503では、シリコン酸化膜32がシリサイドプロテクション膜としての役割を果たすため、シリコン酸化膜32で覆われたシリコン基板1の主表面1aにはシリサイド領域11が形成されない。
【0055】
図13を参照して、金属膜36を過酸化水素水系のウェットエッチングにより除去する。この後、さらにランプアニール法を用いて、890℃で10秒間の熱処理を施しシリサイド領域11の低抵抗化を図る。
【0056】
その後、高精度抵抗領域503においてシリコン酸化膜32が除去される。シリコン基板1の主表面1aには、複数の素子分離領域22に挟まれてシリサイド領域が形成されない不純物領域5が形成され、高精度抵抗素子を形成するために用いられる。
【0057】
この発明の実施の形態1に従った半導体装置の製造方法は、半導体基板としてのシリコン基板1の主表面1a上に、ゲート絶縁膜2を介在させてゲート電極3を形成する工程と、ゲート電極3の両側に位置するシリコン基板1の主表面1aに、不純物領域5aを形成する工程と、ゲート電極3の側壁3aに接触する第1の側壁絶縁膜としてのスペーサ6を形成する工程と、シリコン基板1の主表面1aおよびスペーサ6を覆うように絶縁膜としてのシリコン酸化膜28を形成する工程と、シリコン酸化膜28の一部分をエッチングするとともにシリコン酸化膜28の他の部分を残存させることにより、スペーサ6に接触して、ゲート電極3からの距離がゲート電極3からスペーサ6までの距離よりも大きい位置で、シリコン基板1の主表面1a上に第2の側壁絶縁膜としてのサブスペーサ7を形成する工程と、シリコン基板1の主表面1aとサブスペーサ7とを覆うように金属膜36を形成する工程と、金属膜36に熱処理を施し、サブスペーサ7の両側に位置するシリコン基板1の主表面1aにシリサイド領域11を形成する工程とを備える。
【0058】
シリコン酸化膜28を形成する工程は、シリコン基板1の主表面1a上の、第1の領域としての周辺回路領域501、第2の領域としてのメモリセル領域502および第3の領域としての高精度抵抗領域503にシリコン酸化膜28を形成する工程を含む。サブスペーサ7を形成する工程は、高精度抵抗領域503のシリコン酸化膜28に第1のマスク膜としてのレジスト膜30を形成する工程と、レジスト膜30をマスクとしてシリコン酸化膜28の一部分を異方性エッチングするとともにシリコン酸化膜28の他の部分を残存させることにより、周辺回路領域501およびメモリセル領域502にサブスペーサ7を形成する工程とを含む。シリサイド領域11を形成する工程の前に、メモリセル領域502および高精度抵抗領域503を覆う第2のマスク膜としてのレジスト膜35を形成する工程と、レジスト膜35をマスクとしてサブスペーサ7に等方性エッチングを行ない、周辺回路領域501のサブスペーサ7を除去する工程とを備える。
【0059】
このように構成された半導体装置の製造方法によれば、メモリセル領域502ではゲート電極3の両側に位置するスペーサ6に接触するサブスペーサ7を設けているので、サブスペーサ7を設けていない周辺回路領域501のトランジスタと比較して高い閾値電圧のトランジスタを得ることができる。このため、ゲート電極3をシリコン基板1の主表面1a上に形成する工程の前に、周辺回路領域およびメモリセル領域に形成されるトランジスタのそれぞれの閾値電圧に合わせて濃度を調整した不純物をシリコン基板1に注入する必要がない。また、シリサイド領域の形成の必要がない高精度抵抗領域503において、シリサイドプロテクション膜としての役割を果たすシリコン酸化膜32を形成する工程と同時に、メモリセル領域502において上述のサブスペーサ7を形成する工程を進めている。これにより、製造工程を複雑化させることなく電気特性が異なるトランジスタを得るとともに、所定位置にシリサイド領域を形成することによりゲート電極3における配線抵抗およびソース/ドレイン領域における抵抗を低減させることができる。さらに、シリコン酸化膜28に行なうエッチングにおいて、等方性エッチングおよび異方性エッチングを使い分けているため、所定形状のサブスペーサ7を形成したり、シリコン酸化膜28を残存させないで完全に除去したりできる。
【0060】
ゲート長Ld=0.12(μm)、ゲート幅Wd=10(μm)のゲート電極を有するトランジスタにおいて、上述のシリコン酸化膜28を形成しこのシリコン酸化膜28にドライエッチング(異方性エッチング)およびウェットエッチング(等方性エッチング)をそれぞれ行なった。その結果得られるサブスペーサ7が形成されたトランジスタと、サブスペーサ7が形成されなかったトランジスタとの閾値電圧をそれぞれ測定した。サブスペーサ7が形成されたトランジスタでは、閾値電圧が636.6(mV)となり、サブスペーサ7が形成されなかったトランジスタでは、閾値電圧が627.6(mV)となった。同様に、ゲート長Ld=0.13(μm)、ゲート幅Wd=10(μm)のゲート電極を有するトランジスタにおいて閾値電圧を測定したところ、サブスペーサ7が形成されたトランジスタでは、閾値電圧が650.5(mV)となり、サブスペーサ7が形成されなかったトランジスタでは、閾値電圧が637.1(mV)となった。このように、サブスペーサ7が形成されたトランジスタと形成されなかったトランジスタとを比較して、サブスペーサ7が形成されたトランジスタの方が、閾値電圧が大きくなった。
【0061】
(実施の形態2)
図14から図17は、この発明の実施の形態2における半導体装置の製造方法の工程を示す断面図である。実施の形態2における半導体装置の製造方法では、実施の形態1における半導体装置の製造方法の図2から図5に示す工程の後に、図14から図17に示す工程が続く。さらにこの後に、実施の形態1における半導体装置の製造方法の図11から図13に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【0062】
図14を参照して、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆うようにシリコン窒化膜45を形成する。シリコン窒化膜45の上に、所定のマスクパターンを有するレジスト膜41を形成する。レジスト膜41には、周辺回路領域501のシリコン窒化膜45を露出させる開口部が設けられている。
【0063】
図15を参照して、レジスト膜41をマスクとしてシリコン窒化膜45に等方性エッチングを行なう。周辺回路領域501において、シリコン窒化膜45が完全に除去される。その後、レジスト膜41を除去する。
【0064】
図16を参照して、シリコン窒化膜45の上に、所定のマスクパターンを有するレジスト膜42を形成する。レジスト膜42には、周辺回路領域501およびメモリセル領域502を露出させる開口部が設けられている。なお、このときレジスト膜42に、メモリセル領域502のみを露出させる開口部を設けてもよい。
【0065】
図17を参照して、レジスト膜42をマスクとしてシリコン窒化膜45に異方性エッチングを行なう。メモリセル領域502において、スペーサ6に接触するようにシリコン窒化膜が残存し、サブスペーサ7が形成される。高精度抵抗領域503において、レジスト膜42の下に位置するシリコン窒化膜43が残存する。レジスト膜42を除去する。その後、実施の形態1における図11に示す工程へと続く。
【0066】
この発明の実施の形態2に従った半導体装置の製造方法において、絶縁膜としてのシリコン窒化膜45を形成する工程は、シリコン基板1の主表面1a上の、第1の領域としての周辺回路領域501、第2の領域としてのメモリセル領域502および第3の領域としての高精度抵抗領域503に、シリコン窒化膜45を形成する工程を含む。サブスペーサ7を形成する工程は、メモリセル領域502および高精度抵抗領域503のシリコン窒化膜45に第3のマスク膜としてのレジスト膜41を形成する工程と、レジスト膜41をマスクとしてシリコン窒化膜45に等方性エッチングを行ない、周辺回路領域501のシリコン窒化膜45を除去する工程と、等方性エッチングの後、高精度抵抗領域503を覆う第4のマスク膜としてのレジスト膜42を形成する工程と、レジスト膜42をマスクとしてシリコン窒化膜45の一部分を異方性エッチングするとともにシリコン窒化膜45の他の部分を残存させることにより、メモリセル領域502にサブスペーサ7を形成する工程とを含む。
【0067】
シリコン窒化膜45を形成する工程は、所定のエッチャントを用いた場合にシリコン酸化膜であるスペーサ6よりエッチングされやすいシリコン窒化膜45を形成する工程を含む。サブスペーサ7を形成する工程は、所定のエッチャントを用いてシリコン窒化膜45をエッチングする工程を含む。
【0068】
このように構成された半導体装置の製造方法によれば、実施の形態1に記載の効果と同様の効果を奏することができる。加えて、サブスペーサ7を形成するたの絶縁膜として用いたシリコン窒化膜45は、スペーサ6を形成するシリコン酸化膜に対して一定以上のエッチング選択比を有するので、シリコン窒化膜45をエッチングして、サブスペーサ7またはシリサイドプロテクション膜としてのシリコン窒化膜43を形成する際に、スペーサ6がエッチングされるのを抑制することができる。これにより、ゲート端子、ソース端子およびドレイン端子の物理的な距離マージンを大きくすることができる。この3端子がトランジスタのOFF時に隔離できると、オフリーク電流(たとえば、n型MOSトランジスタのOFF時を想定した場合、ドレイン端子には正バイアスが印加され、ソースおよびゲート端子はグランドされる。この時にソースとドレインとの間を流れる電流のこと。)を低減させることができる。
【0069】
(実施の形態3)
図18から図20は、この発明の実施の形態3における半導体装置の製造方法の工程を示す断面図である。実施の形態3における半導体装置の製造方法では、実施の形態1における半導体装置の製造方法の図2から図6に示す工程の後に、図18から図20に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【0070】
図18を参照して、シリコン酸化膜28の上に、所定のマスクパターンを有するレジスト膜51を形成する。レジスト膜51には、メモリセル領域502のシリコン酸化膜28を露出させる開口部が設けられている。レジスト膜51をマスクとして大電流注入器などにより、シリコン酸化膜28にリン(P)またはホウ素(B)などのイオンを矢印52に示す方向から注入する。これにより、メモリセル領域502においてシリコン酸化膜28は、シリコン酸化膜28に対して一定以上のエッチング選択比を有するシリコン酸化膜55に変わる。その後、レジスト膜51を除去する。
【0071】
図19を参照して、シリコン酸化膜28の上に、所定のマスクパターンを有するレジスト膜54を形成する。レジスト膜54には、周辺回路領域501およびメモリセル領域502のシリコン酸化膜28および55を露出させる開口部が設けられている。
【0072】
図20を参照して、レジスト膜54をマスクとしてシリコン酸化膜28および55に異方性エッチングを行なう。このとき、シリコン酸化膜28の方がシリコン酸化膜55よりもエッチングされやすいエッチャントを用いてエッチングを行なう。結果、周辺回路領域501には、スペーサ6およびサブスペーサ7aが設けられたゲート電極3が、メモリセル領域502では、スペーサ6、およびサブスペーサ7aよりも大きいサブスペーサ7bが設けられたゲート電極3が、高精度抵抗領域503では、シリコン基板1の主表面1aを覆うシリコン酸化膜32がそれぞれ形成される。
【0073】
その後、実施の形態1における図11から図13に示すシリサイド化のための工程を行ない、周辺回路領域501およびメモリセル領域502において、ゲート電極3の頂面にシリサイド領域13を形成する。同様の工程により、周辺回路領域501では、サブスペーサ7aの両側に位置するシリコン基板1の主表面1aに、メモリセル領域502では、サブスペーサ7bの両側に位置するシリコン基板1の主表面1aにそれぞれシリサイド領域11を形成する。
【0074】
このように構成された半導体装置の製造方法によれば、実施の形態1に記載の効果と同様の効果を奏することができる。
【0075】
(実施の形態4)
図21から図26は、この発明の実施の形態4における半導体装置の製造方法の工程を示す断面図である。実施の形態4における半導体装置の製造方法では、実施の形態1における半導体装置の製造方法の図2から図10に示す工程の後に、図21から図26に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【0076】
図21を参照して、実施の形態1における図2から図10に示す工程を行なうことにより、周辺回路領域501には、スペーサ6を備えるゲート電極3が、メモリセル領域502には、スペーサ6およびサブスペーサ7を備えるゲート電極3が形成されている。
【0077】
図22を参照して、周辺回路領域501では、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆い、メモリセル領域502ではこれらに加えてサブスペーサ7を覆うシリコン酸化膜61を形成する。
【0078】
図23を参照して、シリコン酸化膜61に異方性エッチングを行なう。周辺回路領域501において、スペーサ6に接触するようにシリコン酸化膜が残存しサブスペーサ62が形成される。メモリセル領域502において、サブスペーサ7に接触するようにシリコン酸化膜が残存しサブスペーサ63が形成される。
【0079】
図24を参照して、シリコン基板1上に、所定のマスクパターンを有するレジスト膜65を形成する。レジスト膜65には、周辺回路領域501を露出させる開口部が設けられている。
【0080】
図25を参照して、レジスト膜65をマスクとして、シリコン酸化膜であるサブスペーサ62に等方性エッチングを行ない、周辺回路領域501に形成されたサブスペーサ62を完全に除去する。その後、レジスト膜65を除去する。この結果、周辺回路領域501では、スペーサ6のみが設けられたゲート電極3が、メモリセル領域502では、スペーサ6、サブスペーサ7およびサブスペーサ63が設けられたゲート電極3が形成される。
【0081】
図26を参照して、実施の形態1における図11から図13に示すシリサイド化のための工程を行ない、ゲート電極3の頂面にシリサイド領域13を形成する。同様の工程により、周辺回路領域501では、スペーサ6の両側に位置するシリコン基板1の主表面1aに、メモリセル領域502では、サブスペーサ63の両側に位置するシリコン基板1の主表面1aにそれぞれシリサイド領域11を形成する。
【0082】
このように構成された半導体装置の製造方法によれば、実施の形態1に記載の効果と同様の効果を奏することができる。
【0083】
(実施の形態5)
図27から図31は、この発明の実施の形態5における半導体装置の製造方法の工程を示す断面図である。実施の形態5における半導体装置の製造方法では、実施の形態1における半導体装置の製造方法の図2から図5に示す工程の後に、図27から図31に示す工程が続く。以下において、重複する製造工程の説明および高精度抵抗領域503の説明を省略する。なお、図27から図31は、シリコン基板1の周辺回路領域501およびメモリセル領域502を示す断面図である。
【0084】
図27を参照して、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆うようにシリコン酸化膜71を形成する。このとき、実施の形態1の図6に示すシリコン酸化膜28と比較して、膜厚を大きくしてシリコン酸化膜71を形成する。
【0085】
図28を参照して、シリコン酸化膜71の上に、所定のマスクパターンを有するレジスト膜72を形成する。レジスト膜72には、周辺回路領域501のシリコン酸化膜71を露出させる開口部が設けられている。
【0086】
図29を参照して、レジスト膜72をマスクとしてシリコン酸化膜71にエッチングを行なう。この際、周辺回路領域501において、なおゲート電極3を覆う程度にシリコン酸化膜71を残存させる。その後、レジスト膜72を除去する。
【0087】
図30を参照して、シリコン酸化膜71に異方性エッチングを行なう。結果、周辺回路領域501では、スペーサ6およびサブスペーサ74が設けられたゲート電極3が、メモリセル領域502では、スペーサ6、およびサブスペーサ74よりも大きいサブスペーサ75が設けられたゲート電極3が形成される。
【0088】
図31を参照して、実施の形態1における図11から図13に示すシリサイド化のための工程を行ない、ゲート電極3の頂面にシリサイド領域13を形成する。同様の工程により、周辺回路領域501では、サブスペーサ74の両側に位置するシリコン基板1の主表面1aに、メモリセル領域502では、サブスペーサ75の両側に位置するシリコン基板1の主表面1aにそれぞれシリサイド領域11を形成する。
【0089】
このように構成された半導体装置の製造方法によれば、実施の形態1に記載の効果と同様の効果を奏することができる。
【0090】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0091】
【発明の効果】
以上説明したように、この発明に従えば、半導体基板に注入する不純物の濃度を調整することなく電気特性が制御された半導体装置、およびその半導体装置の製造方法であって製造工程が複雑化することがない半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1における半導体装置を示す断面図である。
【図2】図1に示す半導体装置の製造方法の第1工程を示す断面図である。
【図3】図1に示す半導体装置の製造方法の第2工程を示す断面図である。
【図4】図1に示す半導体装置の製造方法の第3工程を示す断面図である。
【図5】図1に示す半導体装置の製造方法の第4工程を示す断面図である。
【図6】図1に示す半導体装置の製造方法の第5工程を示す断面図である。
【図7】図1に示す半導体装置の製造方法の第6工程を示す断面図である。
【図8】図1に示す半導体装置の製造方法の第7工程を示す断面図である。
【図9】図1に示す半導体装置の製造方法の第8工程を示す断面図である。
【図10】図1に示す半導体装置の製造方法の第9工程を示す断面図である。
【図11】図1に示す半導体装置の製造方法の第10工程を示す断面図である。
【図12】図1に示す半導体装置の製造方法の第11工程を示す断面図である。
【図13】図1に示す半導体装置の製造方法の第12工程を示す断面図である。
【図14】この発明の実施の形態2における半導体装置の製造方法の第1工程を示す断面図である。
【図15】同実施の形態における半導体装置の製造方法の第2工程を示す断面図である。
【図16】同実施の形態における半導体装置の製造方法の第3工程を示す断面図である。
【図17】同実施の形態における半導体装置の製造方法の第4工程を示す断面図である。
【図18】この発明の実施の形態3における半導体装置の製造方法の第1工程を示す断面図である。
【図19】同実施の形態における半導体装置の製造方法の第2工程を示す断面図である。
【図20】同実施の形態における半導体装置の製造方法の第3工程を示す断面図である。
【図21】この発明の実施の形態4における半導体装置の製造方法の第1工程を示す断面図である。
【図22】同実施の形態における半導体装置の製造方法の第2工程を示す断面図である。
【図23】同実施の形態における半導体装置の製造方法の第3工程を示す断面図である。
【図24】同実施の形態における半導体装置の製造方法の第4工程を示す断面図である。
【図25】同実施の形態における半導体装置の製造方法の第5工程を示す断面図である。
【図26】同実施の形態における半導体装置の製造方法の第6工程を示す断面図である。
【図27】この発明の実施の形態5における半導体装置の製造方法の第1工程を示す断面図である。
【図28】同実施の形態における半導体装置の製造方法の第2工程を示す断面図である。
【図29】同実施の形態における半導体装置の製造方法の第3工程を示す断面図である。
【図30】同実施の形態における半導体装置の製造方法の第4工程を示す断面図である。
【図31】同実施の形態における半導体装置の製造方法の第5工程を示す断面図である。
【図32】サリサイド技術を用いた半導体装置の製造方法の第1工程を示す断面図である。
【図33】サリサイド技術を用いた半導体装置の製造方法の第2工程を示す断面図である。
【図34】サリサイド技術を用いた半導体装置の製造方法の第3工程を示す断面図である。
【図35】サリサイド技術を用いた半導体装置の製造方法の第4工程を示す断面図である。
【図36】サリサイド技術を用いた半導体装置の製造方法の第5工程を示す断面図である。
【図37】サリサイド技術を用いた半導体装置の製造方法の第6工程を示す断面図である。
【図38】サリサイド技術を用いた半導体装置の製造方法の第7工程を示す断面図である。
【図39】サリサイド技術を用いた半導体装置の製造方法の第8工程を示す断面図である。
【図40】サリサイド技術を用いた半導体装置の製造方法の第9工程を示す断面図である。
【符号の説明】
1 シリコン基板、1a 主表面、2 ゲート絶縁膜、3 ゲート電極、5,5a,5b 不純物領域、6 スペーサ、7 サブスペーサ、11 シリサイド領域、28 シリコン酸化膜、30,35,41,42 レジスト膜、36 金属膜、45 シリコン窒化膜、501 周辺回路領域、502 メモリセル領域、503 高精度抵抗領域。
【発明の属する技術分野】
この発明は、一般的には半導体装置および半導体装置の製造方法に関し、より特定的には、半導体基板の主表面にシリサイド領域が形成された半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体集積回路に集積化する半導体素子に望まれる特性は、同一ではない。たとえばDRAM(dynamic random−access memory)などの半導体記憶装置において、情報を記憶するためのメモリセル領域、およびメモリセル領域以外の領域である周辺回路領域のそれぞれに含まれるトランジスタを比較してみると、トランジスタに求められる要件は異なってくる。
【0003】
一般的に、トランジスタの閾値電圧が低ければ低いほど、チャネル長が短ければ短いほど高速動作が可能となる。しかし、閾値電圧があまり低いと、オフ状態でのリーク電流が増大するという問題が発生する。半導体記憶装置のメモリセル領域では、記憶保持の必要性からリーク電流を抑制しなければならない。このため、メモリセル領域に含まれるトランジスタの閾値電圧は比較的高めに設定される。
【0004】
これに対して、周辺回路領域においてもリーク電流を抑制することによってトランジスタの消費電力を低減させることが可能であるが、メモリセル領域ほど厳しくは要求されない。
【0005】
たとえば、周辺回路領域に含まれて、半導体メモリの読み出し操作時にメモリセルからビット線に取り出された微小な信号を増幅し、後に続く回路へ伝達するセンスアンプ回路は通常フリップフロップ回路によって構成されている。センスアンプ回路を構成するトランジスタは閾値電圧が低いほど検出増幅の感度を増大させることができる。また、センスアンプ回路では待機時にトランジスタに電圧が供給されない。このため、センスアンプ回路は、メモリセルと比較してリーク電流の抑制に対する要求は緩く、メモリセルのたとえば100倍程度までリーク電流を許容できる。
【0006】
以上のような理由から、周辺回路領域ではトランジスタの閾値電圧を比較的低く設定し、トランジスタの高速動作を実現している。
【0007】
また、近年のロジックデバイスにおいては、ソース/ドレイン領域の寄生抵抗およびゲート電極の配線抵抗を低減させるため、ソース/ドレイン領域およびゲート電極の表面に選択的かつ自己整合的にシリサイド領域を形成するサリサイド(Salicide:Self−aligned silicide)という技術が用いられている。図32から図40は、サリサイド技術を用いた半導体装置の製造方法の工程を示す断面図である。
【0008】
図32を参照して、シリコン基板101には、本製造工程によってシリサイド領域を形成する領域1001と、シリサイド領域を形成しない領域1002とが規定されている。
【0009】
シリサイド領域を形成しない領域1002において、シリコン基板101の主表面101aに所定の間隔を隔てて複数の素子分離領域122を形成する。シリコン基板101の主表面101a上に熱酸化法によりゲート酸化膜121を膜厚数nmで形成する。その上からドープしていないポリシリコンなどからなる導電膜を膜厚百数十nmで堆積し、その導電膜を所定形状にエッチングしてシリサイド領域を形成する領域1001にゲート電極103を形成する。
【0010】
図33を参照して、ゲート電極103をマスクとして、シリコン基板101の主表面101aにリンまたはヒ素などの不純物を注入し、n型の不純物領域105aを形成する。
【0011】
図34を参照して、シリコン基板101の主表面101aおよびゲート電極103を覆うように、TEOS(Tetra Ethyl Ortho Silicate)などを原料としたシリコン酸化膜126を堆積する。
【0012】
図35を参照して、シリコン酸化膜126にエッチングを行ない、ゲート電極103の側壁103aに接触するように酸化膜スペーサ106を形成する。その後、酸化膜スペーサ106をマスクとして、シリコン基板101の主表面101aおよびゲート電極103にヒ素を注入するとともに、シリコン基板101の主表面101aにn型の不純物領域105bを形成する。不純物領域105aおよび105bにより不純物領域105が形成され、シリサイド領域を形成する領域1001では、不純物領域105がソース/ドレイン領域となる。
【0013】
図36を参照して、シリコン基板101の主表面101a、ゲート電極103および酸化膜スペーサ106を覆うようにシリコン酸化膜128を形成する。シリコン酸化膜128の上に、シリサイド領域を形成しない領域1002を覆うマスクパターンを有するレジスト膜130を形成する。
【0014】
図37を参照して、レジスト膜130をマスクとしてシリコン酸化膜128にエッチングを行ない、シリサイド領域を形成する領域1001におけるシリコン基板101の主表面101aを露出させる。シリサイド領域を形成しない領域1002には、シリサイドプロテクション膜となるシリコン酸化膜132が残存する。その後、レジスト膜130を除去する。
【0015】
図38を参照して、シリコン基板101の主表面101a、ゲート電極103および酸化膜スペーサ106を覆うように、コバルト(Co)またはチタン(Ti)などからなる金属膜136を膜厚25nmで堆積する。
【0016】
図39を参照して、ランプアニール法を用いて、金属膜136に690℃で10秒間の熱処理を施す。金属膜136に接触するシリコン基板101の主表面101aおよびゲート電極103の頂面と、金属膜136とが高温で反応し、シリコン基板101の主表面101aにはシリサイド領域111が、ゲート電極103の頂面にはシリサイド領域113がそれぞれ形成される。この際、シリコン酸化膜132がシリサイドプロテクション膜としての役割を果たすため、シリサイド領域を形成しない領域1002においてシリコン酸化膜132に覆われた部分にはシリサイド領域111が形成されない。
【0017】
図40を参照して、金属膜136を過酸化水素水系のウェットエッチングにより除去する。この後、さらにランプアニール法を用いて、890℃で10秒間の熱処理を施すことによって、ソース/ドレイン領域のシリサイド領域111の低抵抗化を図ることができる。
【0018】
【発明が解決しようとする課題】
1つの半導体集積回路の中であっても、領域によって異なる電気特性を有するトランジスタを形成しなければならない状況にあって、従来技術ではトランジスタのチャネル部に注入する不純物の濃度によって、トランジスタの閾値電圧を制御していた。
【0019】
つまり、n型トランジスタであればホウ素(B)などのp型不純物の濃度、p型トランジスタであればリン(P)などのn型不純物の濃度を調整することによってトランジスタの閾値電圧を制御することができる。より具体的には、トランジスタの閾値電圧を上げる場合には、これらの不純物濃度を大きくし、逆にトランジスタの閾値電圧を下げる場合には、これらの不純物濃度を小さくする。
【0020】
しかし、このように注入する不純物の濃度によって閾値電圧を制御しようとすると、異なる電気特性を有するトランジスタを形成する領域ごとに条件を変えて不純物注入工程を行なわなければならない。このため、半導体装置の製造工程が複雑化し、製造コストが増大するという問題が発生する。
【0021】
そこで、この発明の目的は、上記の課題を解決することであり、半導体基板に注入する不純物の濃度を調整することなく電気特性が制御された半導体装置、およびその半導体装置の製造方法であって製造工程が複雑化することがない半導体装置の製造方法を提供することである。
【0022】
【課題を解決するための手段】
この発明に従った半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上にゲート絶縁膜を介在させて形成されるゲート電極と、ゲート電極の両側に位置する半導体基板の主表面に形成される不純物領域と、ゲート電極の側壁に接触するように形成される第1の側壁絶縁膜と、第1の側壁絶縁膜に接触して、半導体基板の主表面上に設けられる第2の側壁絶縁膜と、第2の側壁絶縁膜の両側に位置する半導体基板の主表面に形成されるシリサイド領域とを備える。第2の側壁絶縁膜は、ゲート電極からの距離がゲート電極から第1の側壁絶縁膜までの距離よりも大きい位置で設けられている。
【0023】
このように構成された半導体装置によれば、ゲート電極のサイドウォールとしての第1の側壁絶縁膜とは別に、第1の側壁絶縁膜と隣接して第2の側壁絶縁膜が設けられている。本発明の発明者等は、この第2の側壁絶縁膜の存在が半導体装置の電気特性に大きな影響を与えることを知見し、この発明を完成させるに至った。すなわち、本発明では、第2の側壁絶縁膜を設けてその第2の側壁絶縁膜の両側に位置する半導体基板の主表面にシリサイド領域を形成することにより、第2の側壁絶縁膜を設けていない半導体装置と比較して、大きい閾値電圧を得ることができる。これにより、半導体基板に注入する不純物の濃度を調整することなく、半導体装置の電気特性を制御することができる。
【0024】
また好ましくは、第2の側壁絶縁膜は、半導体基板のメモリセル領域に形成される。このように構成された半導体装置によれば、半導体基板のメモリセル領域において第2の側壁絶縁膜を設けることによって、メモリセル領域の半導体装置の閾値電圧を大きくすることができる。一般的に、メモリセル領域では、記憶保持の必要性からリーク電流を厳しく抑制しなければならなく、半導体装置の閾値電圧が比較的高めに設定される。これに対して、周辺回路領域では半導体装置の高速動作性を向上させるため、メモリセル領域と比較して閾値電圧が低く設定される。したがって、本発明によれば、半導体基板に注入する不純物の濃度を周辺回路領域において最適な閾値電圧に合わせて設定することができる。その後、メモリセル領域において第2の側壁絶縁膜を設けることにより、半導体装置の閾値電圧をメモリセル領域において大きくすることができる。これにより、半導体基板に注入する不純物の濃度を調整することなく、それぞれの領域に適した電気特性を有する半導体装置が得られる。
【0025】
この発明に従った半導体装置の製造方法は、半導体基板の主表面上に、ゲート絶縁膜を介在させてゲート電極を形成する工程と、ゲート電極の両側に位置する半導体基板の主表面に、不純物領域を形成する工程と、ゲート電極の側壁に接触する第1の側壁絶縁膜を形成する工程と、半導体基板の主表面および第1の側壁絶縁膜を覆うように絶縁膜を形成する工程と、絶縁膜の一部分をエッチングするとともに絶縁膜の他の部分を残存させることにより、第1の側壁絶縁膜に接触して、ゲート電極からの距離がゲート電極から第1の側壁絶縁膜までの距離よりも大きい位置で、半導体基板の主表面上に第2の側壁絶縁膜を形成する工程と、半導体基板の主表面と第2の側壁絶縁膜とを覆うように金属膜を形成する工程と、金属膜に熱処理を施し、第2の側壁絶縁膜の両側に位置する半導体基板の主表面にシリサイド領域を形成する工程とを備える。
【0026】
このように構成された半導体装置の製造方法によれば、第1の側壁絶縁膜に接触するように第2の側壁絶縁膜を設けることによって、半導体装置の電気特性を制御することができるので、ゲート電極を形成する工程の前に電気特性が異なる領域ごとに条件を変えて半導体基板に不純物を注入する必要がない。たとえば、必要とされる閾値電圧が最も低くなる領域に合わせて不純物濃度を調整し、その濃度で半導体基板の全領域に不純物を注入する。その後、所定領域に第2の側壁絶縁膜を設けることによって、その所定領域の半導体装置の閾値電圧を大きくすることができる。これにより、半導体装置の製造工程を複雑化させることなく、半導体装置の電気特性を制御することができる。
【0027】
また好ましくは、絶縁膜を形成する工程は、半導体基板の主表面上の第1、第2および第3の領域に絶縁膜を形成する工程を含む。第2の側壁絶縁膜を形成する工程は、第3の領域の絶縁膜に第1のマスク膜を形成する工程と、第1のマスク膜をマスクとして絶縁膜の一部分を異方性エッチングするとともに絶縁膜の他の部分を残存させることにより、第1および第2の領域に第2の側壁絶縁膜を形成する工程とを含む。シリサイド領域を形成する工程の前に、第2および第3の領域を覆う第2のマスク膜を形成する工程と、第2のマスク膜をマスクとして第2の側壁絶縁膜に等方性エッチングを行ない、第1の領域の第2の側壁絶縁膜を除去する工程とをさらに備える。
【0028】
このように構成された半導体装置の製造方法によれば、半導体基板上に形成する絶縁膜に所定のエッチング処理を施すことによって、第1の領域には、第2の側壁絶縁膜を有さないゲート電極が、第2の領域には、第2の側壁絶縁膜を有するゲート電極が、第3の領域には、半導体基板の主表面にシリサイド領域が形成されるのを防止するための絶縁膜がそれぞれ形成される。その後の工程により、第1および第2の領域における半導体基板の主表面には、シリサイド領域が形成されるが、第3の領域では上述の絶縁膜がシリサイドプロテクション膜としての役割を果たし、シリサイド領域が形成されない。このように、たとえば高精度抵抗素子が形成される領域などシリサイド領域の形成が不要である領域に、シリサイドプロテクション膜としての絶縁膜を残存させる工程と同時に、所定領域に第2の側壁絶縁膜を形成する工程を進行させることによって、製造工程を複雑化させることなく、異なる電気特性を有する半導体装置を作り分けることができる。
【0029】
また、絶縁膜を残存させて第2の側壁絶縁膜を形成する場合には異方性エッチングを用い、絶縁膜を完全に除去する場合には等方性エッチングを用いている。異方性エッチングでは、垂直方向のエッチングの進行が水平方向のエッチングの進行よりも速い。これに対して、等方性エッチングでは、エッチングの進行速度に方向性を示さない。このように異方性および等方性エッチングを使い分けることによって、第2の側壁絶縁膜を所定形状に形成したり、不要な絶縁膜を完全に除去したりできる。
【0030】
また好ましくは、絶縁膜を形成する工程は、半導体基板の主表面上の第1、第2および第3の領域に絶縁膜を形成する工程を含む。第2の側壁絶縁膜を形成する工程は、第2および第3の領域の絶縁膜に第3のマスク膜を形成する工程と、第3のマスク膜をマスクとして絶縁膜に等方性エッチングを行ない、第1の領域の絶縁膜を除去する工程と、等方性エッチングの後、第3の領域を覆う第4のマスク膜を形成する工程と、第4のマスク膜をマスクとして絶縁膜の一部分を異方性エッチングするとともに絶縁膜の他の部分を残存させることにより第2の領域に第2の側壁絶縁膜を形成する工程とを含む。
【0031】
このように構成された半導体装置の製造方法によれば、半導体基板上に形成する絶縁膜に所定のエッチング処理を施すことによって、第1の領域には、第2の側壁絶縁膜を有さないゲート電極が、第2の領域には、第2の側壁絶縁膜を有するゲート電極が、第3の領域には、半導体基板の主表面にシリサイド領域が形成されるのを防止するための絶縁膜がそれぞれ形成される。その後の工程により、第1および第2の領域における半導体基板の主表面には、シリサイド領域が形成されるが、第3の領域では上述の絶縁膜がシリサイドプロテクション膜としての役割を果たし、シリサイド領域が形成されない。このように、たとえば高精度抵抗素子が形成される領域などシリサイド領域の形成が不要である領域に、シリサイドプロテクション膜としての絶縁膜を残存させる工程と同時に、所定領域に第2の側壁絶縁膜を形成する工程を進行させることによって、製造工程を複雑化させることなく、異なる電気特性を有する半導体装置を作り分けることができる。
【0032】
また、異方性および等方性エッチングを使い分けているため、不要な絶縁膜を完全に除去したり、絶縁膜を残存させて第2の側壁絶縁膜を所定形状に形成したりできる。
【0033】
また好ましくは、絶縁膜を形成する工程は、所定のエッチャントを用いた場合に第1の側壁絶縁膜よりエッチングされやすい絶縁膜を形成する工程を含む。第2の側壁絶縁膜を形成する工程は、所定のエッチャントを用いて絶縁膜の一部分をエッチングする工程を含む。このように構成された半導体装置の製造方法によれば、所定のエッチャントを用いて絶縁膜をエッチングし第2の側壁絶縁膜を形成する工程において、第1の側壁絶縁膜も同時にエッチングされることを抑制できる。
【0034】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【0035】
(実施の形態1)
図1は、この発明の実施の形態1における半導体装置を示す断面図である。図1を参照して、この発明の実施の形態1に従った半導体装置は、主表面1aを有する半導体基板としてのシリコン基板1と、シリコン基板1の主表面1a上にゲート絶縁膜2を介在させて形成されるゲート電極3と、ゲート電極3の両側に位置するシリコン基板1の主表面1aに形成されるソース/ドレイン領域としての不純物領域5aと、ゲート電極3の側壁3aに接触するように形成される第1の側壁絶縁膜としてのスペーサ6と、スペーサ6に接触して、シリコン基板1の主表面1a上に設けられるサブスペーサ7と、サブスペーサ7の両側に位置するシリコン基板1の主表面1aに形成されるシリサイド領域11とを備える。サブスペーサ7は、ゲート電極3からの距離がゲート電極3からスペーサ6までの距離よりも大きい位置で設けられている。サブスペーサ7は、シリコン基板1のメモリセル領域502に形成される。
【0036】
シリコン基板1には、メモリセル以外の領域である周辺回路領域501と、メモリセル領域502とが規定されている。シリコン基板1上には、シリコン酸化膜からなるゲート絶縁膜2を介してゲート電極3が形成されている。ゲート電極3は、ドープしていないポリシリコンなどからなる導電膜により形成されている。ゲート電極3の両側に位置するシリコン基板1の主表面1aには、n型の不純物領域5aが相対的に浅く形成されている。
【0037】
ゲート電極3の両側の側壁3aにはそれぞれ、シリコン酸化膜からなるスペーサ6が形成されている。スペーサ6は、ゲート電極3の側壁3aの上端から下端に渡って接触しており、ゲート電極3の頂面とスペーサ6の上端の高さとが一致している。スペーサ6は、シリコン基板1の主表面1a上であってゲート電極3の側壁3aが位置する部分から所定距離に渡ってシリコン基板1の主表面1aと接触し、その後ゲート電極3の側壁3aの上端に向って弧状に延びて形成されている。
【0038】
スペーサ6の両側にほぼ位置するシリコン基板1の主表面1aには、n型の不純物領域5bが相対的に深く形成されている。不純物領域5aおよび5bにより、ソース/ドレイン領域としての不純物領域5を構成している。
【0039】
シリコン基板1のメモリセル領域502では、スペーサ6に隣接してサブスペーサ7が形成されている。サブスペーサ7は、スペーサ6が弧状に延びている部分のほぼ中程からシリコン基板1の主表面1aまでスペーサ6に接触している。サブスペーサ7は、シリコン基板1の主表面1a上であってスペーサ6の弧状に延びている部分が位置する部分から所定距離に渡ってシリコン基板1の主表面1aと接触し、その後スペーサ6が弧状に延びている部分のほぼ中程に向かって弧状に延びて形成されている。サブスペーサ7は、スペーサ6が弧状に延びている部分からサブスペーサ7の弧状に延びている部分までの水平距離が、シリコン基板1の主表面1aから離れるに従って小さくなるように形成されている。ゲート電極3を挟んで両側にサブスペーサ7が形成されている。
【0040】
周辺回路領域501ではスペーサ6の両側に位置するシリコン基板1の主表面1aに、メモリセル領域502ではサブスペーサ7の両側に位置するシリコン基板1の主表面1aにそれぞれ、シリコンと、コバルト(Co)またはチタン(Ti)などの高融点金属との反応によって得られるシリサイド領域11が形成されている。ゲート電極3の頂面には、同様に得られるシリサイド領域13が形成されている。このように、ゲート電極3の頂面と、ソース/ドレイン領域としての不純物領域5の表面に金属シリサイドを形成することによって、ゲート電極3における配線抵抗およびソース/ドレイン領域における抵抗を抑制することができる。
【0041】
このように構成された半導体装置によれば、メモリセル領域502では、ゲート電極3の側壁3aに形成されたスペーサ6と隣接してサブスペーサ7を設け、そのサブスペーサ7の両側に位置するシリコン基板1の主表面1aにシリサイド領域11を形成しているため、サブスペーサ7を設けていない周辺回路領域501と比較して大きい閾値電圧を有するトランジスタを得ることができる。したがって、シリコン基板1の主表面1aに注入する不純物の濃度を調整することなく、シリコン基板1の主表面1a上に設ける側壁絶縁膜によりトランジスタの閾値電圧を制御することができる。これにより、半導体装置の視覚で認識できる物理的な構造上の違いにより、トランジスタの電気特性を操作することができる。
【0042】
次に、図1で示す半導体装置の製造方法について説明する。図2から図13は、図1に示す半導体装置の製造方法の工程を示す断面図である。
【0043】
図2を参照して、シリコン基板1には、周辺回路領域501と、メモリセル領域502と、周辺回路領域であって特に高精度抵抗素子を形成する高精度抵抗領域503とが規定されている。高精度抵抗とは、ASIC(Application Specified IC)またはシステムLSIのアナログ回路などに主として用いられる、シート抵抗値が大きく制御性に優れた抵抗素子をいう。
【0044】
高精度抵抗領域503において、シリコン基板1の主表面1aに所定の間隔を隔てて複数の素子分離領域22を形成する。シリコン基板1の主表面1a上に熱酸化法によりシリコン酸化膜からなるゲート絶縁膜21を膜厚数nmで形成する。その上からドープしていないポリシリコンなどからなる導電膜を膜厚百数十nmで堆積する。その導電膜を所定形状にエッチングして、周辺回路領域501およびメモリセル領域502においてゲート電極3を形成する。
【0045】
図3を参照して、ゲート電極3をマスクとして、シリコン基板1の主表面1aにリンまたはヒ素などの不純物を注入し、n型の不純物領域5aを形成する。高精度抵抗領域503では、シリコン基板1の主表面1aであって素子分離領域22が形成されていない箇所に、不純物領域5aが形成される。
【0046】
図4を参照して、シリコン基板1の主表面1aおよびゲート電極3を覆うように、TEOS(Tetra Ethyl Ortho Silicate)などを原料としたシリコン酸化膜26を堆積する。
【0047】
図5を参照して、シリコン酸化膜26にエッチングを行ない、ゲート電極3の側壁3aに接触するようにスペーサ6を形成する。その後、スペーサ6をマスクとして、シリコン基板1の主表面1aおよびゲート電極3にヒ素を注入するとともに、シリコン基板1の主表面1aにn型の不純物領域5bを形成する。不純物領域5aおよび5bにより不純物領域5が形成され、周辺回路領域501およびメモリセル領域502では、不純物領域5がソース/ドレイン領域となる。
【0048】
図6を参照して、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆うようにシリコン酸化膜28を形成する。
【0049】
図7を参照して、シリコン酸化膜28の上に、所定のマスクパターンを有するレジスト膜30を形成する。レジスト膜30には、周辺回路領域501およびメモリセル領域502のシリコン酸化膜28を露出させる開口部が設けられている。
【0050】
図8を参照して、レジスト膜30をマスクとしてシリコン酸化膜28に異方性エッチングを行なう。周辺回路領域501およびメモリセル領域502において、スペーサ6に接触するようにシリコン酸化膜が残存し、サブスペーサ7が形成される。高精度抵抗領域503において、レジスト膜30の下に位置するシリコン酸化膜32が残存する。その後、レジスト膜30を除去する。
【0051】
図9を参照して、シリコン基板1上に、所定のマスクパターンを有するレジスト膜35を形成する。レジスト膜35には、周辺回路領域501を露出させる開口部が設けられている。
【0052】
図10を参照して、レジスト膜35をマスクとしてシリコン酸化膜であるサブスペーサ7に等方性エッチングを行ない、周辺回路領域501に形成されたサブスペーサ7を完全に除去する。その後、レジスト膜35を除去する。これまでの工程により、周辺回路領域501では、スペーサ6のみが設けられたゲート電極3が、メモリセル領域502では、スペーサ6およびサブスペーサ7が設けられたゲート電極3が、高精度抵抗領域503では、シリコン基板1の主表面1aを覆うシリコン酸化膜32がそれぞれ形成される。
【0053】
図11を参照して、周辺回路領域501では、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆い、メモリセル領域502ではこれらに加えてサブスペーサ7を覆い、高精度抵抗領域503では、シリコン基板1の主表面1aおよびシリコン酸化膜32を覆う、コバルト(Co)またはチタン(Ti)などからなる金属膜36を膜厚25nmで堆積する。
【0054】
図12を参照して、ランプアニール法を用いて、金属膜36に690℃で10秒間の熱処理を施す。周辺回路領域501およびメモリセル領域502では、金属膜36に接触するシリコン基板1の主表面1aおよびゲート電極3の頂面と、金属膜36とが高温で反応し、シリコン基板1の不純物領域105にはシリサイド領域11が、ゲート電極103の頂面にはシリサイド領域13がそれぞれ形成される。また、高精度抵抗領域503では、シリコン酸化膜32がシリサイドプロテクション膜としての役割を果たすため、シリコン酸化膜32で覆われたシリコン基板1の主表面1aにはシリサイド領域11が形成されない。
【0055】
図13を参照して、金属膜36を過酸化水素水系のウェットエッチングにより除去する。この後、さらにランプアニール法を用いて、890℃で10秒間の熱処理を施しシリサイド領域11の低抵抗化を図る。
【0056】
その後、高精度抵抗領域503においてシリコン酸化膜32が除去される。シリコン基板1の主表面1aには、複数の素子分離領域22に挟まれてシリサイド領域が形成されない不純物領域5が形成され、高精度抵抗素子を形成するために用いられる。
【0057】
この発明の実施の形態1に従った半導体装置の製造方法は、半導体基板としてのシリコン基板1の主表面1a上に、ゲート絶縁膜2を介在させてゲート電極3を形成する工程と、ゲート電極3の両側に位置するシリコン基板1の主表面1aに、不純物領域5aを形成する工程と、ゲート電極3の側壁3aに接触する第1の側壁絶縁膜としてのスペーサ6を形成する工程と、シリコン基板1の主表面1aおよびスペーサ6を覆うように絶縁膜としてのシリコン酸化膜28を形成する工程と、シリコン酸化膜28の一部分をエッチングするとともにシリコン酸化膜28の他の部分を残存させることにより、スペーサ6に接触して、ゲート電極3からの距離がゲート電極3からスペーサ6までの距離よりも大きい位置で、シリコン基板1の主表面1a上に第2の側壁絶縁膜としてのサブスペーサ7を形成する工程と、シリコン基板1の主表面1aとサブスペーサ7とを覆うように金属膜36を形成する工程と、金属膜36に熱処理を施し、サブスペーサ7の両側に位置するシリコン基板1の主表面1aにシリサイド領域11を形成する工程とを備える。
【0058】
シリコン酸化膜28を形成する工程は、シリコン基板1の主表面1a上の、第1の領域としての周辺回路領域501、第2の領域としてのメモリセル領域502および第3の領域としての高精度抵抗領域503にシリコン酸化膜28を形成する工程を含む。サブスペーサ7を形成する工程は、高精度抵抗領域503のシリコン酸化膜28に第1のマスク膜としてのレジスト膜30を形成する工程と、レジスト膜30をマスクとしてシリコン酸化膜28の一部分を異方性エッチングするとともにシリコン酸化膜28の他の部分を残存させることにより、周辺回路領域501およびメモリセル領域502にサブスペーサ7を形成する工程とを含む。シリサイド領域11を形成する工程の前に、メモリセル領域502および高精度抵抗領域503を覆う第2のマスク膜としてのレジスト膜35を形成する工程と、レジスト膜35をマスクとしてサブスペーサ7に等方性エッチングを行ない、周辺回路領域501のサブスペーサ7を除去する工程とを備える。
【0059】
このように構成された半導体装置の製造方法によれば、メモリセル領域502ではゲート電極3の両側に位置するスペーサ6に接触するサブスペーサ7を設けているので、サブスペーサ7を設けていない周辺回路領域501のトランジスタと比較して高い閾値電圧のトランジスタを得ることができる。このため、ゲート電極3をシリコン基板1の主表面1a上に形成する工程の前に、周辺回路領域およびメモリセル領域に形成されるトランジスタのそれぞれの閾値電圧に合わせて濃度を調整した不純物をシリコン基板1に注入する必要がない。また、シリサイド領域の形成の必要がない高精度抵抗領域503において、シリサイドプロテクション膜としての役割を果たすシリコン酸化膜32を形成する工程と同時に、メモリセル領域502において上述のサブスペーサ7を形成する工程を進めている。これにより、製造工程を複雑化させることなく電気特性が異なるトランジスタを得るとともに、所定位置にシリサイド領域を形成することによりゲート電極3における配線抵抗およびソース/ドレイン領域における抵抗を低減させることができる。さらに、シリコン酸化膜28に行なうエッチングにおいて、等方性エッチングおよび異方性エッチングを使い分けているため、所定形状のサブスペーサ7を形成したり、シリコン酸化膜28を残存させないで完全に除去したりできる。
【0060】
ゲート長Ld=0.12(μm)、ゲート幅Wd=10(μm)のゲート電極を有するトランジスタにおいて、上述のシリコン酸化膜28を形成しこのシリコン酸化膜28にドライエッチング(異方性エッチング)およびウェットエッチング(等方性エッチング)をそれぞれ行なった。その結果得られるサブスペーサ7が形成されたトランジスタと、サブスペーサ7が形成されなかったトランジスタとの閾値電圧をそれぞれ測定した。サブスペーサ7が形成されたトランジスタでは、閾値電圧が636.6(mV)となり、サブスペーサ7が形成されなかったトランジスタでは、閾値電圧が627.6(mV)となった。同様に、ゲート長Ld=0.13(μm)、ゲート幅Wd=10(μm)のゲート電極を有するトランジスタにおいて閾値電圧を測定したところ、サブスペーサ7が形成されたトランジスタでは、閾値電圧が650.5(mV)となり、サブスペーサ7が形成されなかったトランジスタでは、閾値電圧が637.1(mV)となった。このように、サブスペーサ7が形成されたトランジスタと形成されなかったトランジスタとを比較して、サブスペーサ7が形成されたトランジスタの方が、閾値電圧が大きくなった。
【0061】
(実施の形態2)
図14から図17は、この発明の実施の形態2における半導体装置の製造方法の工程を示す断面図である。実施の形態2における半導体装置の製造方法では、実施の形態1における半導体装置の製造方法の図2から図5に示す工程の後に、図14から図17に示す工程が続く。さらにこの後に、実施の形態1における半導体装置の製造方法の図11から図13に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【0062】
図14を参照して、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆うようにシリコン窒化膜45を形成する。シリコン窒化膜45の上に、所定のマスクパターンを有するレジスト膜41を形成する。レジスト膜41には、周辺回路領域501のシリコン窒化膜45を露出させる開口部が設けられている。
【0063】
図15を参照して、レジスト膜41をマスクとしてシリコン窒化膜45に等方性エッチングを行なう。周辺回路領域501において、シリコン窒化膜45が完全に除去される。その後、レジスト膜41を除去する。
【0064】
図16を参照して、シリコン窒化膜45の上に、所定のマスクパターンを有するレジスト膜42を形成する。レジスト膜42には、周辺回路領域501およびメモリセル領域502を露出させる開口部が設けられている。なお、このときレジスト膜42に、メモリセル領域502のみを露出させる開口部を設けてもよい。
【0065】
図17を参照して、レジスト膜42をマスクとしてシリコン窒化膜45に異方性エッチングを行なう。メモリセル領域502において、スペーサ6に接触するようにシリコン窒化膜が残存し、サブスペーサ7が形成される。高精度抵抗領域503において、レジスト膜42の下に位置するシリコン窒化膜43が残存する。レジスト膜42を除去する。その後、実施の形態1における図11に示す工程へと続く。
【0066】
この発明の実施の形態2に従った半導体装置の製造方法において、絶縁膜としてのシリコン窒化膜45を形成する工程は、シリコン基板1の主表面1a上の、第1の領域としての周辺回路領域501、第2の領域としてのメモリセル領域502および第3の領域としての高精度抵抗領域503に、シリコン窒化膜45を形成する工程を含む。サブスペーサ7を形成する工程は、メモリセル領域502および高精度抵抗領域503のシリコン窒化膜45に第3のマスク膜としてのレジスト膜41を形成する工程と、レジスト膜41をマスクとしてシリコン窒化膜45に等方性エッチングを行ない、周辺回路領域501のシリコン窒化膜45を除去する工程と、等方性エッチングの後、高精度抵抗領域503を覆う第4のマスク膜としてのレジスト膜42を形成する工程と、レジスト膜42をマスクとしてシリコン窒化膜45の一部分を異方性エッチングするとともにシリコン窒化膜45の他の部分を残存させることにより、メモリセル領域502にサブスペーサ7を形成する工程とを含む。
【0067】
シリコン窒化膜45を形成する工程は、所定のエッチャントを用いた場合にシリコン酸化膜であるスペーサ6よりエッチングされやすいシリコン窒化膜45を形成する工程を含む。サブスペーサ7を形成する工程は、所定のエッチャントを用いてシリコン窒化膜45をエッチングする工程を含む。
【0068】
このように構成された半導体装置の製造方法によれば、実施の形態1に記載の効果と同様の効果を奏することができる。加えて、サブスペーサ7を形成するたの絶縁膜として用いたシリコン窒化膜45は、スペーサ6を形成するシリコン酸化膜に対して一定以上のエッチング選択比を有するので、シリコン窒化膜45をエッチングして、サブスペーサ7またはシリサイドプロテクション膜としてのシリコン窒化膜43を形成する際に、スペーサ6がエッチングされるのを抑制することができる。これにより、ゲート端子、ソース端子およびドレイン端子の物理的な距離マージンを大きくすることができる。この3端子がトランジスタのOFF時に隔離できると、オフリーク電流(たとえば、n型MOSトランジスタのOFF時を想定した場合、ドレイン端子には正バイアスが印加され、ソースおよびゲート端子はグランドされる。この時にソースとドレインとの間を流れる電流のこと。)を低減させることができる。
【0069】
(実施の形態3)
図18から図20は、この発明の実施の形態3における半導体装置の製造方法の工程を示す断面図である。実施の形態3における半導体装置の製造方法では、実施の形態1における半導体装置の製造方法の図2から図6に示す工程の後に、図18から図20に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【0070】
図18を参照して、シリコン酸化膜28の上に、所定のマスクパターンを有するレジスト膜51を形成する。レジスト膜51には、メモリセル領域502のシリコン酸化膜28を露出させる開口部が設けられている。レジスト膜51をマスクとして大電流注入器などにより、シリコン酸化膜28にリン(P)またはホウ素(B)などのイオンを矢印52に示す方向から注入する。これにより、メモリセル領域502においてシリコン酸化膜28は、シリコン酸化膜28に対して一定以上のエッチング選択比を有するシリコン酸化膜55に変わる。その後、レジスト膜51を除去する。
【0071】
図19を参照して、シリコン酸化膜28の上に、所定のマスクパターンを有するレジスト膜54を形成する。レジスト膜54には、周辺回路領域501およびメモリセル領域502のシリコン酸化膜28および55を露出させる開口部が設けられている。
【0072】
図20を参照して、レジスト膜54をマスクとしてシリコン酸化膜28および55に異方性エッチングを行なう。このとき、シリコン酸化膜28の方がシリコン酸化膜55よりもエッチングされやすいエッチャントを用いてエッチングを行なう。結果、周辺回路領域501には、スペーサ6およびサブスペーサ7aが設けられたゲート電極3が、メモリセル領域502では、スペーサ6、およびサブスペーサ7aよりも大きいサブスペーサ7bが設けられたゲート電極3が、高精度抵抗領域503では、シリコン基板1の主表面1aを覆うシリコン酸化膜32がそれぞれ形成される。
【0073】
その後、実施の形態1における図11から図13に示すシリサイド化のための工程を行ない、周辺回路領域501およびメモリセル領域502において、ゲート電極3の頂面にシリサイド領域13を形成する。同様の工程により、周辺回路領域501では、サブスペーサ7aの両側に位置するシリコン基板1の主表面1aに、メモリセル領域502では、サブスペーサ7bの両側に位置するシリコン基板1の主表面1aにそれぞれシリサイド領域11を形成する。
【0074】
このように構成された半導体装置の製造方法によれば、実施の形態1に記載の効果と同様の効果を奏することができる。
【0075】
(実施の形態4)
図21から図26は、この発明の実施の形態4における半導体装置の製造方法の工程を示す断面図である。実施の形態4における半導体装置の製造方法では、実施の形態1における半導体装置の製造方法の図2から図10に示す工程の後に、図21から図26に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【0076】
図21を参照して、実施の形態1における図2から図10に示す工程を行なうことにより、周辺回路領域501には、スペーサ6を備えるゲート電極3が、メモリセル領域502には、スペーサ6およびサブスペーサ7を備えるゲート電極3が形成されている。
【0077】
図22を参照して、周辺回路領域501では、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆い、メモリセル領域502ではこれらに加えてサブスペーサ7を覆うシリコン酸化膜61を形成する。
【0078】
図23を参照して、シリコン酸化膜61に異方性エッチングを行なう。周辺回路領域501において、スペーサ6に接触するようにシリコン酸化膜が残存しサブスペーサ62が形成される。メモリセル領域502において、サブスペーサ7に接触するようにシリコン酸化膜が残存しサブスペーサ63が形成される。
【0079】
図24を参照して、シリコン基板1上に、所定のマスクパターンを有するレジスト膜65を形成する。レジスト膜65には、周辺回路領域501を露出させる開口部が設けられている。
【0080】
図25を参照して、レジスト膜65をマスクとして、シリコン酸化膜であるサブスペーサ62に等方性エッチングを行ない、周辺回路領域501に形成されたサブスペーサ62を完全に除去する。その後、レジスト膜65を除去する。この結果、周辺回路領域501では、スペーサ6のみが設けられたゲート電極3が、メモリセル領域502では、スペーサ6、サブスペーサ7およびサブスペーサ63が設けられたゲート電極3が形成される。
【0081】
図26を参照して、実施の形態1における図11から図13に示すシリサイド化のための工程を行ない、ゲート電極3の頂面にシリサイド領域13を形成する。同様の工程により、周辺回路領域501では、スペーサ6の両側に位置するシリコン基板1の主表面1aに、メモリセル領域502では、サブスペーサ63の両側に位置するシリコン基板1の主表面1aにそれぞれシリサイド領域11を形成する。
【0082】
このように構成された半導体装置の製造方法によれば、実施の形態1に記載の効果と同様の効果を奏することができる。
【0083】
(実施の形態5)
図27から図31は、この発明の実施の形態5における半導体装置の製造方法の工程を示す断面図である。実施の形態5における半導体装置の製造方法では、実施の形態1における半導体装置の製造方法の図2から図5に示す工程の後に、図27から図31に示す工程が続く。以下において、重複する製造工程の説明および高精度抵抗領域503の説明を省略する。なお、図27から図31は、シリコン基板1の周辺回路領域501およびメモリセル領域502を示す断面図である。
【0084】
図27を参照して、シリコン基板1の主表面1a、ゲート電極3およびスペーサ6を覆うようにシリコン酸化膜71を形成する。このとき、実施の形態1の図6に示すシリコン酸化膜28と比較して、膜厚を大きくしてシリコン酸化膜71を形成する。
【0085】
図28を参照して、シリコン酸化膜71の上に、所定のマスクパターンを有するレジスト膜72を形成する。レジスト膜72には、周辺回路領域501のシリコン酸化膜71を露出させる開口部が設けられている。
【0086】
図29を参照して、レジスト膜72をマスクとしてシリコン酸化膜71にエッチングを行なう。この際、周辺回路領域501において、なおゲート電極3を覆う程度にシリコン酸化膜71を残存させる。その後、レジスト膜72を除去する。
【0087】
図30を参照して、シリコン酸化膜71に異方性エッチングを行なう。結果、周辺回路領域501では、スペーサ6およびサブスペーサ74が設けられたゲート電極3が、メモリセル領域502では、スペーサ6、およびサブスペーサ74よりも大きいサブスペーサ75が設けられたゲート電極3が形成される。
【0088】
図31を参照して、実施の形態1における図11から図13に示すシリサイド化のための工程を行ない、ゲート電極3の頂面にシリサイド領域13を形成する。同様の工程により、周辺回路領域501では、サブスペーサ74の両側に位置するシリコン基板1の主表面1aに、メモリセル領域502では、サブスペーサ75の両側に位置するシリコン基板1の主表面1aにそれぞれシリサイド領域11を形成する。
【0089】
このように構成された半導体装置の製造方法によれば、実施の形態1に記載の効果と同様の効果を奏することができる。
【0090】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0091】
【発明の効果】
以上説明したように、この発明に従えば、半導体基板に注入する不純物の濃度を調整することなく電気特性が制御された半導体装置、およびその半導体装置の製造方法であって製造工程が複雑化することがない半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1における半導体装置を示す断面図である。
【図2】図1に示す半導体装置の製造方法の第1工程を示す断面図である。
【図3】図1に示す半導体装置の製造方法の第2工程を示す断面図である。
【図4】図1に示す半導体装置の製造方法の第3工程を示す断面図である。
【図5】図1に示す半導体装置の製造方法の第4工程を示す断面図である。
【図6】図1に示す半導体装置の製造方法の第5工程を示す断面図である。
【図7】図1に示す半導体装置の製造方法の第6工程を示す断面図である。
【図8】図1に示す半導体装置の製造方法の第7工程を示す断面図である。
【図9】図1に示す半導体装置の製造方法の第8工程を示す断面図である。
【図10】図1に示す半導体装置の製造方法の第9工程を示す断面図である。
【図11】図1に示す半導体装置の製造方法の第10工程を示す断面図である。
【図12】図1に示す半導体装置の製造方法の第11工程を示す断面図である。
【図13】図1に示す半導体装置の製造方法の第12工程を示す断面図である。
【図14】この発明の実施の形態2における半導体装置の製造方法の第1工程を示す断面図である。
【図15】同実施の形態における半導体装置の製造方法の第2工程を示す断面図である。
【図16】同実施の形態における半導体装置の製造方法の第3工程を示す断面図である。
【図17】同実施の形態における半導体装置の製造方法の第4工程を示す断面図である。
【図18】この発明の実施の形態3における半導体装置の製造方法の第1工程を示す断面図である。
【図19】同実施の形態における半導体装置の製造方法の第2工程を示す断面図である。
【図20】同実施の形態における半導体装置の製造方法の第3工程を示す断面図である。
【図21】この発明の実施の形態4における半導体装置の製造方法の第1工程を示す断面図である。
【図22】同実施の形態における半導体装置の製造方法の第2工程を示す断面図である。
【図23】同実施の形態における半導体装置の製造方法の第3工程を示す断面図である。
【図24】同実施の形態における半導体装置の製造方法の第4工程を示す断面図である。
【図25】同実施の形態における半導体装置の製造方法の第5工程を示す断面図である。
【図26】同実施の形態における半導体装置の製造方法の第6工程を示す断面図である。
【図27】この発明の実施の形態5における半導体装置の製造方法の第1工程を示す断面図である。
【図28】同実施の形態における半導体装置の製造方法の第2工程を示す断面図である。
【図29】同実施の形態における半導体装置の製造方法の第3工程を示す断面図である。
【図30】同実施の形態における半導体装置の製造方法の第4工程を示す断面図である。
【図31】同実施の形態における半導体装置の製造方法の第5工程を示す断面図である。
【図32】サリサイド技術を用いた半導体装置の製造方法の第1工程を示す断面図である。
【図33】サリサイド技術を用いた半導体装置の製造方法の第2工程を示す断面図である。
【図34】サリサイド技術を用いた半導体装置の製造方法の第3工程を示す断面図である。
【図35】サリサイド技術を用いた半導体装置の製造方法の第4工程を示す断面図である。
【図36】サリサイド技術を用いた半導体装置の製造方法の第5工程を示す断面図である。
【図37】サリサイド技術を用いた半導体装置の製造方法の第6工程を示す断面図である。
【図38】サリサイド技術を用いた半導体装置の製造方法の第7工程を示す断面図である。
【図39】サリサイド技術を用いた半導体装置の製造方法の第8工程を示す断面図である。
【図40】サリサイド技術を用いた半導体装置の製造方法の第9工程を示す断面図である。
【符号の説明】
1 シリコン基板、1a 主表面、2 ゲート絶縁膜、3 ゲート電極、5,5a,5b 不純物領域、6 スペーサ、7 サブスペーサ、11 シリサイド領域、28 シリコン酸化膜、30,35,41,42 レジスト膜、36 金属膜、45 シリコン窒化膜、501 周辺回路領域、502 メモリセル領域、503 高精度抵抗領域。
Claims (6)
- 主表面を有する半導体基板と、
前記半導体基板の前記主表面上にゲート絶縁膜を介在させて形成されるゲート電極と、
前記ゲート電極の両側に位置する前記半導体基板の前記主表面に形成される不純物領域と、
前記ゲート電極の側壁に接触するように形成される第1の側壁絶縁膜と、
前記第1の側壁絶縁膜に接触して、前記ゲート電極からの距離が前記ゲート電極から前記第1の側壁絶縁膜までの距離よりも大きい位置で、前記半導体基板の前記主表面上に設けられる第2の側壁絶縁膜と、
前記第2の側壁絶縁膜の両側に位置する前記半導体基板の前記主表面に形成されるシリサイド領域とを備える、半導体装置。 - 前記第2の側壁絶縁膜は、前記半導体基板のメモリセル領域に形成される、請求項1に記載の半導体装置。
- 半導体基板の主表面上に、ゲート絶縁膜を介在させてゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板の主表面に、不純物領域を形成する工程と、
前記ゲート電極の側壁に接触する第1の側壁絶縁膜を形成する工程と、
前記半導体基板の主表面および前記第1の側壁絶縁膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜の一部分をエッチングするとともに前記絶縁膜の他の部分を残存させることにより、前記第1の側壁絶縁膜に接触して、前記ゲート電極からの距離が前記ゲート電極から前記第1の側壁絶縁膜までの距離よりも大きい位置で、前記半導体基板の主表面上に第2の側壁絶縁膜を形成する工程と、
前記半導体基板の主表面と前記第2の側壁絶縁膜とを覆うように金属膜を形成する工程と、
前記金属膜に熱処理を施し、前記第2の側壁絶縁膜の両側に位置する前記半導体基板の主表面にシリサイド領域を形成する工程とを備える、半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、前記半導体基板の主表面上の第1、第2および第3の領域に前記絶縁膜を形成する工程を含み、
前記第2の側壁絶縁膜を形成する工程は、前記第3の領域の前記絶縁膜に第1のマスク膜を形成する工程と、前記第1のマスク膜をマスクとして前記絶縁膜の一部分を異方性エッチングするとともに前記絶縁膜の他の部分を残存させることにより、前記第1および第2の領域に前記第2の側壁絶縁膜を形成する工程とを含み、さらに、
前記シリサイド領域を形成する工程の前に、前記第2および第3の領域を覆う第2のマスク膜を形成する工程と、前記第2のマスク膜をマスクとして前記第2の側壁絶縁膜に等方性エッチングを行ない、前記第1の領域の前記第2の側壁絶縁膜を除去する工程とを備える、請求項3に記載の半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、前記半導体基板の主表面上の第1、第2および第3の領域に前記絶縁膜を形成する工程を含み、
前記第2の側壁絶縁膜を形成する工程は、前記第2および第3の領域の前記絶縁膜に第3のマスク膜を形成する工程と、前記第3のマスク膜をマスクとして前記絶縁膜に等方性エッチングを行ない、前記第1の領域の前記絶縁膜を除去する工程と、等方性エッチングの後、前記第3の領域を覆う第4のマスク膜を形成する工程と、前記第4のマスク膜をマスクとして前記絶縁膜の一部分を異方性エッチングするとともに前記絶縁膜の他の部分を残存させることにより、前記第2の領域に前記第2の側壁絶縁膜を形成する工程とを含む、請求項3に記載の半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、所定のエッチャントを用いた場合に前記第1の側壁絶縁膜よりエッチングされやすい前記絶縁膜を形成する工程を含み、前記第2の側壁絶縁膜を形成する工程は、前記所定のエッチャントを用いて前記絶縁膜の一部分をエッチングする工程を含む、請求項3から5のいずれか1項に記載の半導体装置の製造方法。
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