JP2002261247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002261247A JP2002261247A JP2001393235A JP2001393235A JP2002261247A JP 2002261247 A JP2002261247 A JP 2002261247A JP 2001393235 A JP2001393235 A JP 2001393235A JP 2001393235 A JP2001393235 A JP 2001393235A JP 2002261247 A JP2002261247 A JP 2002261247A
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Abstract
(57)【要約】
【課題】 半導体基板全面にイオン注入を行っても、素
子分離のための溝の上側コーナー部におけるしきい電圧
の変動を抑制することが可能な半導体装置の製造方法を
提供すること。 【解決手段】 シリコン基板３０に素子分離のための溝
３３を形成した後、熱酸化により溝の上側コーナー部３
４を丸めることで、この部分の電界集中を抑制するとと
もに空乏層の横方向広がりを大きくしてしきい電圧が上
昇するようにしておく。次に、ボロンをイオン注入して
ｎＭＯＳＦＥＴの溝の上側コーナー部３４におけるしき
い電圧を上げておく。従って、ｎＭＯＳＦＥＴにおいて
はその後の熱処理での不純物拡散によるしきい電圧の低
下を相殺することができる。一方、ｐＭＯＳＦＥＴにお
いては前記熱酸化により溝の上側コーナー部３４のしき
い電圧を上げているので、前記ボロンのイオン注入によ
るしきい電圧の低下を相殺することができる。
子分離のための溝の上側コーナー部におけるしきい電圧
の変動を抑制することが可能な半導体装置の製造方法を
提供すること。 【解決手段】 シリコン基板３０に素子分離のための溝
３３を形成した後、熱酸化により溝の上側コーナー部３
４を丸めることで、この部分の電界集中を抑制するとと
もに空乏層の横方向広がりを大きくしてしきい電圧が上
昇するようにしておく。次に、ボロンをイオン注入して
ｎＭＯＳＦＥＴの溝の上側コーナー部３４におけるしき
い電圧を上げておく。従って、ｎＭＯＳＦＥＴにおいて
はその後の熱処理での不純物拡散によるしきい電圧の低
下を相殺することができる。一方、ｐＭＯＳＦＥＴにお
いては前記熱酸化により溝の上側コーナー部３４のしき
い電圧を上げているので、前記ボロンのイオン注入によ
るしきい電圧の低下を相殺することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、より特定的には、半導体基板に溝を形成
することにより素子間を分離する工程を含む半導体装置
の製造方法に関する。
造方法に関し、より特定的には、半導体基板に溝を形成
することにより素子間を分離する工程を含む半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化及び高速化
を実現するために、デザインルールのさらなる縮小が検
討されている。今日では、２５６ＭＤＲＡＭ（Ｄｙｎａ
ｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
試作、及びゲート長０．１μｍのＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタの試作が発表されて
いる。このようなトランジスタの微細化の進展により、
スケーリング則に従ったデバイスサイズの縮小化と、そ
れに伴う動作の高速化とが期待される。
を実現するために、デザインルールのさらなる縮小が検
討されている。今日では、２５６ＭＤＲＡＭ（Ｄｙｎａ
ｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
試作、及びゲート長０．１μｍのＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタの試作が発表されて
いる。このようなトランジスタの微細化の進展により、
スケーリング則に従ったデバイスサイズの縮小化と、そ
れに伴う動作の高速化とが期待される。
【０００３】デバイスの微小化においては、トランジス
タの微細化と同時に、微細化したトランジスタ間を分離
する素子分離技術の向上が非常に重要になってくる。従
来、素子分離の技術としてはＬＯＣＯＳ法が用いられて
きたが、素子間を酸化分離する際のシリコン酸化膜の横
方向の広がり（バーズビーク）により、素子分離幅を十
分に縮小することができなくなってきている。そこで、
素子間に素子分離用の溝を形成し、シリコン酸化膜を埋
め込むことにより素子分離を行うＳＴＩ（Ｓｈａｌｌｏ
ｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）法が提案され
ている。
タの微細化と同時に、微細化したトランジスタ間を分離
する素子分離技術の向上が非常に重要になってくる。従
来、素子分離の技術としてはＬＯＣＯＳ法が用いられて
きたが、素子間を酸化分離する際のシリコン酸化膜の横
方向の広がり（バーズビーク）により、素子分離幅を十
分に縮小することができなくなってきている。そこで、
素子間に素子分離用の溝を形成し、シリコン酸化膜を埋
め込むことにより素子分離を行うＳＴＩ（Ｓｈａｌｌｏ
ｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）法が提案され
ている。
【０００４】ＳＴＩ法を用いることにより、ＬＯＣＯＳ
法でのバーズビークによる素子分離幅の制限が解消され
るため、デバイスのさらなる微細化を進めることができ
る。しかしながら、このようなＳＴＩ法を採用した場
合、溝の上側コーナー部がＬＯＣＯＳ法に比較して尖っ
た形状となり、トランジスタを作成すると、ゲートから
チャネルへの電界がコーナー部で集中するために、溝の
上側コーナー部においてしきい電圧が低下する。そし
て、このしきい電圧が低下した部分を介して、リーク電
流が流れやすくなるという問題が生じる。
法でのバーズビークによる素子分離幅の制限が解消され
るため、デバイスのさらなる微細化を進めることができ
る。しかしながら、このようなＳＴＩ法を採用した場
合、溝の上側コーナー部がＬＯＣＯＳ法に比較して尖っ
た形状となり、トランジスタを作成すると、ゲートから
チャネルへの電界がコーナー部で集中するために、溝の
上側コーナー部においてしきい電圧が低下する。そし
て、このしきい電圧が低下した部分を介して、リーク電
流が流れやすくなるという問題が生じる。
【０００５】この問題を回避するために、溝の上側コー
ナー部を丸めることにより、電界集中を抑制することが
知られているが、電界集中によるしきい電圧の低下を抑
制したとしても、溝の上側コーナー部における不純物拡
散によりしきい電圧が変動する問題が生じる。例えば、
ｎＭＯＳＦＥＴにおいては通常チャネルにボロンを注入
しているが、ボロンはシリコン酸化膜に向けて外方拡散
するため、溝の上側コーナー部でのボロン濃度が低下す
る。その結果、溝の上側コーナー部においてしきい電圧
の低い部分が生じる。
ナー部を丸めることにより、電界集中を抑制することが
知られているが、電界集中によるしきい電圧の低下を抑
制したとしても、溝の上側コーナー部における不純物拡
散によりしきい電圧が変動する問題が生じる。例えば、
ｎＭＯＳＦＥＴにおいては通常チャネルにボロンを注入
しているが、ボロンはシリコン酸化膜に向けて外方拡散
するため、溝の上側コーナー部でのボロン濃度が低下す
る。その結果、溝の上側コーナー部においてしきい電圧
の低い部分が生じる。
【０００６】そこで、溝の上側コーナー部において、不
純物拡散に起因するしきい電圧の低下が発生することを
抑制する技術が、特開２０００−１５０８７８号公報に
おいて提案されている。この提案された半導体装置の製
造方法では、まず、半導体基板上に素子分離のための溝
を形成する。そして、前記半導体基板の主面に対して斜
め方向から、チャネル領域を形成するための不純物と同
じ電導型の不純物をイオン注入する。
純物拡散に起因するしきい電圧の低下が発生することを
抑制する技術が、特開２０００−１５０８７８号公報に
おいて提案されている。この提案された半導体装置の製
造方法では、まず、半導体基板上に素子分離のための溝
を形成する。そして、前記半導体基板の主面に対して斜
め方向から、チャネル領域を形成するための不純物と同
じ電導型の不純物をイオン注入する。
【０００７】
【発明が解決しようとする課題】従来例にあっては、上
記のように、溝の上側コーナー部における不純物拡散に
起因するしきい電圧の低下を抑制するために、チャネル
領域と同じ電導型の不純物をイオン注入している。これ
を基板上に第１電導型のチャネル領域と第１電導型とは
異なる第２電導型のチャネル領域とを有するＣＭＯＳト
ランジスタに適用する場合を考えると、チャネルと同じ
電導型の不純物をイオン注入するためには、例えば、第
1電導型のチャネル領域に第1電導型の不純物をイオン注
入する場合を考えると、第2電導型のチャネル領域をマ
スクする必要が生じてくる。
記のように、溝の上側コーナー部における不純物拡散に
起因するしきい電圧の低下を抑制するために、チャネル
領域と同じ電導型の不純物をイオン注入している。これ
を基板上に第１電導型のチャネル領域と第１電導型とは
異なる第２電導型のチャネル領域とを有するＣＭＯＳト
ランジスタに適用する場合を考えると、チャネルと同じ
電導型の不純物をイオン注入するためには、例えば、第
1電導型のチャネル領域に第1電導型の不純物をイオン注
入する場合を考えると、第2電導型のチャネル領域をマ
スクする必要が生じてくる。
【０００８】しかし、素子が微細化されるにつれてイオ
ン注入時にマスクによるシャドーイングが発生しイオン
注入が不可能となるため、マスク工程を今後も使いつづ
けることは困難である。したがって、マスク工程を用い
ずに半導体基板全面に不純物をイオン注入することが必
要となる。ところが、例えば第１電導型の溝の上側コー
ナー部における不純物拡散によるしきい電圧の低下を抑
制するために、第１の電導型の不純物イオンを半導体基
板全面に注入したとすると、当然のことながら第２電導
型のチャネル領域にも第１電導型の不純物が注入される
ことになり、第２電導型の溝の上側コーナー部において
は不純物の働きが相殺されてしきい電圧が低下してしま
い、このしきい電圧が低下した部分を介してリーク電流
が流れやすくなるという問題が発生する。
ン注入時にマスクによるシャドーイングが発生しイオン
注入が不可能となるため、マスク工程を今後も使いつづ
けることは困難である。したがって、マスク工程を用い
ずに半導体基板全面に不純物をイオン注入することが必
要となる。ところが、例えば第１電導型の溝の上側コー
ナー部における不純物拡散によるしきい電圧の低下を抑
制するために、第１の電導型の不純物イオンを半導体基
板全面に注入したとすると、当然のことながら第２電導
型のチャネル領域にも第１電導型の不純物が注入される
ことになり、第２電導型の溝の上側コーナー部において
は不純物の働きが相殺されてしきい電圧が低下してしま
い、このしきい電圧が低下した部分を介してリーク電流
が流れやすくなるという問題が発生する。
【０００９】この発明の目的は、上記問題点を解決し、
第１電導型および第２電導型のそれぞれのチャネルにお
いて、溝の上側コーナー部のしきい電圧の変動を抑制す
ることで、この部分におけるリーク電流の増大を抑える
ことができる半導体装置の製造方法を提供することにあ
る。
第１電導型および第２電導型のそれぞれのチャネルにお
いて、溝の上側コーナー部のしきい電圧の変動を抑制す
ることで、この部分におけるリーク電流の増大を抑える
ことができる半導体装置の製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、第１電導型のチャネル領域と第１電導型と
は異なる第2電導型のチャネル領域を備えた半導体装置
の製造方法において、半導体基板に素子を分離するため
の溝を形成する第１の工程と、熱酸化によって前記溝の
上側コーナー部を丸める第２の工程と、前記溝の上側コ
ーナー部を含む半導体基板全面に第1の不純物を注入す
る第３の工程と、前記第1電導型と第２電導型のチャネ
ルとなる領域を形成するために第2の不純物を注入する
第４の工程と、前記半導体基板に熱処理を行う第５の工
程と、を含むことをその要旨とする。
製造方法は、第１電導型のチャネル領域と第１電導型と
は異なる第2電導型のチャネル領域を備えた半導体装置
の製造方法において、半導体基板に素子を分離するため
の溝を形成する第１の工程と、熱酸化によって前記溝の
上側コーナー部を丸める第２の工程と、前記溝の上側コ
ーナー部を含む半導体基板全面に第1の不純物を注入す
る第３の工程と、前記第1電導型と第２電導型のチャネ
ルとなる領域を形成するために第2の不純物を注入する
第４の工程と、前記半導体基板に熱処理を行う第５の工
程と、を含むことをその要旨とする。
【００１１】請求項２の半導体装置の製造方法は、請求
項１の発明において、前記第３の工程は、前記溝の形成
に用いたマスク材料を残したまま、前記溝の上側コーナ
ー部を含む半導体基板全面に不純物を注入することをそ
の要旨とする。請求項３の半導体装置の製造方法は、第
１電導型のチャネル領域と第１電導型とは異なる第2電
導型のチャネル領域を備えた半導体装置の製造方法にお
いて、半導体基板にシリコン酸化膜およびシリコン窒化
膜を堆積する第1の工程と、レジストマスクを用いて、
前記シリコン酸化膜およびシリコン窒化膜をパターニン
グする第2の工程と、前記レジストを除去する第3の工程
と、前記パターニングしたシリコン窒化膜をマスクとし
て半導体基板に溝を形成する第４の工程と、熱酸化処理
により前記溝の上部コーナー部を丸める第５の工程と、
前記シリコン窒化膜をマスクとして、前記溝の上側コー
ナー部を含む半導体基板全面に第1の不純物注入を行う
第６の工程と、前記第1電導型と第２電導型のチャネル
となる領域を形成するために第2の不純物を注入する第
７の工程と、前記半導体基板に熱処理を行う第８の工程
と、を含むことをその要旨とする。
項１の発明において、前記第３の工程は、前記溝の形成
に用いたマスク材料を残したまま、前記溝の上側コーナ
ー部を含む半導体基板全面に不純物を注入することをそ
の要旨とする。請求項３の半導体装置の製造方法は、第
１電導型のチャネル領域と第１電導型とは異なる第2電
導型のチャネル領域を備えた半導体装置の製造方法にお
いて、半導体基板にシリコン酸化膜およびシリコン窒化
膜を堆積する第1の工程と、レジストマスクを用いて、
前記シリコン酸化膜およびシリコン窒化膜をパターニン
グする第2の工程と、前記レジストを除去する第3の工程
と、前記パターニングしたシリコン窒化膜をマスクとし
て半導体基板に溝を形成する第４の工程と、熱酸化処理
により前記溝の上部コーナー部を丸める第５の工程と、
前記シリコン窒化膜をマスクとして、前記溝の上側コー
ナー部を含む半導体基板全面に第1の不純物注入を行う
第６の工程と、前記第1電導型と第２電導型のチャネル
となる領域を形成するために第2の不純物を注入する第
７の工程と、前記半導体基板に熱処理を行う第８の工程
と、を含むことをその要旨とする。
【００１２】請求項４の半導体装置の製造方法は、請求
項１〜３のいずれか１項の発明において、前記半導体基
板全面に注入する第1の不純物がボロンであることをそ
の要旨とする。請求項５の半導体装置の製造方法は、請
求項１〜４のいずれか１項の発明において、前記半導体
基板に行う熱処理の温度が７００℃〜１１００℃である
ことをその要旨とする。請求項６の半導体装置の製造方
法は、請求項１〜５のいずれか１項の発明において、前
記熱酸化の温度が１０００〜１２００℃で酸化膜厚が５
０〜６００ｎｍであることをその要旨とする。
項１〜３のいずれか１項の発明において、前記半導体基
板全面に注入する第1の不純物がボロンであることをそ
の要旨とする。請求項５の半導体装置の製造方法は、請
求項１〜４のいずれか１項の発明において、前記半導体
基板に行う熱処理の温度が７００℃〜１１００℃である
ことをその要旨とする。請求項６の半導体装置の製造方
法は、請求項１〜５のいずれか１項の発明において、前
記熱酸化の温度が１０００〜１２００℃で酸化膜厚が５
０〜６００ｎｍであることをその要旨とする。
【００１３】請求項７の半導体装置の製造方法は、請求
項１〜６のいずれか１項の発明において、前記チャネル
領域を形成するための第2の不純物として、前記第１電
導型のチャネルにおいてはボロンイオンを用い、前記第
２電導型のチャネルにおいては砒素または燐イオンを用
いることをその要旨とする。
項１〜６のいずれか１項の発明において、前記チャネル
領域を形成するための第2の不純物として、前記第１電
導型のチャネルにおいてはボロンイオンを用い、前記第
２電導型のチャネルにおいては砒素または燐イオンを用
いることをその要旨とする。
【００１４】
【発明の実施の形態】本発明の第一の実施形態を図１〜
図９に示す製造プロセス断面図に従って説明する。 工程１（図１参照）：ｐ型単結晶シリコン基板３０の主
表面上おいて、シリコン酸化膜３１、シリコン窒化膜３
２を順に形成する。次にレジストを塗布し、パターニン
グした後、このレジストをマスクとして、シリコン窒化
膜３２、シリコン酸化膜３１をパターニングし、レジス
トを除去した後、前記パターニングしたシリコン窒化膜
をマスクとしてシリコン基板３０に溝３３を形成する。
溝３３を介して、左側がｎＭＯＳＦＥＴを形成する領
域、右側がｐＭＯＳＦＥＴを形成する領域である。な
お、ｐ型単結晶シリコン基板３０が本発明における「半
導体基板」の一例である。
図９に示す製造プロセス断面図に従って説明する。 工程１（図１参照）：ｐ型単結晶シリコン基板３０の主
表面上おいて、シリコン酸化膜３１、シリコン窒化膜３
２を順に形成する。次にレジストを塗布し、パターニン
グした後、このレジストをマスクとして、シリコン窒化
膜３２、シリコン酸化膜３１をパターニングし、レジス
トを除去した後、前記パターニングしたシリコン窒化膜
をマスクとしてシリコン基板３０に溝３３を形成する。
溝３３を介して、左側がｎＭＯＳＦＥＴを形成する領
域、右側がｐＭＯＳＦＥＴを形成する領域である。な
お、ｐ型単結晶シリコン基板３０が本発明における「半
導体基板」の一例である。
【００１５】工程２（図２参照）：熱酸化処理を行うこ
とにより溝３３の内壁にシリコン酸化膜３５を５０ｎｍ
から６００ｎｍ堆積することで溝の上側コーナー部３４
を丸める（丸め酸化）。丸め酸化の熱処理温度は１００
０℃から１２００℃の範囲で行う。コーナー部の形状を
丸くするためにはできるだけ酸化種の拡散律速によって
酸化することが好ましいので、酸化種は拡散係数が低い
ものを選び、酸化温度は高いほうがよい。したがって、
昇温中の温度が低い段階ではできるだけ酸化が起こらな
いように酸素濃度を低く抑え、酸化種に拡散係数の小さ
いＯ2を用いるＤｒｙ酸化法を用いることが有効であ
る。
とにより溝３３の内壁にシリコン酸化膜３５を５０ｎｍ
から６００ｎｍ堆積することで溝の上側コーナー部３４
を丸める（丸め酸化）。丸め酸化の熱処理温度は１００
０℃から１２００℃の範囲で行う。コーナー部の形状を
丸くするためにはできるだけ酸化種の拡散律速によって
酸化することが好ましいので、酸化種は拡散係数が低い
ものを選び、酸化温度は高いほうがよい。したがって、
昇温中の温度が低い段階ではできるだけ酸化が起こらな
いように酸素濃度を低く抑え、酸化種に拡散係数の小さ
いＯ2を用いるＤｒｙ酸化法を用いることが有効であ
る。
【００１６】工程３（図３参照）：シリコン基板３０に
垂直な方向に対して２０°〜７０°の角度で、４〜８方
向から、シリコン基板３０全面にボロンをイオン注入す
る。溝の上側コーナー部３４にボロンが十分注入される
ような方向からイオン注入を行う。注入エネルギーとし
ては、半導体基板表面に注入した不純物の濃度のピーク
がくる程度の低いエネルギーで十分であり、１０〜３０
ｋｅＶで行う。注入量は５×１０11ｃｍ-2〜１×１０14
ｃｍ-2でよい。ここで注入量が５×１０12ｃｍ -2以上に
なると、接合リーク電流が急激に増大するため、これを
抑えるためには注入量を５×１０12ｃｍ-2以下にするこ
とが好ましい。
垂直な方向に対して２０°〜７０°の角度で、４〜８方
向から、シリコン基板３０全面にボロンをイオン注入す
る。溝の上側コーナー部３４にボロンが十分注入される
ような方向からイオン注入を行う。注入エネルギーとし
ては、半導体基板表面に注入した不純物の濃度のピーク
がくる程度の低いエネルギーで十分であり、１０〜３０
ｋｅＶで行う。注入量は５×１０11ｃｍ-2〜１×１０14
ｃｍ-2でよい。ここで注入量が５×１０12ｃｍ -2以上に
なると、接合リーク電流が急激に増大するため、これを
抑えるためには注入量を５×１０12ｃｍ-2以下にするこ
とが好ましい。
【００１７】工程４（図４参照）：ＣＶＤ法によりシリ
コン酸化膜３６を溝３３内に埋め込み、９００℃〜１２
００℃、１分〜３０分の熱処理を行い、シリコン酸化膜
の膜質の安定化を行う。 工程５（図５参照）：前記シリコン窒化膜３２をストッ
パーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈ）法により余分なシリコン酸化
膜３６を除去する。
コン酸化膜３６を溝３３内に埋め込み、９００℃〜１２
００℃、１分〜３０分の熱処理を行い、シリコン酸化膜
の膜質の安定化を行う。 工程５（図５参照）：前記シリコン窒化膜３２をストッ
パーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈ）法により余分なシリコン酸化
膜３６を除去する。
【００１８】工程６（図６参照）：ウエットエッチング
によりシリコン窒化膜３２、シリコン酸化膜３１を除去
する。ここで、ＣＶＤ法により形成されたシリコン酸化
膜３６は熱酸化により形成されたシリコン酸化膜３１よ
りもエッチレートが高いために図６に示すように溝の上
側コーナー部３４においてシリコン酸化膜３６が窪んだ
状態になる。
によりシリコン窒化膜３２、シリコン酸化膜３１を除去
する。ここで、ＣＶＤ法により形成されたシリコン酸化
膜３６は熱酸化により形成されたシリコン酸化膜３１よ
りもエッチレートが高いために図６に示すように溝の上
側コーナー部３４においてシリコン酸化膜３６が窪んだ
状態になる。
【００１９】工程７（図７参照）：イオン注入保護膜と
なるシリコン酸化膜３７を熱酸化により形成し、ｐＭＯ
ＳＦＥＴ領域にイオン注入マスク３８をしてｎＭＯＳＦ
ＥＴを形成する領域にボロンを注入し、ｐ型のチャネル
領域を３９を形成する。 工程８（図８参照）：ｎＭＯＳＦＥＴ領域にイオン注入
マスク４０をしてｐＭＯＳＦＥＴを形成する領域に砒素
を注入し、ｎ型のチャネル領域４１を形成する。
なるシリコン酸化膜３７を熱酸化により形成し、ｐＭＯ
ＳＦＥＴ領域にイオン注入マスク３８をしてｎＭＯＳＦ
ＥＴを形成する領域にボロンを注入し、ｐ型のチャネル
領域を３９を形成する。 工程８（図８参照）：ｎＭＯＳＦＥＴ領域にイオン注入
マスク４０をしてｐＭＯＳＦＥＴを形成する領域に砒素
を注入し、ｎ型のチャネル領域４１を形成する。
【００２０】工程９（図９参照）ウエットエッチングに
よりシリコン酸化膜３７を除去した後、ゲート酸化膜４
２を熱酸化により形成する。熱酸化温度は８００〜９０
０℃で行う。次に多結晶シリコン膜を堆積し、これをパ
ターニングしてゲート電極４３を形成する。その後、イ
オン注入により、ｎＭＯＳＦＥＴ領域には砒素を、ｐＭ
ＯＳＦＥＴ領域にはボロンを注入してソース・ドレイン
領域を形成し、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ）法によって７００〜１１００℃、
０．１〜３０秒の熱処理を行って不純物を活性化させ、
ソース・ドレインを形成する。
よりシリコン酸化膜３７を除去した後、ゲート酸化膜４
２を熱酸化により形成する。熱酸化温度は８００〜９０
０℃で行う。次に多結晶シリコン膜を堆積し、これをパ
ターニングしてゲート電極４３を形成する。その後、イ
オン注入により、ｎＭＯＳＦＥＴ領域には砒素を、ｐＭ
ＯＳＦＥＴ領域にはボロンを注入してソース・ドレイン
領域を形成し、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ）法によって７００〜１１００℃、
０．１〜３０秒の熱処理を行って不純物を活性化させ、
ソース・ドレインを形成する。
【００２１】ここで、ゲート酸化膜形成およびソース・
ドレインの活性化のときの熱処理によって、溝の上側コ
ーナー部３４のボロンが酸化膜に向かって外方拡散する
ために、溝の上側コーナー部３４においてボロン濃度が
低下する。本実施形態においては、工程２において溝の
上側コーナー部３４を丸めることで、ゲート電極４３か
ら溝の上側コーナー部３４に向かう電界分布が変化す
る。この様子を示したのが図１０である。図１０（ａ）
は丸め酸化を行わない場合であって、溝の上側コーナー
部３４が尖った形状をしているために、図１０（ａ）の
Ａにおいて電界集中が著しく発生し、しきい電圧が低下
してしまう。図１０（ｂ）は丸め酸化を行った場合であ
って、丸め酸化を行うと溝の上側コーナー部３４が丸ま
り、電界集中は減少する。一方、溝の上側コーナー部が
丸まることで図１０（ｂ）のＢに示すように空乏層が横
方向に広がっていき、チャネルが反転するために多くの
空乏電荷を必要とするようになるのでこの部分のしきい
電圧が高くなる。
ドレインの活性化のときの熱処理によって、溝の上側コ
ーナー部３４のボロンが酸化膜に向かって外方拡散する
ために、溝の上側コーナー部３４においてボロン濃度が
低下する。本実施形態においては、工程２において溝の
上側コーナー部３４を丸めることで、ゲート電極４３か
ら溝の上側コーナー部３４に向かう電界分布が変化す
る。この様子を示したのが図１０である。図１０（ａ）
は丸め酸化を行わない場合であって、溝の上側コーナー
部３４が尖った形状をしているために、図１０（ａ）の
Ａにおいて電界集中が著しく発生し、しきい電圧が低下
してしまう。図１０（ｂ）は丸め酸化を行った場合であ
って、丸め酸化を行うと溝の上側コーナー部３４が丸ま
り、電界集中は減少する。一方、溝の上側コーナー部が
丸まることで図１０（ｂ）のＢに示すように空乏層が横
方向に広がっていき、チャネルが反転するために多くの
空乏電荷を必要とするようになるのでこの部分のしきい
電圧が高くなる。
【００２２】次の工程３において溝の上側コーナー部３
４にボロンをイオン注入している。この注入によって、
ｎＭＯＳＦＥＴの溝の上側コーナー部においてはボロン
の濃度が増大して、つまりｐ型不純物濃度が増大し、そ
の結果、しきい電圧が上昇する。一方、ｐＭＯＳＦＥＴ
の溝の上側コーナー部においてはｐ型不純物であるボロ
ンがｐＭＯＳＦＥＴのチャネルを形成するｎ型不純物で
ある砒素の働きを相殺してしきい電圧が低下する。この
段階においては、ｎＭＯＳＦＥＴはしきい電圧が上昇し
た状態であり、ｐＭＯＳＦＥＴはしきい電圧が低下した
状態である。
４にボロンをイオン注入している。この注入によって、
ｎＭＯＳＦＥＴの溝の上側コーナー部においてはボロン
の濃度が増大して、つまりｐ型不純物濃度が増大し、そ
の結果、しきい電圧が上昇する。一方、ｐＭＯＳＦＥＴ
の溝の上側コーナー部においてはｐ型不純物であるボロ
ンがｐＭＯＳＦＥＴのチャネルを形成するｎ型不純物で
ある砒素の働きを相殺してしきい電圧が低下する。この
段階においては、ｎＭＯＳＦＥＴはしきい電圧が上昇し
た状態であり、ｐＭＯＳＦＥＴはしきい電圧が低下した
状態である。
【００２３】次に工程９において、ｎＭＯＳＦＥＴのチ
ャネルを形成するボロンが酸化膜に向かって外方拡散す
るために、ｎＭＯＳＦＥＴにおいてはしきい電圧が低下
して、工程２および３におけるしきい電圧の上昇と相殺
する。すなわち、ｎＭＯＳＦＥＴのしきい電圧の変動を
抑制することができる。一方、ｐＭＯＳＦＥＴにおいて
はｎ型不純物である砒素の働きを相殺していたボロンが
減少するので、しきい電圧が上昇し、工程３におけるし
きい電圧の低下を相殺する。すなわち、ｐＭＯＳＦＥＴ
のしきい電圧の変動を抑制することができる。
ャネルを形成するボロンが酸化膜に向かって外方拡散す
るために、ｎＭＯＳＦＥＴにおいてはしきい電圧が低下
して、工程２および３におけるしきい電圧の上昇と相殺
する。すなわち、ｎＭＯＳＦＥＴのしきい電圧の変動を
抑制することができる。一方、ｐＭＯＳＦＥＴにおいて
はｎ型不純物である砒素の働きを相殺していたボロンが
減少するので、しきい電圧が上昇し、工程３におけるし
きい電圧の低下を相殺する。すなわち、ｐＭＯＳＦＥＴ
のしきい電圧の変動を抑制することができる。
【００２４】ここで、本実施形態に示すようにしきい電
圧の変動を抑制するには、工程２の丸め酸化における溝
の上側コーナー部の丸まりおよび工程３の不純物の注入
量および工程９におけるボロンの不純物拡散の３者の関
係を調整する必要がある。すなわち、ｎＭＯＳＦＥＴに
おいては工程２におけるしきい電圧の上昇と工程３にお
けるしきい電圧の上昇および工程９におけるしきい電圧
の低下が相殺されるように、また、ｐＭＯＳＦＥＴにお
いては工程２におけるしきい電圧の上昇と工程３におけ
るしきい電圧の低下および工程９におけるしきい電圧の
上昇が相殺されるようにするのである。これにはまず、
工程２の丸め酸化における溝の上側コーナー部の丸まり
としきい電圧の変動量の関係を明らかにする。コーナー
部の丸まりを変えるには丸め酸化膜厚を変えることで容
易に行えるので、丸め酸化膜厚をパラメータにとってし
きい電圧の変動量を測定する。しきい電圧の変動量はゲ
ート幅が十分広いトランジスタとターゲットとなるゲー
ト幅が狭いトランジスタのしきい電圧の差（ΔＶｔ）を
測定すればよい。
圧の変動を抑制するには、工程２の丸め酸化における溝
の上側コーナー部の丸まりおよび工程３の不純物の注入
量および工程９におけるボロンの不純物拡散の３者の関
係を調整する必要がある。すなわち、ｎＭＯＳＦＥＴに
おいては工程２におけるしきい電圧の上昇と工程３にお
けるしきい電圧の上昇および工程９におけるしきい電圧
の低下が相殺されるように、また、ｐＭＯＳＦＥＴにお
いては工程２におけるしきい電圧の上昇と工程３におけ
るしきい電圧の低下および工程９におけるしきい電圧の
上昇が相殺されるようにするのである。これにはまず、
工程２の丸め酸化における溝の上側コーナー部の丸まり
としきい電圧の変動量の関係を明らかにする。コーナー
部の丸まりを変えるには丸め酸化膜厚を変えることで容
易に行えるので、丸め酸化膜厚をパラメータにとってし
きい電圧の変動量を測定する。しきい電圧の変動量はゲ
ート幅が十分広いトランジスタとターゲットとなるゲー
ト幅が狭いトランジスタのしきい電圧の差（ΔＶｔ）を
測定すればよい。
【００２５】図１１は横軸に丸め酸化膜厚をとって、縦
軸にΔＶｔをプロットしたものである。このように丸め
酸化膜厚を大きくする、すなわち丸め酸化における丸ま
りの半径を大きくすることでΔＶｔが上昇していく。こ
こでｎＭＯＳＦＥＴにおいてｐＭＯＳＦＥＴよりもΔＶ
ｔが低下しているのは、ｐＭＯＳＦＥＴにおいては不純
物拡散によるΔＶｔの低下がないが、ｎＭＯＳＦＥＴに
おいては工程９におけるボロンの不純物拡散によりΔＶ
ｔが低下するからである。次に工程３におけるボロンの
イオン注入によってｎＭＯＳＦＥＴのΔＶｔを増加さ
せ、ｐＭＯＳＦＥＴのΔＶｔを低下させることで、両者
のΔＶｔを同じにすると、図１２の太線のようになる。
この図においてｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのΔＶ
ｔがともに０になる条件を選べばよい。この条件で工程
２の丸め酸化、工程３の不純物注入および工程9の熱処
理を行うことで、溝の上側コーナー部におけるしきい電
圧の変動がない安定した特性のデバイスを作成すること
ができる。なお、ここではしきい電圧の変動（ΔＶｔ）
を０にしているが、ΔＶｔの目標値はデバイスに要求さ
れる性能値に応じて適宜設定されるべきものである。
軸にΔＶｔをプロットしたものである。このように丸め
酸化膜厚を大きくする、すなわち丸め酸化における丸ま
りの半径を大きくすることでΔＶｔが上昇していく。こ
こでｎＭＯＳＦＥＴにおいてｐＭＯＳＦＥＴよりもΔＶ
ｔが低下しているのは、ｐＭＯＳＦＥＴにおいては不純
物拡散によるΔＶｔの低下がないが、ｎＭＯＳＦＥＴに
おいては工程９におけるボロンの不純物拡散によりΔＶ
ｔが低下するからである。次に工程３におけるボロンの
イオン注入によってｎＭＯＳＦＥＴのΔＶｔを増加さ
せ、ｐＭＯＳＦＥＴのΔＶｔを低下させることで、両者
のΔＶｔを同じにすると、図１２の太線のようになる。
この図においてｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのΔＶ
ｔがともに０になる条件を選べばよい。この条件で工程
２の丸め酸化、工程３の不純物注入および工程9の熱処
理を行うことで、溝の上側コーナー部におけるしきい電
圧の変動がない安定した特性のデバイスを作成すること
ができる。なお、ここではしきい電圧の変動（ΔＶｔ）
を０にしているが、ΔＶｔの目標値はデバイスに要求さ
れる性能値に応じて適宜設定されるべきものである。
【００２６】以上の実施形態にあっては、以下の通りの
作用効果を呈する。 （１）丸め酸化およびボロンのイオン注入によってあら
かじめｎＭＯＳＦＥＴの溝の上側コーナー部３４におけ
るしきい電圧が上がるようにしているために、その後の
熱処理で不純物が拡散することによるこの部分のしきい
電圧の低下を相殺することができ、ｎＭＯＳＦＥＴの溝
の上側コーナー部３４におけるリーク電流の増大を抑制
することができる。 （２）丸め酸化によってあらかじめｐＭＯＳＦＥＴの溝
の上側コーナー部３４におけるしきい電圧が上がるよう
にしているために、半導体基板全面にボロンを注入する
ことによるこの部分のしきい電圧の低下を相殺すること
ができ、ｐＭＯＳＦＥＴの溝の上側コーナー部３４にお
けるリーク電流の増大を抑制することができる。 （３）半導体基板全面にボロンを注入することにより、
イオン注入マスクによりイオン注入領域を制限する必要
がなくなり、イオン注入時にマスクによるシャドーイン
グが起こることがなく、確実に溝の上側コーナー部に不
純物を導入し、溝の上側コーナー部におけるしきい電圧
の低下を抑制することができる。
作用効果を呈する。 （１）丸め酸化およびボロンのイオン注入によってあら
かじめｎＭＯＳＦＥＴの溝の上側コーナー部３４におけ
るしきい電圧が上がるようにしているために、その後の
熱処理で不純物が拡散することによるこの部分のしきい
電圧の低下を相殺することができ、ｎＭＯＳＦＥＴの溝
の上側コーナー部３４におけるリーク電流の増大を抑制
することができる。 （２）丸め酸化によってあらかじめｐＭＯＳＦＥＴの溝
の上側コーナー部３４におけるしきい電圧が上がるよう
にしているために、半導体基板全面にボロンを注入する
ことによるこの部分のしきい電圧の低下を相殺すること
ができ、ｐＭＯＳＦＥＴの溝の上側コーナー部３４にお
けるリーク電流の増大を抑制することができる。 （３）半導体基板全面にボロンを注入することにより、
イオン注入マスクによりイオン注入領域を制限する必要
がなくなり、イオン注入時にマスクによるシャドーイン
グが起こることがなく、確実に溝の上側コーナー部に不
純物を導入し、溝の上側コーナー部におけるしきい電圧
の低下を抑制することができる。
【００２７】なお、今回開示された実施形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は、上記した実施形態の説明で
はなく特許請求の範囲によって示され、さらに特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれる。例えば、以上に説明した実施形態は、以下の通
り変更しても良い。
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は、上記した実施形態の説明で
はなく特許請求の範囲によって示され、さらに特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれる。例えば、以上に説明した実施形態は、以下の通
り変更しても良い。
【００２８】単結晶シリコン基板（半導体基板）に代え
て、導電性基板やガラスなどの絶縁性基板を用いる、す
なわち、上記した実施形態では、単結晶シリコン基板上
に電界効果型トランジスタを形成する例を示している
が、本発明はこれに限らず、例えば薄膜トランジスタの
ように絶縁性基板の上に半導体層を形成し、この半導体
層にデバイスを形成するものに対しても十分に適用が可
能である。
て、導電性基板やガラスなどの絶縁性基板を用いる、す
なわち、上記した実施形態では、単結晶シリコン基板上
に電界効果型トランジスタを形成する例を示している
が、本発明はこれに限らず、例えば薄膜トランジスタの
ように絶縁性基板の上に半導体層を形成し、この半導体
層にデバイスを形成するものに対しても十分に適用が可
能である。
【００２９】なお、本発明の半導体基板は、通常の半導
体基板のみならず、このような半導体層を含む広い概念
である。
体基板のみならず、このような半導体層を含む広い概念
である。
【００３０】
【発明の効果】本発明にあっては、半導体基板に第１電
導型のチャネル領域と第１電導型とは異なる第２電導型
のチャネル領域が混在するものにおいて、溝の上側コー
ナー部におけるしきい電圧の変動を抑制することができ
る。
導型のチャネル領域と第１電導型とは異なる第２電導型
のチャネル領域が混在するものにおいて、溝の上側コー
ナー部におけるしきい電圧の変動を抑制することができ
る。
【図１】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図２】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図３】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図４】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図５】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図６】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図７】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図８】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図９】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図１０】丸め酸化によって溝の上側コーナー部におけ
る空乏層の横方向広がりが大きくなることを示す図であ
る。
る空乏層の横方向広がりが大きくなることを示す図であ
る。
【図１１】丸め酸化膜厚とゲート幅が十分広いトランジ
スタに対するゲート幅が狭いトランジスタのしきい電圧
の相関を示す図である。
スタに対するゲート幅が狭いトランジスタのしきい電圧
の相関を示す図である。
【図１２】丸め酸化膜厚とゲート幅が十分広いトランジ
スタに対するゲート幅が狭いトランジスタのしきい電圧
の相関を示す図である。
スタに対するゲート幅が狭いトランジスタのしきい電圧
の相関を示す図である。
３０ ｐ型単結晶シリコン基板 ３１ シリコン酸化膜 ３２ シリコン窒化膜 ３３ 溝 ３４ 溝の上側コーナー部 ３５ シリコン酸化膜 ３６ シリコン酸化膜 ３７ シリコン酸化膜 ３８ イオン注入マスク ３９ ｐ型のチャネル領域 ４０ イオン注入マスク ４１ ｎ型のチャネル領域 ４２ ゲート酸化膜 ４３ ゲート電極 ４４ 空乏層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 21/265 Ｖ 27/08 ３２１Ｄ Ｆターム(参考） 5F032 AA36 AA44 AA45 CA03 CA17 CA20 DA02 DA24 DA33 DA34 DA44 DA53 DA74 DA77 5F048 AA04 AC03 BB14 BB15 BD04 BE03 BG12 BG14
Claims (7)
- 【請求項１】 第１電導型のチャネル領域と第１電導型
とは異なる第2電導型のチャネル領域を備えた半導体装
置の製造方法において、半導体基板に素子を分離するた
めの溝を形成する第１の工程と、熱酸化によって前記溝
の上側コーナー部を丸める第２の工程と、前記溝の上側
コーナー部を含む半導体基板全面に第1の不純物を注入
する第３の工程と、前記第1電導型と第２電導型のチャ
ネルとなる領域を形成するために第2の不純物を注入す
る第４の工程と、前記半導体基板に熱処理を行う第５の
工程と、を含むことを特徴とした半導体装置の製造方
法。 - 【請求項２】 前記第３の工程は、前記溝の形成に用い
たマスク材料を残したまま、前記溝の上側コーナー部を
含む半導体基板全面に不純物を注入することを特徴とす
る、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 第１電導型のチャネル領域と第１電導型
とは異なる第2電導型のチャネル領域を備えた半導体装
置の製造方法において、半導体基板にシリコン酸化膜お
よびシリコン窒化膜を堆積する第1の工程と、レジスト
マスクを用いて、前記シリコン酸化膜およびシリコン窒
化膜をパターニングする第2の工程と、前記レジストを
除去する第3の工程と、前記パターニングしたシリコン
窒化膜をマスクとして半導体基板に溝を形成する第４の
工程と、熱酸化処理により前記溝の上部コーナー部を丸
める第５の工程と、前記シリコン窒化膜をマスクとし
て、前記溝の上側コーナー部を含む半導体基板全面に第
1の不純物注入を行う第６の工程と、前記第1電導型と第
２電導型のチャネルとなる領域を形成するために第2の
不純物を注入する第７の工程と、前記半導体基板に熱処
理を行う第８の工程と、を含むことを特徴とした半導体
装置の製造方法。 - 【請求項４】 前記半導体基板全面に注入する第1の不
純物がボロンであることを特徴とする、請求項１〜３の
いずれか１項に記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板に行う熱処理の温度が７
００℃〜１１００℃であることを特徴とする、請求項１
〜４のいずれか１項に記載の半導体装置の製造方法。 - 【請求項６】 前記熱酸化の温度が１０００〜１２００
℃で酸化膜厚が５０〜６００ｎｍであることを特徴とす
る、請求項１〜５のいずれか１項に記載の半導体装置の
製造方法。 - 【請求項７】 前記チャネル領域を形成するための第2
の不純物として、前記第１電導型のチャネルにおいては
ボロンイオンを用い、前記第２電導型のチャネルにおい
ては砒素または燐イオンを用いることを特徴とする、請
求項１〜６のいずれか１項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393235A JP4039854B2 (ja) | 2000-12-28 | 2001-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-402693 | 2000-12-28 | ||
| JP2000402693 | 2000-12-28 | ||
| JP2001393235A JP4039854B2 (ja) | 2000-12-28 | 2001-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261247A true JP2002261247A (ja) | 2002-09-13 |
| JP4039854B2 JP4039854B2 (ja) | 2008-01-30 |
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ID=26607192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001393235A Expired - Fee Related JP4039854B2 (ja) | 2000-12-28 | 2001-12-26 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP4039854B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026665A (ja) * | 2003-06-30 | 2005-01-27 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| KR100511679B1 (ko) * | 2003-06-27 | 2005-09-01 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US7244655B2 (en) | 2003-05-21 | 2007-07-17 | Renesas Technology Corp. | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film |
| KR100829372B1 (ko) * | 2002-12-28 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR101180500B1 (ko) * | 2004-01-06 | 2012-09-06 | 매그나칩 반도체 유한회사 | 트랜지스터 제조 방법 |
-
2001
- 2001-12-26 JP JP2001393235A patent/JP4039854B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829372B1 (ko) * | 2002-12-28 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7244655B2 (en) | 2003-05-21 | 2007-07-17 | Renesas Technology Corp. | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film |
| US7691713B2 (en) | 2003-05-21 | 2010-04-06 | Renesas Technology Corp. | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film |
| KR100511679B1 (ko) * | 2003-06-27 | 2005-09-01 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| JP2005026665A (ja) * | 2003-06-30 | 2005-01-27 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4615880B2 (ja) * | 2003-06-30 | 2011-01-19 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
| KR101180500B1 (ko) * | 2004-01-06 | 2012-09-06 | 매그나칩 반도체 유한회사 | 트랜지스터 제조 방법 |
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