JP3253574B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特にダイナミックＲＡＭのチップサイ
ズの微細化をはかる上で問題となる、基板バイアス効果
を低減したり、基板電流を減少させる技術に関する。
製造方法に関し、特にダイナミックＲＡＭのチップサイ
ズの微細化をはかる上で問題となる、基板バイアス効果
を低減したり、基板電流を減少させる技術に関する。
【０００２】
【従来の技術】このようなダイナミックＲＡＭのチップ
サイズの微細化をはかる従来の技術として、例えばメモ
リセル部のゲート長を小さくする方法がある。この場
合、メモリセル部のチャネル領域下方に短チャネル効果
抑制のためのイオン注入層（図９に示す第１のチャネル
イオン注入層５８を参照）を設けている。
サイズの微細化をはかる従来の技術として、例えばメモ
リセル部のゲート長を小さくする方法がある。この場
合、メモリセル部のチャネル領域下方に短チャネル効果
抑制のためのイオン注入層（図９に示す第１のチャネル
イオン注入層５８を参照）を設けている。
【０００３】以下、従来の半導体装置の製造方法につい
て図面に基づいて説明する。先ず、図７に示すように一
導電型、例えば、Ｐ型の半導体基板５１（メモリセル部
に形成されるメモリセルトランジスタ形成領域Ａ、周辺
回路部に形成される第１，第２のトランジスタ形成領域
Ｂ，Ｃが形成される。）上に後述する素子分離膜として
のＬＯＣＯＳ酸化膜５４形成領域上に開口を有するよう
にパッド酸化膜５２、シリコン窒化膜５３を積層した
後、図８に示すように該酸化膜５２、シリコン窒化膜５
３をマスクにしてＬＯＣＯＳ法により基板表層を熱酸化
してＬＯＣＯＳ酸化膜５４を形成する。
て図面に基づいて説明する。先ず、図７に示すように一
導電型、例えば、Ｐ型の半導体基板５１（メモリセル部
に形成されるメモリセルトランジスタ形成領域Ａ、周辺
回路部に形成される第１，第２のトランジスタ形成領域
Ｂ，Ｃが形成される。）上に後述する素子分離膜として
のＬＯＣＯＳ酸化膜５４形成領域上に開口を有するよう
にパッド酸化膜５２、シリコン窒化膜５３を積層した
後、図８に示すように該酸化膜５２、シリコン窒化膜５
３をマスクにしてＬＯＣＯＳ法により基板表層を熱酸化
してＬＯＣＯＳ酸化膜５４を形成する。
【０００４】次に、前記ＬＯＣＯＳ酸化膜５４をマスク
にして前記シリコン窒化膜５３及びパッド酸化膜５２を
エッチングして除去する。そして、図９に示すように前
記基板上を熱酸化して前記ＬＯＣＯＳ酸化膜５４以外の
チャネル形成領域上にスキャッタ酸化膜５５を形成した
後、前記周辺回路部に形成される第１，第２のトランジ
スタ形成領域Ｂ，Ｃの所定領域上に形成したホトレジス
ト膜５６をマスクにして一導電型、例えば、Ｐ型不純物
としてボロンイオン（11Ｂ+ ）をＬＯＣＯＳ酸化膜５４
下及びチャネル領域の下方深くに注入する。これによ
り、ＬＯＣＯＳ酸化膜５４下に注入されたイオンは、反
転防止用のチャネルストッパ層５７を形成し、チャネル
領域の下方深くに注入されたイオンは、短チャネル効果
抑制用の第１のチャネルイオン注入層５８を形成する。
にして前記シリコン窒化膜５３及びパッド酸化膜５２を
エッチングして除去する。そして、図９に示すように前
記基板上を熱酸化して前記ＬＯＣＯＳ酸化膜５４以外の
チャネル形成領域上にスキャッタ酸化膜５５を形成した
後、前記周辺回路部に形成される第１，第２のトランジ
スタ形成領域Ｂ，Ｃの所定領域上に形成したホトレジス
ト膜５６をマスクにして一導電型、例えば、Ｐ型不純物
としてボロンイオン（11Ｂ+ ）をＬＯＣＯＳ酸化膜５４
下及びチャネル領域の下方深くに注入する。これによ
り、ＬＯＣＯＳ酸化膜５４下に注入されたイオンは、反
転防止用のチャネルストッパ層５７を形成し、チャネル
領域の下方深くに注入されたイオンは、短チャネル効果
抑制用の第１のチャネルイオン注入層５８を形成する。
【０００５】続いて、図１０に示すようにボロンイオン
（11Ｂ+ ）をチャネル領域下に注入して、Ｎチャネル型
ＭＯＳトランジスタのしきい値電圧調整用の第２のチャ
ネルイオン注入層５９を形成する。更に、前記メモリセ
ルトランジスタ形成領域Ａのしきい値電圧を他の周辺回
路部に形成される第１，第２のトランジスタ形成領域
Ｂ，Ｃのしきい値電圧より高くするため、図１１に示す
ように第１，第２のトランジスタ形成領域Ｂ，Ｃ上にホ
トレジスト膜６０を形成した後、該レジスト膜６０をマ
スクにしてメモリセルトランジスタ形成領域Ａのチャネ
ル領域のみにボロンイオン（11Ｂ+ ）を注入して第３の
チャネルイオン注入層６１を形成する。
（11Ｂ+ ）をチャネル領域下に注入して、Ｎチャネル型
ＭＯＳトランジスタのしきい値電圧調整用の第２のチャ
ネルイオン注入層５９を形成する。更に、前記メモリセ
ルトランジスタ形成領域Ａのしきい値電圧を他の周辺回
路部に形成される第１，第２のトランジスタ形成領域
Ｂ，Ｃのしきい値電圧より高くするため、図１１に示す
ように第１，第２のトランジスタ形成領域Ｂ，Ｃ上にホ
トレジスト膜６０を形成した後、該レジスト膜６０をマ
スクにしてメモリセルトランジスタ形成領域Ａのチャネ
ル領域のみにボロンイオン（11Ｂ+ ）を注入して第３の
チャネルイオン注入層６１を形成する。
【０００６】次に、図１２に示すようにメモリセル部に
形成されるメモリセルトランジスタ形成領域Ａ、周辺回
路部に形成される第１，第２のトランジスタ形成領域
Ｂ，Ｃのチャネル領域上にＭＯＳトランジスタを形成す
るため、先ず、前記スキャッタ酸化膜を除去し、ゲート
酸化膜を形成した後、第１のゲート電極６２Ａ、第２の
ゲート電極６２Ｂ及び第３のゲート電極６２Ｃを形成
し、該ゲート電極６２Ａ，６２Ｂ，６２Ｃの端部に隣接
するように逆導電型、例えば、Ｎ型不純物としてリンイ
オン（31Ｐ+ ）を基板表層に注入して、第１のソース・
ドレイン拡散層６３，６４を形成する。続いて、前記第
１，第２，第３のゲート電極６２Ａ，６２Ｂ，６２Ｃを
被覆するように全面に酸化膜を形成した後に、異方性エ
ッチングして、図１２に示すように第１，第２，第３の
ゲート電極６２Ａ，６２Ｂ，６２Ｃの側壁部に前記ゲー
ト酸化膜と一体化するサイドウォールスペーサ膜６５を
形成する。そして、メモリセル形成領域Ａ上に図示しな
いホトレジスト膜を形成した後、該ホトレジスト膜をマ
スクにして周辺回路部に形成される第１，第２のトラン
ジスタ形成領域Ｂ，Ｃに逆導電型、例えば、Ｎ型不純物
としてヒ素イオン（75Ａｓ+ ）を基板表層に注入して、
第２のソース・ドレイン拡散層６６，６７を形成する。
これにより、周辺回路部に形成される第１，第２のトラ
ンジスタは、ＬＤＤ構造となっている。
形成されるメモリセルトランジスタ形成領域Ａ、周辺回
路部に形成される第１，第２のトランジスタ形成領域
Ｂ，Ｃのチャネル領域上にＭＯＳトランジスタを形成す
るため、先ず、前記スキャッタ酸化膜を除去し、ゲート
酸化膜を形成した後、第１のゲート電極６２Ａ、第２の
ゲート電極６２Ｂ及び第３のゲート電極６２Ｃを形成
し、該ゲート電極６２Ａ，６２Ｂ，６２Ｃの端部に隣接
するように逆導電型、例えば、Ｎ型不純物としてリンイ
オン（31Ｐ+ ）を基板表層に注入して、第１のソース・
ドレイン拡散層６３，６４を形成する。続いて、前記第
１，第２，第３のゲート電極６２Ａ，６２Ｂ，６２Ｃを
被覆するように全面に酸化膜を形成した後に、異方性エ
ッチングして、図１２に示すように第１，第２，第３の
ゲート電極６２Ａ，６２Ｂ，６２Ｃの側壁部に前記ゲー
ト酸化膜と一体化するサイドウォールスペーサ膜６５を
形成する。そして、メモリセル形成領域Ａ上に図示しな
いホトレジスト膜を形成した後、該ホトレジスト膜をマ
スクにして周辺回路部に形成される第１，第２のトラン
ジスタ形成領域Ｂ，Ｃに逆導電型、例えば、Ｎ型不純物
としてヒ素イオン（75Ａｓ+ ）を基板表層に注入して、
第２のソース・ドレイン拡散層６６，６７を形成する。
これにより、周辺回路部に形成される第１，第２のトラ
ンジスタは、ＬＤＤ構造となっている。
【０００７】以上説明したように、メモリセルトランジ
スタ形成領域Ａのしきい値電圧は、ボロンイオン（11Ｂ
+ ）が２回注入されることで、他の第１，第２のトラン
ジスタ形成領域Ｂ，Ｃのしきい値電圧より高く設定さ
れ、図１２に示すようにメモリセルトランジスタ形成領
域Ａに形成するゲート電極６２Ａのゲート長Ｌ１を周辺
回路部の第１のトランジスタ形成領域Ｂに形成するゲー
ト電極６２Ｂのゲート長Ｌ２及び第２のトランジスタ形
成領域Ｃに形成するゲート電極６２Ｃのゲート長Ｌ３よ
り短くすることができ、チップサイズを縮小させてい
た。
スタ形成領域Ａのしきい値電圧は、ボロンイオン（11Ｂ
+ ）が２回注入されることで、他の第１，第２のトラン
ジスタ形成領域Ｂ，Ｃのしきい値電圧より高く設定さ
れ、図１２に示すようにメモリセルトランジスタ形成領
域Ａに形成するゲート電極６２Ａのゲート長Ｌ１を周辺
回路部の第１のトランジスタ形成領域Ｂに形成するゲー
ト電極６２Ｂのゲート長Ｌ２及び第２のトランジスタ形
成領域Ｃに形成するゲート電極６２Ｃのゲート長Ｌ３よ
り短くすることができ、チップサイズを縮小させてい
た。
【０００８】また、周辺回路部の第２のトランジスタ形
成領域Ｃに形成するゲート電極６２Ｃのゲート長ＧＬ
を、第１のトランジスタ形成領域Ｂ上に形成するゲート
電極６２Ｂのゲート長ＧＬより長くすることで、異なる
使用電圧に適応する２種類のトランジスタを同じ製造工
程で形成していた。
成領域Ｃに形成するゲート電極６２Ｃのゲート長ＧＬ
を、第１のトランジスタ形成領域Ｂ上に形成するゲート
電極６２Ｂのゲート長ＧＬより長くすることで、異なる
使用電圧に適応する２種類のトランジスタを同じ製造工
程で形成していた。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た工程では、メモリセルトランジスタ形成領域Ａ、第
１，第２のトランジスタ形成領域Ｂ，Ｃとも短チャネル
効果抑制用の第１のチャネルイオン注入層５８を形成し
ているため、これにより基板濃度が高くなり、その結
果、基板バイアス効果が増大するという問題が生ずる。
た工程では、メモリセルトランジスタ形成領域Ａ、第
１，第２のトランジスタ形成領域Ｂ，Ｃとも短チャネル
効果抑制用の第１のチャネルイオン注入層５８を形成し
ているため、これにより基板濃度が高くなり、その結
果、基板バイアス効果が増大するという問題が生ずる。
【００１０】この基板バイアス効果とは、トランジスタ
が形成される半導体基板に電圧を印加することにより、
そのトランジスタのしきい値電圧が変化する効果を言
い、しきい値電圧は、基板バイアス電圧の平方根に比例
するため、基板バイアス電位の絶対値が大きくなると、
例えば出力トランジスタにおいてソース電極の電位が高
い場合、しきい値電圧が高くなるという問題があった。
即ち、Ｈｉｇｈレベル出力時は、出力トランジスタのソ
ース電極にＨｉｇｈレベルが供給されるため、出力トラ
ンジスタのソース・基板間の電位差は大きくなる。従っ
て、基板バイアス効果が大きいトランジスタでは、ドレ
イン電極に伝達される電位は、しきい値電圧分低下する
ため、基板バイアス効果が小さいほど、Ｈｉｇｈレベル
を安定して供給できることになる。尚、このような基板
バイアス効果の発生原因や問題点については、例えば、
特開平６−４５４３５号公報や特開平５−１９０７８１
号公報等に開示されている。
が形成される半導体基板に電圧を印加することにより、
そのトランジスタのしきい値電圧が変化する効果を言
い、しきい値電圧は、基板バイアス電圧の平方根に比例
するため、基板バイアス電位の絶対値が大きくなると、
例えば出力トランジスタにおいてソース電極の電位が高
い場合、しきい値電圧が高くなるという問題があった。
即ち、Ｈｉｇｈレベル出力時は、出力トランジスタのソ
ース電極にＨｉｇｈレベルが供給されるため、出力トラ
ンジスタのソース・基板間の電位差は大きくなる。従っ
て、基板バイアス効果が大きいトランジスタでは、ドレ
イン電極に伝達される電位は、しきい値電圧分低下する
ため、基板バイアス効果が小さいほど、Ｈｉｇｈレベル
を安定して供給できることになる。尚、このような基板
バイアス効果の発生原因や問題点については、例えば、
特開平６−４５４３５号公報や特開平５−１９０７８１
号公報等に開示されている。
【００１１】また、同様に基板電流が増大したり、ホッ
トキャリア耐性が劣化する等の問題が生ずる。そのた
め、ＬＳＩ内部を一様に上記構造のトランジスタにする
と、上記問題によりＬＳＩ特性のマージンの低下につな
がっていた。従って、本発明は製造工程の増大を招くこ
となしに、複数種の特性を有するトランジスタを形成し
てなる半導体装置とその製造方法を提供することを目的
とする。
トキャリア耐性が劣化する等の問題が生ずる。そのた
め、ＬＳＩ内部を一様に上記構造のトランジスタにする
と、上記問題によりＬＳＩ特性のマージンの低下につな
がっていた。従って、本発明は製造工程の増大を招くこ
となしに、複数種の特性を有するトランジスタを形成し
てなる半導体装置とその製造方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】そこで、請求項１に記載
した本発明の半導体装置は、メモリセル部に形成される
メモリセルトランジスタはＬＯＣＯＳ酸化膜４下に形成
するチャネルストッパ層７形成用の一導電型の不純物が
チャネル領域下方の深い位置に注入された第１のチャネ
ルイオン注入層８とチャネル領域下に異なる注入条件で
一導電型の不純物が注入された第２，第３のチャネルイ
オン注入層９，１１とを有し、周辺回路部に形成される
第１のトランジスタはＬＯＣＯＳ酸化膜４下に形成する
チャネルストッパ層７形成用の一導電型の不純物がチャ
ネル領域下方の深い位置に注入された第１のチャネルイ
オン注入層８とチャネル領域下に一導電型の不純物が注
入された第２のチャネルイオン注入層９とを有し、更に
第２のトランジスタはチャネルストッパ層７形成用の一
導電型の不純物がＬＯＣＯＳ酸化膜４下にのみ注入され
ると共にチャネル領域下に前記メモリセルトランジスタ
のチャネル領域下と同等な注入条件で一導電型の不純物
が注入された第２，第３のチャネルイオン注入層９，１
１を有することを特徴とするものである。
した本発明の半導体装置は、メモリセル部に形成される
メモリセルトランジスタはＬＯＣＯＳ酸化膜４下に形成
するチャネルストッパ層７形成用の一導電型の不純物が
チャネル領域下方の深い位置に注入された第１のチャネ
ルイオン注入層８とチャネル領域下に異なる注入条件で
一導電型の不純物が注入された第２，第３のチャネルイ
オン注入層９，１１とを有し、周辺回路部に形成される
第１のトランジスタはＬＯＣＯＳ酸化膜４下に形成する
チャネルストッパ層７形成用の一導電型の不純物がチャ
ネル領域下方の深い位置に注入された第１のチャネルイ
オン注入層８とチャネル領域下に一導電型の不純物が注
入された第２のチャネルイオン注入層９とを有し、更に
第２のトランジスタはチャネルストッパ層７形成用の一
導電型の不純物がＬＯＣＯＳ酸化膜４下にのみ注入され
ると共にチャネル領域下に前記メモリセルトランジスタ
のチャネル領域下と同等な注入条件で一導電型の不純物
が注入された第２，第３のチャネルイオン注入層９，１
１を有することを特徴とするものである。
【００１３】また、請求項２に記載した本発明の半導体
装置の製造方法は、メモリセル部に形成するメモリセル
トランジスタ，周辺回路部に形成する第１のトランジス
タ及び第２のトランジスタをそれぞれ素子分離するＬＯ
ＣＯＳ酸化膜４を形成し、前記第１のトランジスタの所
定領域上及び第２のトランジスタ形成領域上にホトレジ
スト膜６を形成した後に、該ホトレジスト膜６をマスク
にして一導電型の不純物をＬＯＣＯＳ酸化膜４を貫通す
る条件でイオン注入してメモリセルトランジスタ形成領
域，第１のトランジスタ形成領域及び第２のトランジス
タ形成領域のＬＯＣＯＳ酸化膜４下にチャネルストッパ
層７を形成すると共に、メモリセルトランジスタ形成領
域及び第１のトランジスタ形成領域のチャネル領域下方
の深い位置に第１のチャネルイオン注入層８を形成す
る。次に、前記ホトレジスト膜６を除去した後に、全面
に一導電型の不純物を注入して前記メモリセルトランジ
スタ，第１のトランジスタ及び第２のトランジスタの各
チャネル領域下に第２のチャネルイオン注入層９を形成
する。続いて、前記第１のトランジスタ形成領域上にホ
トレジスト膜１０を形成した後に、該ホトレジスト膜１
０をマスクにして一導電型の不純物を注入して前記メモ
リセルトランジスタ及び第２のトランジスタの各チャネ
ル領域下に第３のチャネルイオン注入層１１を形成する
工程とを有することを特徴とするものである。
装置の製造方法は、メモリセル部に形成するメモリセル
トランジスタ，周辺回路部に形成する第１のトランジス
タ及び第２のトランジスタをそれぞれ素子分離するＬＯ
ＣＯＳ酸化膜４を形成し、前記第１のトランジスタの所
定領域上及び第２のトランジスタ形成領域上にホトレジ
スト膜６を形成した後に、該ホトレジスト膜６をマスク
にして一導電型の不純物をＬＯＣＯＳ酸化膜４を貫通す
る条件でイオン注入してメモリセルトランジスタ形成領
域，第１のトランジスタ形成領域及び第２のトランジス
タ形成領域のＬＯＣＯＳ酸化膜４下にチャネルストッパ
層７を形成すると共に、メモリセルトランジスタ形成領
域及び第１のトランジスタ形成領域のチャネル領域下方
の深い位置に第１のチャネルイオン注入層８を形成す
る。次に、前記ホトレジスト膜６を除去した後に、全面
に一導電型の不純物を注入して前記メモリセルトランジ
スタ，第１のトランジスタ及び第２のトランジスタの各
チャネル領域下に第２のチャネルイオン注入層９を形成
する。続いて、前記第１のトランジスタ形成領域上にホ
トレジスト膜１０を形成した後に、該ホトレジスト膜１
０をマスクにして一導電型の不純物を注入して前記メモ
リセルトランジスタ及び第２のトランジスタの各チャネ
ル領域下に第３のチャネルイオン注入層１１を形成する
工程とを有することを特徴とするものである。
【００１４】
【発明の実施の形態】以下、本発明の一実施の形態の半
導体装置とその製造方法について図１乃至図６を基に説
明する。先ず、図１に示すように一導電型、例えばＰ型
の半導体基板１（メモリセル部に形成されるメモリセル
トランジスタ形成領域Ａ、周辺回路部に形成される第
１，第２のトランジスタ形成領域Ｂ，Ｃが形成され
る。）上に後述する素子分離膜としてのＬＯＣＯＳ酸化
膜４形成領域上に開口を有するようにパッド酸化膜２、
シリコン窒化膜３を積層した後、図２に示すように該酸
化膜２、シリコン窒化膜３をマスクにしてＬＯＣＯＳ法
により基板表層を熱酸化しておよそ４５００Åの膜厚の
ＬＯＣＯＳ酸化膜４を形成する。
導体装置とその製造方法について図１乃至図６を基に説
明する。先ず、図１に示すように一導電型、例えばＰ型
の半導体基板１（メモリセル部に形成されるメモリセル
トランジスタ形成領域Ａ、周辺回路部に形成される第
１，第２のトランジスタ形成領域Ｂ，Ｃが形成され
る。）上に後述する素子分離膜としてのＬＯＣＯＳ酸化
膜４形成領域上に開口を有するようにパッド酸化膜２、
シリコン窒化膜３を積層した後、図２に示すように該酸
化膜２、シリコン窒化膜３をマスクにしてＬＯＣＯＳ法
により基板表層を熱酸化しておよそ４５００Åの膜厚の
ＬＯＣＯＳ酸化膜４を形成する。
【００１５】次に、前記ＬＯＣＯＳ酸化膜４をマスクに
して前記シリコン窒化膜３及びパッド酸化膜２をエッチ
ングする。そして、図３に示すように前記基板上を熱酸
化して前記ＬＯＣＯＳ酸化膜４以外のチャネル形成領域
上におよそ４００Åの膜厚のスキャッタ酸化膜５を形成
する。そして、前記周辺回路部に形成される第１のトラ
ンジスタ形成領域Ｂの所定領域上及び第２のトランジス
タ形成領域Ｃの全面にホトレジスト膜６を形成した後、
該ホトレジスト６をマスクにして一導電型、例えば、Ｐ
型不純物としてボロンイオン（11Ｂ+ ）を前記ＬＯＣＯ
Ｓ酸化膜４を貫通する条件、およそ１４０ＫｅＶの加速
電圧、およそ５×１０12／ｃｍ2 の注入量でメモリセル
トランジスタ形成領域Ａ、第１のトランジスタ形成領域
Ｂ及び第２のトランジスタ形成領域Ｃ下のＬＯＣＯＳ酸
化膜４下に注入すると共に、メモリセルトランジスタ形
成領域Ａ及び第１のトランジスタ形成領域Ｂのチャネル
領域の下方深くに注入する。これにより、ＬＯＣＯＳ酸
化膜４下に注入されたイオンは、反転防止用のチャネル
ストッパ層７を形成し、チャネル領域の下方深くに注入
されたイオンは、短チャネル効果抑制用の第１のチャネ
ルイオン注入層８を形成する。
して前記シリコン窒化膜３及びパッド酸化膜２をエッチ
ングする。そして、図３に示すように前記基板上を熱酸
化して前記ＬＯＣＯＳ酸化膜４以外のチャネル形成領域
上におよそ４００Åの膜厚のスキャッタ酸化膜５を形成
する。そして、前記周辺回路部に形成される第１のトラ
ンジスタ形成領域Ｂの所定領域上及び第２のトランジス
タ形成領域Ｃの全面にホトレジスト膜６を形成した後、
該ホトレジスト６をマスクにして一導電型、例えば、Ｐ
型不純物としてボロンイオン（11Ｂ+ ）を前記ＬＯＣＯ
Ｓ酸化膜４を貫通する条件、およそ１４０ＫｅＶの加速
電圧、およそ５×１０12／ｃｍ2 の注入量でメモリセル
トランジスタ形成領域Ａ、第１のトランジスタ形成領域
Ｂ及び第２のトランジスタ形成領域Ｃ下のＬＯＣＯＳ酸
化膜４下に注入すると共に、メモリセルトランジスタ形
成領域Ａ及び第１のトランジスタ形成領域Ｂのチャネル
領域の下方深くに注入する。これにより、ＬＯＣＯＳ酸
化膜４下に注入されたイオンは、反転防止用のチャネル
ストッパ層７を形成し、チャネル領域の下方深くに注入
されたイオンは、短チャネル効果抑制用の第１のチャネ
ルイオン注入層８を形成する。
【００１６】続いて、図４に示すように前記ＬＯＣＯＳ
酸化膜４をマスクにしてボロンイオン（11Ｂ+ ）をおよ
そ５０ＫｅＶの加速電圧、およそ３×１０11／ｃｍ2 の
注入量でチャネル領域下に注入して、Ｎチャネル型ＭＯ
Ｓトランジスタのしきい値電圧調整用の第２のチャネル
イオン注入層９を形成する。更に、図５に示すように前
記周辺回路部に形成される第１のトランジスタ形成領域
Ｂ上にホトレジスト膜１０を形成した後、前記メモリセ
ル部に形成されるメモリセルトランジスタＡ及び周辺回
路部に形成される第２のトランジスタ形成領域Ｃのチャ
ネル領域下にボロンイオン（11Ｂ+ ）をおよそ５０Ｋｅ
Ｖの加速電圧で、およそ９×１０11／ｃｍ2 の注入量で
注入して第３のチャネルイオン注入層１１を形成する。
これにより、メモリセル部に形成されるメモリセルトラ
ンジスタ形成領域Ａ及び周辺回路部に形成される第２の
トランジスタ形成領域Ｃのそれぞれのしきい値電圧は、
ボロンイオン（11Ｂ+ ）が２回注入されることで、他の
周辺回路部に形成される第１のトランジスタ形成領域Ｂ
のしきい値電圧より高く設定される。また、周辺回路部
に形成される第２のトランジスタ形成領域Ｃでは、前述
したように第１のチャネルイオン注入層形成のためのイ
オン注入を行っていないため、従来問題となっていた基
板濃度が高くならず、基板バイアス効果が低減できる。
酸化膜４をマスクにしてボロンイオン（11Ｂ+ ）をおよ
そ５０ＫｅＶの加速電圧、およそ３×１０11／ｃｍ2 の
注入量でチャネル領域下に注入して、Ｎチャネル型ＭＯ
Ｓトランジスタのしきい値電圧調整用の第２のチャネル
イオン注入層９を形成する。更に、図５に示すように前
記周辺回路部に形成される第１のトランジスタ形成領域
Ｂ上にホトレジスト膜１０を形成した後、前記メモリセ
ル部に形成されるメモリセルトランジスタＡ及び周辺回
路部に形成される第２のトランジスタ形成領域Ｃのチャ
ネル領域下にボロンイオン（11Ｂ+ ）をおよそ５０Ｋｅ
Ｖの加速電圧で、およそ９×１０11／ｃｍ2 の注入量で
注入して第３のチャネルイオン注入層１１を形成する。
これにより、メモリセル部に形成されるメモリセルトラ
ンジスタ形成領域Ａ及び周辺回路部に形成される第２の
トランジスタ形成領域Ｃのそれぞれのしきい値電圧は、
ボロンイオン（11Ｂ+ ）が２回注入されることで、他の
周辺回路部に形成される第１のトランジスタ形成領域Ｂ
のしきい値電圧より高く設定される。また、周辺回路部
に形成される第２のトランジスタ形成領域Ｃでは、前述
したように第１のチャネルイオン注入層形成のためのイ
オン注入を行っていないため、従来問題となっていた基
板濃度が高くならず、基板バイアス効果が低減できる。
【００１７】従って、本発明ではメモリセルトランジス
タと周辺回路部に形成するトランジスタの製造工程の組
合せを変更することで製造工程の増大を招くことなし
に、図６に示すように周辺回路部に形成する第１のトラ
ンジスタ形成領域Ｂと第２のトランジスタ形成領域Ｃと
を作り分けることができる。そのため、第２のトランジ
スタのしきい値電圧を所望のしきい値電圧に設定するこ
とができ、特に第２のトランジスタ形成領域Ｃに出力ト
ランジスタを形成する場合に、該出力トランジスタを上
述した構造とすることで、Ｈｉｇｈレベルを安定して出
力することができる。
タと周辺回路部に形成するトランジスタの製造工程の組
合せを変更することで製造工程の増大を招くことなし
に、図６に示すように周辺回路部に形成する第１のトラ
ンジスタ形成領域Ｂと第２のトランジスタ形成領域Ｃと
を作り分けることができる。そのため、第２のトランジ
スタのしきい値電圧を所望のしきい値電圧に設定するこ
とができ、特に第２のトランジスタ形成領域Ｃに出力ト
ランジスタを形成する場合に、該出力トランジスタを上
述した構造とすることで、Ｈｉｇｈレベルを安定して出
力することができる。
【００１８】また、基板電流が増大するとか、ホットキ
ャリア耐性が劣化するといった問題を解消することもで
きる。次に、図６に示すようにメモリセル部に形成され
るメモリセルトランジスタ形成領域Ａ、周辺回路部に形
成される第１，第２のトランジスタ形成領域Ｂ，Ｃのチ
ャネル領域上にＭＯＳトランジスタを形成するため、先
ず、前記スキャッタ酸化膜を除去し、ゲート酸化膜を形
成した後、第１のゲート電極１２Ａ、第２のゲート電極
１２Ｂ及び第３のゲート電極１２Ｃを形成した後に、該
ゲート電極１２Ａ，１２Ｂ，１２Ｃの端部に隣接するよ
うに逆導電型、例えば、Ｎ型不純物としてリンイオン
（31Ｐ+ ）を基板表層に注入して、第１のソース・ドレ
イン拡散層１３，１４を形成する。続いて、前記第１，
第２，第３のゲート電極１２Ａ，１２Ｂ，１２Ｃを被覆
するように全面に酸化膜を形成した後に、異方性エッチ
ングして図６に示すように第１，第２，第３のゲート電
極１２Ａ，１２Ｂ，１２Ｃの側壁部に前記ゲート酸化膜
と一体化するサイドウォールスペーサ膜１５を形成す
る。そして、メモリセル形成領域Ａ上に図示しないホト
レジスト膜を形成した後、該ホトレジスト膜をマスクに
して周辺回路部に形成される第１，第２のトランジスタ
形成領域Ｂ，Ｃに逆導電型、例えば、Ｎ型不純物として
ヒ素イオン（75Ａｓ+ ）を基板表層に注入して、第２の
ソース・ドレイン拡散層１６，１７を形成する。これに
より、周辺回路部に形成される第１，第２のトランジス
タは、ＬＤＤ構造となっている。
ャリア耐性が劣化するといった問題を解消することもで
きる。次に、図６に示すようにメモリセル部に形成され
るメモリセルトランジスタ形成領域Ａ、周辺回路部に形
成される第１，第２のトランジスタ形成領域Ｂ，Ｃのチ
ャネル領域上にＭＯＳトランジスタを形成するため、先
ず、前記スキャッタ酸化膜を除去し、ゲート酸化膜を形
成した後、第１のゲート電極１２Ａ、第２のゲート電極
１２Ｂ及び第３のゲート電極１２Ｃを形成した後に、該
ゲート電極１２Ａ，１２Ｂ，１２Ｃの端部に隣接するよ
うに逆導電型、例えば、Ｎ型不純物としてリンイオン
（31Ｐ+ ）を基板表層に注入して、第１のソース・ドレ
イン拡散層１３，１４を形成する。続いて、前記第１，
第２，第３のゲート電極１２Ａ，１２Ｂ，１２Ｃを被覆
するように全面に酸化膜を形成した後に、異方性エッチ
ングして図６に示すように第１，第２，第３のゲート電
極１２Ａ，１２Ｂ，１２Ｃの側壁部に前記ゲート酸化膜
と一体化するサイドウォールスペーサ膜１５を形成す
る。そして、メモリセル形成領域Ａ上に図示しないホト
レジスト膜を形成した後、該ホトレジスト膜をマスクに
して周辺回路部に形成される第１，第２のトランジスタ
形成領域Ｂ，Ｃに逆導電型、例えば、Ｎ型不純物として
ヒ素イオン（75Ａｓ+ ）を基板表層に注入して、第２の
ソース・ドレイン拡散層１６，１７を形成する。これに
より、周辺回路部に形成される第１，第２のトランジス
タは、ＬＤＤ構造となっている。
【００１９】このとき、メモリセル部に形成されるメモ
リセルトランジスタ形成領域Ａ上に形成されるゲート電
極１２Ａは、従来と同様に、この部分のしきい値電圧が
周辺回路部に形成される第１のトランジスタ形成領域Ｂ
のしきい値電圧より高く設定されているので当該第１の
トランジスタ形成領域Ｂに形成されるゲート電極１２Ｂ
に比してゲート長を短く形成しても、リーク電流を防ぐ
ことができる。また、第２のトランジスタ形成領域Ｃに
形成される、例えば出力トランジスタは、他のメモリセ
ルトランジスタ形成領域Ａに形成されるメモリセルトラ
ンジスタ、第１のトランジスタ形成領域Ｂに形成される
トランジスタとは異なり、第１のチャネルイオン注入層
形成用のイオン注入が行われていないため、基板濃度が
高くならず、従って、基板バイアス効果が少なく、Ｈｉ
ｇｈレベルを安定出力することができる。また、出力ト
ランジスタの基板電流に起因した基板バイアス電圧レベ
ルの劣化を抑制できる。
リセルトランジスタ形成領域Ａ上に形成されるゲート電
極１２Ａは、従来と同様に、この部分のしきい値電圧が
周辺回路部に形成される第１のトランジスタ形成領域Ｂ
のしきい値電圧より高く設定されているので当該第１の
トランジスタ形成領域Ｂに形成されるゲート電極１２Ｂ
に比してゲート長を短く形成しても、リーク電流を防ぐ
ことができる。また、第２のトランジスタ形成領域Ｃに
形成される、例えば出力トランジスタは、他のメモリセ
ルトランジスタ形成領域Ａに形成されるメモリセルトラ
ンジスタ、第１のトランジスタ形成領域Ｂに形成される
トランジスタとは異なり、第１のチャネルイオン注入層
形成用のイオン注入が行われていないため、基板濃度が
高くならず、従って、基板バイアス効果が少なく、Ｈｉ
ｇｈレベルを安定出力することができる。また、出力ト
ランジスタの基板電流に起因した基板バイアス電圧レベ
ルの劣化を抑制できる。
【００２０】更に、第２のトランジスタは、前述した第
１のチャネルイオン注入層を形成しないままでは、しき
い値電圧が低下してしまうため、メモリセルトランジス
タ形成領域Ａのメモリセルトランジスタのしきい値電圧
調整用の第３のチャネルイオン注入層形成用のイオン注
入を行うことで、ほぼ所望のしきい値電圧を保障してい
る。このように、本来であれば、工程数の増大となると
ころを、工程を増大させることなしに２種類のトランジ
スタを形成することができる。
１のチャネルイオン注入層を形成しないままでは、しき
い値電圧が低下してしまうため、メモリセルトランジス
タ形成領域Ａのメモリセルトランジスタのしきい値電圧
調整用の第３のチャネルイオン注入層形成用のイオン注
入を行うことで、ほぼ所望のしきい値電圧を保障してい
る。このように、本来であれば、工程数の増大となると
ころを、工程を増大させることなしに２種類のトランジ
スタを形成することができる。
【００２１】そして、特に図示しないが、図６に示すメ
モリセルトランジスタ形成領域Ａに形成されるメモリセ
ルトランジスタの第１のドレイン拡散層１４上には蓄積
電極と該蓄積電極上に形成される誘電体膜と該誘電体膜
を介して蓄積電極に対向する対向電極とから成るキャパ
シタが形成されることにより、半導体装置が製造され
る。
モリセルトランジスタ形成領域Ａに形成されるメモリセ
ルトランジスタの第１のドレイン拡散層１４上には蓄積
電極と該蓄積電極上に形成される誘電体膜と該誘電体膜
を介して蓄積電極に対向する対向電極とから成るキャパ
シタが形成されることにより、半導体装置が製造され
る。
【００２２】また、本発明は説明を省略したが、ＣＭＯ
Ｓ半導体装置に対しても同様に適用されるものである。
Ｓ半導体装置に対しても同様に適用されるものである。
【００２３】
【発明の効果】以上、本発明の半導体装置とその製造方
法によれば、製造工程を増大させることなしに２種類の
トランジスタを形成することができるようになる。すな
わち、従来ではメモリセルトランジスタ形成領域Ａ、周
辺回路部に形成される第１，第２のトランジスタ形成領
域Ｂ，Ｃとも短チャネル効果抑制用の第１のチャネルイ
オン注入層を形成しているため、これにより基板濃度が
高くなり、その結果、基板バイアス効果が大きくなると
か、基板電流が増大したり、ホットキャリア耐性が劣化
する等の問題の発生を招いていたが、本発明ではメモリ
セルトランジスタ形成領域Ａの形成工程を利用して、周
辺回路部に形成される第１，第２のトランジスタ形成領
域Ｂ，Ｃの２種類のトランジスタを作り分けることがで
きる。更に言えば、第２のトランジスタ形成領域Ｃに出
力トランジスタを形成した場合には、Ｈｉｇｈレベルを
安定的に出力することができるようになる。
法によれば、製造工程を増大させることなしに２種類の
トランジスタを形成することができるようになる。すな
わち、従来ではメモリセルトランジスタ形成領域Ａ、周
辺回路部に形成される第１，第２のトランジスタ形成領
域Ｂ，Ｃとも短チャネル効果抑制用の第１のチャネルイ
オン注入層を形成しているため、これにより基板濃度が
高くなり、その結果、基板バイアス効果が大きくなると
か、基板電流が増大したり、ホットキャリア耐性が劣化
する等の問題の発生を招いていたが、本発明ではメモリ
セルトランジスタ形成領域Ａの形成工程を利用して、周
辺回路部に形成される第１，第２のトランジスタ形成領
域Ｂ，Ｃの２種類のトランジスタを作り分けることがで
きる。更に言えば、第２のトランジスタ形成領域Ｃに出
力トランジスタを形成した場合には、Ｈｉｇｈレベルを
安定的に出力することができるようになる。
【００２４】また、出力トランジスタの基板電流に起因
した基板バイアス電圧レベルの劣化を抑制できる。
した基板バイアス電圧レベルの劣化を抑制できる。
【図１】本発明の一実施の形態の半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の一実施の形態の半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の一実施の形態の半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の一実施の形態の半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の一実施の形態の半導体装置の製造方法
を示す第５の断面図である。
を示す第５の断面図である。
【図６】本発明の一実施の形態の半導体装置の製造方法
を示す第６の断面図である。
を示す第６の断面図である。
【図７】従来の半導体装置の製造方法を示す第１の断面
図である。
図である。
【図８】従来の半導体装置の製造方法を示す第２の断面
図である。
図である。
【図９】従来の半導体装置の製造方法を示す第３の断面
図である。
図である。
【図１０】従来の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図１１】従来の半導体装置の製造方法を示す第５の断
面図である。
面図である。
【図１２】従来の半導体装置の製造方法を示す第６の断
面図である。
面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/8234 H01L 27/08 331 H01L 27/088 H01L 27/108
Claims (2)
- 【請求項１】 一導電型の半導体基板上にメモリセル部
に形成されるメモリセルトランジスタと周辺回路部に形
成される第１，第２のトランジスタを有する半導体装置
において、 前記メモリセルトランジスタは素子分離膜下に形成する
チャネルストッパ層形成用の一導電型の不純物がチャネ
ル領域下方の深い位置に注入された第１のチャネルイオ
ン注入層とチャネル領域下に異なる注入条件で一導電型
の不純物が注入された第２，第３のチャネルイオン注入
層とを有し、 前記第１のトランジスタは素子分離膜下に形成するチャ
ネルストッパ層形成用の一導電型の不純物がチャネル領
域下方の深い位置に注入された第１のチャネルイオン注
入層とチャネル領域下に一導電型の不純物が注入された
第２のチャネルイオン注入層とを有し、 前記第２のトランジスタはチャネルストッパ層形成用の
一導電型の不純物がＬＯＣＯＳ酸化膜下にのみ注入され
ると共にチャネル領域下に前記メモリセルトランジスタ
のチャネル領域下と同等な注入条件で一導電型の不純物
が注入された第２，第３のチャネルイオン注入層を有す
ることを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板上にメモリセル部
に形成されるメモリセルトランジスタと周辺回路部に形
成される第１，第２のトランジスタとを有する半導体装
置の製造方法において、 前記メモリセルトランジスタ，第１のトランジスタ及び
第２のトランジスタをそれぞれ素子分離する素子分離膜
を形成する工程と、 前記第１のトランジスタ形成領域の所定領域上及び第２
のトランジスタ形成領域上にホトレジスト膜を形成した
後に該ホトレジスト膜をマスクにして一導電型の不純物
を素子分離膜を貫通する条件でイオン注入してメモリセ
ルトランジスタ形成領域，第１のトランジスタ形成領域
及び第２のトランジスタ形成領域の素子分離膜下にチャ
ネルストッパ層を形成すると共にメモリセルトランジス
タ形成領域及び第１のトランジスタ形成領域のチャネル
領域下方の深い位置に第１のチャネルイオン注入層を形
成する工程と、 前記ホトレジスト膜を除去した後に全面に一導電型の不
純物を注入して前記メモリセルトランジスタ，第１のト
ランジスタ及び第２のトランジスタの各チャネル領域下
に第２のチャネルイオン注入層を形成する工程と、 前記第１のトランジスタ形成領域上にホトレジスト膜を
形成した後に該ホトレジスト膜をマスクにして一導電型
の不純物を注入して前記メモリセルトランジスタ及び第
２のトランジスタの各チャネル領域下に第３のチャネル
イオン注入層を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30127797A JP3253574B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30127797A JP3253574B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135751A JPH11135751A (ja) | 1999-05-21 |
| JP3253574B2 true JP3253574B2 (ja) | 2002-02-04 |
Family
ID=17894893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30127797A Expired - Fee Related JP3253574B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253574B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106328704B (zh) * | 2015-06-26 | 2019-04-19 | 北大方正集团有限公司 | 一种功率器件及其制造方法 |
-
1997
- 1997-10-31 JP JP30127797A patent/JP3253574B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11135751A (ja) | 1999-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |