JP3101515B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JP3101515B2 JP3101515B2 JP07007703A JP770395A JP3101515B2 JP 3101515 B2 JP3101515 B2 JP 3101515B2 JP 07007703 A JP07007703 A JP 07007703A JP 770395 A JP770395 A JP 770395A JP 3101515 B2 JP3101515 B2 JP 3101515B2
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Description
【０００１】
【産業上の利用分野】本発明は、第１のＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタと、それらより厚いゲ
ート酸化膜を有する第２のＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタとを同一半導体基板上に具備するＣ
ＭＯＳ半導体装置の製造方法に関するものであり、特
に、上記４種類のＭＯＳトランジスタのしきい値電圧の
設定方法の改良に関する。ここで、ＰＭＯＳトランジス
タとは、Ｐチャネル型ＭＯＳトランジスタ、ＮＭＯＳト
ランジスタとは、Ｎチャネル型ＭＯＳトランジスタ、の
意である。
ジスタ及びＮＭＯＳトランジスタと、それらより厚いゲ
ート酸化膜を有する第２のＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタとを同一半導体基板上に具備するＣ
ＭＯＳ半導体装置の製造方法に関するものであり、特
に、上記４種類のＭＯＳトランジスタのしきい値電圧の
設定方法の改良に関する。ここで、ＰＭＯＳトランジス
タとは、Ｐチャネル型ＭＯＳトランジスタ、ＮＭＯＳト
ランジスタとは、Ｎチャネル型ＭＯＳトランジスタ、の
意である。
【０００２】
【従来の技術】ＬＳＩは、デバイスの微細化に伴い、従
来の５Ｖ系から３．３Ｖ系へ移行する傾向にある。しか
しながら、現行では５Ｖ系のＬＳＩとのインターフェー
スをとる都合上、入出力回路（Ｉ／Ｏ）については従来
通り５Ｖで動作させ、かつ内部回路については３．３Ｖ
で動作させるということが行われている。この場合、ゲ
ート酸化膜にかかる電圧も異なってくるので、酸化膜の
信頼性と高速性とを実現するために、３．３Ｖ系では薄
く、５．５Ｖでは比較的厚いゲート酸化膜を形成する必
要がある。
来の５Ｖ系から３．３Ｖ系へ移行する傾向にある。しか
しながら、現行では５Ｖ系のＬＳＩとのインターフェー
スをとる都合上、入出力回路（Ｉ／Ｏ）については従来
通り５Ｖで動作させ、かつ内部回路については３．３Ｖ
で動作させるということが行われている。この場合、ゲ
ート酸化膜にかかる電圧も異なってくるので、酸化膜の
信頼性と高速性とを実現するために、３．３Ｖ系では薄
く、５．５Ｖでは比較的厚いゲート酸化膜を形成する必
要がある。
【０００３】図１１は、このような２種類のゲート酸化
膜を有するＣＭＯＳ半導体装置の断面図である。図にお
いて明らかなように、この種のＣＭＯＳ半導体装置では
４種類のＭＯＳトランジスタがある。すなわち、ゲート
酸化膜厚が例えば１１０Åの第１のＰＭＯＳ，第１のＮ
ＭＯＳ、ゲート酸化膜厚が例えば１８０Åの第２のＰＭ
ＯＳ，第２のＮＭＯＳである。
膜を有するＣＭＯＳ半導体装置の断面図である。図にお
いて明らかなように、この種のＣＭＯＳ半導体装置では
４種類のＭＯＳトランジスタがある。すなわち、ゲート
酸化膜厚が例えば１１０Åの第１のＰＭＯＳ，第１のＮ
ＭＯＳ、ゲート酸化膜厚が例えば１８０Åの第２のＰＭ
ＯＳ，第２のＮＭＯＳである。
【０００４】これらのＭＯＳトランジスタは、チャネル
の導電型とゲート酸化膜が異なるために、しきい値電圧
をイオン注入法により所望の値に設定するには、それぞ
れイオン種、注入量を個別に選択することが必要であ
る。
の導電型とゲート酸化膜が異なるために、しきい値電圧
をイオン注入法により所望の値に設定するには、それぞ
れイオン種、注入量を個別に選択することが必要であ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＣＭＯＳ半導体装置の製造方法では、４種類のＭＯＳト
ランジスタのしきい値電圧を設定するにあたり、各トラ
ンジスタ領域に選択的にイオン注入を行うために、４回
のマスク合わせ工程を行っていた。このため、製造コス
トが高く、ＴＡＴも長いという欠点があった。
ＣＭＯＳ半導体装置の製造方法では、４種類のＭＯＳト
ランジスタのしきい値電圧を設定するにあたり、各トラ
ンジスタ領域に選択的にイオン注入を行うために、４回
のマスク合わせ工程を行っていた。このため、製造コス
トが高く、ＴＡＴも長いという欠点があった。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係るＣＭＯＳ半導体装置の製造方法は、第
１のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
と、それらより厚いゲート酸化膜を有する第２のＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタとを同一半導
体基板上に具備するＣＭＯＳ半導体装置の製造方法にお
いて、各トランジスタを分離するフィールド酸化膜を形
成する工程と、第１及び第２のＰＭＯＳトランジスタの
形成領域を第１のレジスト膜で被覆する工程と、第１の
レジスト膜をマスクとしてＰ型不純物を第１及び第２の
ＮＭＯＳトランジスタの形成領域とフィールド酸化膜下
にイオン注入する工程と、第１のレジスト膜及びフィー
ルド酸化膜をマスクとしてＮ型不純物を第１及び第２の
ＮＭＯＳトランジスタの形成領域にイオン注入する工程
と、第１のレジスト膜を除去する工程と、半導体基板の
全面にＰ型不純物をイオン注入する工程と、第１のゲー
ト酸化工程と、第２のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタの形成領域を第２のレジスト膜で被覆す
る工程と、第２のレジスト膜をマスクとして、第１のＰ
ＭＯＳトランジスタ及びＮＭＯＳトランジスタの形成領
域にＰ型不純物をイオン注入する工程と、第２のレジス
ト膜をマスクとして、第１のゲート酸化工程で形成した
ゲート酸化膜をエッチングする工程と、第２のレジスト
膜を除去する工程と、第２のゲート酸化工程とを有す
る。
に、本発明に係るＣＭＯＳ半導体装置の製造方法は、第
１のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
と、それらより厚いゲート酸化膜を有する第２のＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタとを同一半導
体基板上に具備するＣＭＯＳ半導体装置の製造方法にお
いて、各トランジスタを分離するフィールド酸化膜を形
成する工程と、第１及び第２のＰＭＯＳトランジスタの
形成領域を第１のレジスト膜で被覆する工程と、第１の
レジスト膜をマスクとしてＰ型不純物を第１及び第２の
ＮＭＯＳトランジスタの形成領域とフィールド酸化膜下
にイオン注入する工程と、第１のレジスト膜及びフィー
ルド酸化膜をマスクとしてＮ型不純物を第１及び第２の
ＮＭＯＳトランジスタの形成領域にイオン注入する工程
と、第１のレジスト膜を除去する工程と、半導体基板の
全面にＰ型不純物をイオン注入する工程と、第１のゲー
ト酸化工程と、第２のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタの形成領域を第２のレジスト膜で被覆す
る工程と、第２のレジスト膜をマスクとして、第１のＰ
ＭＯＳトランジスタ及びＮＭＯＳトランジスタの形成領
域にＰ型不純物をイオン注入する工程と、第２のレジス
ト膜をマスクとして、第１のゲート酸化工程で形成した
ゲート酸化膜をエッチングする工程と、第２のレジスト
膜を除去する工程と、第２のゲート酸化工程とを有す
る。
【０００７】
【作 用】上記のＣＭＯＳ半導体装置の製造方法によれ
ば、４種類のＭＯＳトランジスタのしきい値電圧を適切
な値に設定するために必要なマスク合わせ工程を極力少
なくすることができる。
ば、４種類のＭＯＳトランジスタのしきい値電圧を適切
な値に設定するために必要なマスク合わせ工程を極力少
なくすることができる。
【０００８】
【実施例】以下で、本発明の一実施例に係るＣＭＯＳ半
導体装置の製造方法を図面を参照しながら説明する。 １．ウェル領域及びフィールド酸化膜の形成工程 図１において、Ｐ型シリコン基板（１）上のＰＭＯＳト
ランジスタ形成領域にＮウェル領域（２）を、ＮＭＯＳ
トランジスタ形成領域にＰウェル領域（３）を形成す
る。本工程で、Ｎウェル領域（２）は、リンイオン（31
P+)及びヒ素イオン（75As+)をそれぞれ加速電圧１６０
ＫｅＶ，注入量６Ｅ１２／cm2（６Ｅ１２とは、６掛け
る１０の１２乗を意味する。以下において、同様であ
る。）の条件でイオン注入し、Ｐウェル領域（２）は、
ボロンイオン（11B+)を加速電圧８０ＫｅＶ，注入量４
Ｅ１２／cm2の条件でイオン注入し、その後、１１５０
℃で４時間の熱拡散を行うことにより形成している。次
いで、選択酸化法により、上記各トランジスタを分離す
るために、５０００Å程度のフィールド酸化膜（４）を
形成し、そのフィールド酸化膜（４）を除くトランジス
タ形成領域に４００Å程度のダミー酸化膜（５）を形成
する。
導体装置の製造方法を図面を参照しながら説明する。 １．ウェル領域及びフィールド酸化膜の形成工程 図１において、Ｐ型シリコン基板（１）上のＰＭＯＳト
ランジスタ形成領域にＮウェル領域（２）を、ＮＭＯＳ
トランジスタ形成領域にＰウェル領域（３）を形成す
る。本工程で、Ｎウェル領域（２）は、リンイオン（31
P+)及びヒ素イオン（75As+)をそれぞれ加速電圧１６０
ＫｅＶ，注入量６Ｅ１２／cm2（６Ｅ１２とは、６掛け
る１０の１２乗を意味する。以下において、同様であ
る。）の条件でイオン注入し、Ｐウェル領域（２）は、
ボロンイオン（11B+)を加速電圧８０ＫｅＶ，注入量４
Ｅ１２／cm2の条件でイオン注入し、その後、１１５０
℃で４時間の熱拡散を行うことにより形成している。次
いで、選択酸化法により、上記各トランジスタを分離す
るために、５０００Å程度のフィールド酸化膜（４）を
形成し、そのフィールド酸化膜（４）を除くトランジス
タ形成領域に４００Å程度のダミー酸化膜（５）を形成
する。
【０００９】２．ＦＰイオン注入工程 図２において、第１及び第２のＰＭＯＳトランジスタの
形成領域を第１のレジスト膜（６）で被覆し、第１のレ
ジスト膜（６）をマスクとしてＰ型不純物であるボロン
イオン（11B+)を例えば加速電圧１６０ＫｅＶ，注入量
５Ｅ１２／cm2の条件で、第１及び第２のＮＭＯＳトラ
ンジスタの形成領域とフィールド酸化膜下（４）にイオ
ン注入する。このイオン注入をＦＰイオン注入と称す。
この第１及び第２のＮＭＯＳトランジスタの形成領域の
注入領域はいわゆる深いチャネルドープ層（７）として
短チャネル効果を抑制し、フィールド酸化膜下（４）の
注入層は、チャネルストッパ層（８）として、フィール
ドの反転を防止する。
形成領域を第１のレジスト膜（６）で被覆し、第１のレ
ジスト膜（６）をマスクとしてＰ型不純物であるボロン
イオン（11B+)を例えば加速電圧１６０ＫｅＶ，注入量
５Ｅ１２／cm2の条件で、第１及び第２のＮＭＯＳトラ
ンジスタの形成領域とフィールド酸化膜下（４）にイオ
ン注入する。このイオン注入をＦＰイオン注入と称す。
この第１及び第２のＮＭＯＳトランジスタの形成領域の
注入領域はいわゆる深いチャネルドープ層（７）として
短チャネル効果を抑制し、フィールド酸化膜下（４）の
注入層は、チャネルストッパ層（８）として、フィール
ドの反転を防止する。
【００１０】３．ＮＥイオン注入工程 図３において、第１のレジスト膜（６）及びフィールド
酸化膜（４）をマスクとしてＮ型不純物であるヒ素イオ
ン（75As+)を例えば加速電圧１６０ＫｅＶ，注入量１．
０Ｅ１２から１．５Ｅ１２／cm2の条件で、第１及び第
２のＮＭＯＳトランジスタの形成領域にイオン注入す
る。このイオン注入をＮＥイオン注入と称す。
酸化膜（４）をマスクとしてＮ型不純物であるヒ素イオ
ン（75As+)を例えば加速電圧１６０ＫｅＶ，注入量１．
０Ｅ１２から１．５Ｅ１２／cm2の条件で、第１及び第
２のＮＭＯＳトランジスタの形成領域にイオン注入す
る。このイオン注入をＮＥイオン注入と称す。
【００１１】４．Ｇイオン注入工程 図４において、第１のレジスト膜（６）を除去し、シリ
コン基板（１）の全面にＰ型不純物であるボロンイオン
（11B+)を例えば加速電圧３０ＫｅＶ，注入量３．０Ｅ
１２から４．０Ｅ１２／cm2の条件で全面イオン注入す
る。このイオン注入をＧイオン注入と称す。
コン基板（１）の全面にＰ型不純物であるボロンイオン
（11B+)を例えば加速電圧３０ＫｅＶ，注入量３．０Ｅ
１２から４．０Ｅ１２／cm2の条件で全面イオン注入す
る。このイオン注入をＧイオン注入と称す。
【００１２】５．第１ゲート酸化工程 図５において、ダミー酸化膜（５）を除去し、１１０Å
程度のゲート酸化膜（９）を形成する。 ６．ＧＳイオン注入工程 図６において、第２のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタの形成領域を第２のレジスト膜（１０）
で被覆し、第２のレジスト膜（１０）をマスクとして、
第１のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
の形成領域にＰ型不純物であるボロンイオン（11B+)を
例えば加速電圧３０ＫｅＶ，注入量１．０Ｅ１２から
１．５Ｅ１２／cm2の条件で全面イオン注入する。この
イオン注入をＧＳイオン注入と称す。
程度のゲート酸化膜（９）を形成する。 ６．ＧＳイオン注入工程 図６において、第２のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタの形成領域を第２のレジスト膜（１０）
で被覆し、第２のレジスト膜（１０）をマスクとして、
第１のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
の形成領域にＰ型不純物であるボロンイオン（11B+)を
例えば加速電圧３０ＫｅＶ，注入量１．０Ｅ１２から
１．５Ｅ１２／cm2の条件で全面イオン注入する。この
イオン注入をＧＳイオン注入と称す。
【００１３】７．ＧＳホトエッチ工程 図７において、第２のレジスト膜（１０）をマスクとし
て、第１のゲート酸化工程で形成したゲート酸化膜
（９）をエッチング除去する。 ８．第２ゲート酸化工程 図８において、第２のレジスト膜（１０）を除去し、第
２のゲート酸化工程を行う。これにより、第１のＰＭＯ
Ｓ及びＮＭＯＳ形成領域に再び１１０Å程度の薄いゲー
ト酸化膜（１１）を形成するとともに、第２のＰＭＯＳ
及びＮＭＯＳ形成領域に追酸化による厚いゲート酸化膜
（１２）を形成する。
て、第１のゲート酸化工程で形成したゲート酸化膜
（９）をエッチング除去する。 ８．第２ゲート酸化工程 図８において、第２のレジスト膜（１０）を除去し、第
２のゲート酸化工程を行う。これにより、第１のＰＭＯ
Ｓ及びＮＭＯＳ形成領域に再び１１０Å程度の薄いゲー
ト酸化膜（１１）を形成するとともに、第２のＰＭＯＳ
及びＮＭＯＳ形成領域に追酸化による厚いゲート酸化膜
（１２）を形成する。
【００１４】９．ゲート電極及びソースドレイン形成工
程 図９において、ゲート酸化膜（１１，１２）上にゲート
電極（１３）を形成し、第１、第２のＮＭＯＳのＮ+型
ソース層（１４）及びドレイン層（１５）を形成し、さ
らに第１、第２のＰＭＯＳのＰ+型ソース層（１６）及
びドレイン層（１７）を形成する。
程 図９において、ゲート酸化膜（１１，１２）上にゲート
電極（１３）を形成し、第１、第２のＮＭＯＳのＮ+型
ソース層（１４）及びドレイン層（１５）を形成し、さ
らに第１、第２のＰＭＯＳのＰ+型ソース層（１６）及
びドレイン層（１７）を形成する。
【００１５】上記のＣＭＯＳ半導体装置の製造方法によ
れば、４種類のＭＯＳトランジスタのしきい値電圧を適
切な値に設定するために必要なマスク合わせ工程を極力
少なくすることができる。特に、本実施例によれば、マ
スク合わせ工程の兼用化により、しきい値電圧を設定す
るための専用工程は全く必要としない。以下、図１０及
び図１１を参照しながら、しきい値電圧の設定方法を説
明する。
れば、４種類のＭＯＳトランジスタのしきい値電圧を適
切な値に設定するために必要なマスク合わせ工程を極力
少なくすることができる。特に、本実施例によれば、マ
スク合わせ工程の兼用化により、しきい値電圧を設定す
るための専用工程は全く必要としない。以下、図１０及
び図１１を参照しながら、しきい値電圧の設定方法を説
明する。
【００１６】まず、５Ｖ系に使用するトランジスタにつ
いて考える。第２のＰＭＯＳについては、図１１に示す
ように、Ｇイオン注入（全面注入）のみで、−１．０Ｖ
に設定される。そして、第２のＮＭＯＳについては、こ
のＧ，ＦＰ，ＮＥの各イオン注入がなされるが、主とし
てＮＥイオン注入により制御される。この結果、１．０
Ｖに設定することができる。このとき、ＮＥイオン注入
は、チャネルスットパ形成用のＦＰイオン注入のマスク
をそのまま使用できるので、マスク工程の増加を伴わな
い。
いて考える。第２のＰＭＯＳについては、図１１に示す
ように、Ｇイオン注入（全面注入）のみで、−１．０Ｖ
に設定される。そして、第２のＮＭＯＳについては、こ
のＧ，ＦＰ，ＮＥの各イオン注入がなされるが、主とし
てＮＥイオン注入により制御される。この結果、１．０
Ｖに設定することができる。このとき、ＮＥイオン注入
は、チャネルスットパ形成用のＦＰイオン注入のマスク
をそのまま使用できるので、マスク工程の増加を伴わな
い。
【００１７】次に、３．３Ｖ系のトランジスタについて
考える。第１のＰＭＯＳについては、上記のＧイオン注
入がなされているが、これでは、しきい値電圧が高すぎ
るので、ＧＳイオン注入で追加注入し、−０．８Ｖとい
う適切な値に設定している。このとき、ＧＳイオン注入
のマスク合わせは、ゲート酸化膜エッチのマスク合わせ
と兼用しているので、工程の増加はない。また、第１の
ＮＭＯＳについても、同様にＧＳイオン注入がなされる
結果、しきい値電圧は上昇し、０．７Ｖという適切な値
に設定された。
考える。第１のＰＭＯＳについては、上記のＧイオン注
入がなされているが、これでは、しきい値電圧が高すぎ
るので、ＧＳイオン注入で追加注入し、−０．８Ｖとい
う適切な値に設定している。このとき、ＧＳイオン注入
のマスク合わせは、ゲート酸化膜エッチのマスク合わせ
と兼用しているので、工程の増加はない。また、第１の
ＮＭＯＳについても、同様にＧＳイオン注入がなされる
結果、しきい値電圧は上昇し、０．７Ｖという適切な値
に設定された。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
ゲート酸化膜厚が異なるＭＯＳトランジスタを有するＣ
ＭＯＳ半導体装置の製造方法において、特別なマスク合
わせ工程を使用することなく、４種類のＭＯＳトランジ
スタのしきい値電圧を適当な値に設定することでき、従
来に比べて、製造コストの削減及びＴＡＴ短縮に大幅に
寄与することができるものである。
ゲート酸化膜厚が異なるＭＯＳトランジスタを有するＣ
ＭＯＳ半導体装置の製造方法において、特別なマスク合
わせ工程を使用することなく、４種類のＭＯＳトランジ
スタのしきい値電圧を適当な値に設定することでき、従
来に比べて、製造コストの削減及びＴＡＴ短縮に大幅に
寄与することができるものである。
【図１】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第１の断面図である。
製造方法を説明する第１の断面図である。
【図２】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第２の断面図である。
製造方法を説明する第２の断面図である。
【図３】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第３の断面図である。
製造方法を説明する第３の断面図である。
【図４】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第４の断面図である。
製造方法を説明する第４の断面図である。
【図５】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第５の断面図である。
製造方法を説明する第５の断面図である。
【図６】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第６の断面図である。
製造方法を説明する第６の断面図である。
【図７】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第７の断面図である。
製造方法を説明する第７の断面図である。
【図８】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第８の断面図である。
製造方法を説明する第８の断面図である。
【図９】本発明の一実施例に係るＣＭＯＳ半導体装置の
製造方法を説明する第９の断面図である。
製造方法を説明する第９の断面図である。
【図１０】ＭＯＳトランジスタのしきい値とイオン注入
量との関係を示す図である。
量との関係を示す図である。
【図１１】ＭＯＳトランジスタのしきい値とイオン注入
量との関係を示す図である。
量との関係を示す図である。
【図１２】従来例に係るＣＭＯＳ半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−342882（ＪＰ，Ａ) 特開 昭62−78870（ＪＰ，Ａ) 特開 昭58−100450（ＪＰ，Ａ) 特開 平２−58261（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234
Claims (1)
- 【請求項１】 第１のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタと、それらより厚いゲート酸化膜を有す
る第２のＰＭＯＳトランジスタ及びＮＭＯＳトランジス
タとを同一半導体基板上に具備するＣＭＯＳ半導体装置
の製造方法において、 各トランジスタを分離するフィールド酸化膜を形成する
工程と、 第１及び第２のＰＭＯＳトランジスタの形成領域を第１
のレジスト膜で被覆する工程と、 第１のレジスト膜をマスクとしてＰ型不純物を第１及び
第２のＮＭＯＳトランジスタの形成領域とフィールド酸
化膜下にイオン注入する工程と、 第１のレジスト膜及びフィールド酸化膜をマスクとして
Ｎ型不純物を第１及び第２のＮＭＯＳトランジスタの形
成領域にイオン注入する工程と、 第１のレジスト膜を除去する工程と、 半導体基板の全面にＰ型不純物をイオン注入する工程
と、 第１のゲート酸化工程と、 第２のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
の形成領域を第２のレジスト膜で被覆する工程と、 第２のレジスト膜をマスクとして、第１のＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタの形成領域にＰ型不
純物をイオン注入する工程と、 第２のレジスト膜をマスクとして、第１のゲート酸化工
程で形成したゲート酸化膜をエッチングする工程と、 第２のレジスト膜を除去する工程と、 第２のゲート酸化工程と、を有することを特徴とするＣ
ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07007703A JP3101515B2 (ja) | 1995-01-20 | 1995-01-20 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07007703A JP3101515B2 (ja) | 1995-01-20 | 1995-01-20 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204025A JPH08204025A (ja) | 1996-08-09 |
| JP3101515B2 true JP3101515B2 (ja) | 2000-10-23 |
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ID=11673116
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07007703A Expired - Fee Related JP3101515B2 (ja) | 1995-01-20 | 1995-01-20 | Ｃｍｏｓ半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3101515B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW434834B (en) * | 1996-06-29 | 2001-05-16 | Hyundai Electronics Ind | Method of manufacturing a complementary metal-oxide semiconductor device |
| JPH1084045A (ja) * | 1996-09-06 | 1998-03-31 | Matsushita Electron Corp | 半導体集積回路装置およびその製造方法 |
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