JPH0722619A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPH0722619A JPH0722619A JP16363693A JP16363693A JPH0722619A JP H0722619 A JPH0722619 A JP H0722619A JP 16363693 A JP16363693 A JP 16363693A JP 16363693 A JP16363693 A JP 16363693A JP H0722619 A JPH0722619 A JP H0722619A
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- gate
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Abstract
(57)【要約】
【目的】 通常のＬＳＩ製造設備を用いて基板の不純物
濃度をドレイン近傍で高めることができ、トランジスタ
の微細化を可能とするＭＯＳ型トランジスタの製造方法
を提供する。 【構成】 ｐ型シリコン基板２１上にゲート酸化膜１２
を形成する工程と、このゲート酸化膜上にポリシリコン
からなるゲート電極２５を形成する工程と、基板と同一
導電型の不純物イオンであるボロン（Ｂ）を注入する工
程と、酸化雰囲気にて焼鈍してボロン３０が高濃度で存
在する部分をゲート電極２５の縁部の下部に形成する工
程と、前記ゲート電極２５をマスクにしてシリコン基板
２１にソース３２及びドレイン３１を形成する工程とを
有する。
濃度をドレイン近傍で高めることができ、トランジスタ
の微細化を可能とするＭＯＳ型トランジスタの製造方法
を提供する。 【構成】 ｐ型シリコン基板２１上にゲート酸化膜１２
を形成する工程と、このゲート酸化膜上にポリシリコン
からなるゲート電極２５を形成する工程と、基板と同一
導電型の不純物イオンであるボロン（Ｂ）を注入する工
程と、酸化雰囲気にて焼鈍してボロン３０が高濃度で存
在する部分をゲート電極２５の縁部の下部に形成する工
程と、前記ゲート電極２５をマスクにしてシリコン基板
２１にソース３２及びドレイン３１を形成する工程とを
有する。
Description
【０００１】
【産業上の利用分野】本発明は超ＬＳＩの製造に好適な
高集積化が可能なＭＯＳ型トランジスタの製造方法に関
する。
高集積化が可能なＭＯＳ型トランジスタの製造方法に関
する。
【０００２】
【従来の技術】超ＬＳＩの高集積化及び高速化の要求を
満たすために、ＭＯＳ型トランジスタの微細化のための
技術開発が行われている。この場合に、解決すべき課題
はいわゆる短チャンネル効果である。即ち、ＭＯＳ型ト
ランジスタの微細化のために、チャネル方向のゲート電
極の長さ（以下、ゲート長）を短くすると、ＭＯＳトラ
ンジスタのしきい値電圧の低下、ソース−ドレイン間耐
圧の低下、及びサブスレッショルド係数の増大等の問題
が生じる。これらの現象が短チャンネル効果といわれる
もので、この短チャンネル効果はドレイン近傍の空乏層
によってゲート電極が制御できる電荷量が減少すること
に起因する。
満たすために、ＭＯＳ型トランジスタの微細化のための
技術開発が行われている。この場合に、解決すべき課題
はいわゆる短チャンネル効果である。即ち、ＭＯＳ型ト
ランジスタの微細化のために、チャネル方向のゲート電
極の長さ（以下、ゲート長）を短くすると、ＭＯＳトラ
ンジスタのしきい値電圧の低下、ソース−ドレイン間耐
圧の低下、及びサブスレッショルド係数の増大等の問題
が生じる。これらの現象が短チャンネル効果といわれる
もので、この短チャンネル効果はドレイン近傍の空乏層
によってゲート電極が制御できる電荷量が減少すること
に起因する。
【０００３】即ち、図１０は、ゲート長が長い場合のＭ
ＯＳ型トランジスタの構造を示す断面図である。基板１
上にゲート絶縁膜２を介してゲート電極３が所定のパタ
ーンに形成されている。また、基板１の表面には、ゲー
ト電極３をマスクとしてイオン注入することにより形成
されたドレイン４及びソース５が形成されている。そし
て、このＭＯＳ型トランジスタにおいては、図中破線に
てその端縁を示すように、空乏層６が形成される。
ＯＳ型トランジスタの構造を示す断面図である。基板１
上にゲート絶縁膜２を介してゲート電極３が所定のパタ
ーンに形成されている。また、基板１の表面には、ゲー
ト電極３をマスクとしてイオン注入することにより形成
されたドレイン４及びソース５が形成されている。そし
て、このＭＯＳ型トランジスタにおいては、図中破線に
てその端縁を示すように、空乏層６が形成される。
【０００４】この図１０に示すように、ゲート長が十分
長い場合にはドレイン２の近傍の空乏層幅Ｄはチャンネ
ル長Ｌに対して無視できるが、図１１に示すように、ゲ
ート長が小さくなると、ドレイン近傍の空乏層幅Ｄがチ
ャンネル長Ｌに対して無視できなくなり、相対的にゲー
ト電極３の制御性が低下する。このため、見かけ上、し
きい値電圧が低下してしまう。
長い場合にはドレイン２の近傍の空乏層幅Ｄはチャンネ
ル長Ｌに対して無視できるが、図１１に示すように、ゲ
ート長が小さくなると、ドレイン近傍の空乏層幅Ｄがチ
ャンネル長Ｌに対して無視できなくなり、相対的にゲー
ト電極３の制御性が低下する。このため、見かけ上、し
きい値電圧が低下してしまう。
【０００５】この短チャンネル効果を抑制するために
は、ドレイン近傍の空乏層の広がりを抑制すればよい
が、下記数式１に示すように、空乏層幅は基板の不純物
濃度の平方根に反比例するため、空乏層幅を小さくする
ためには、基板の不純物濃度を上げれば良いことにな
る。
は、ドレイン近傍の空乏層の広がりを抑制すればよい
が、下記数式１に示すように、空乏層幅は基板の不純物
濃度の平方根に反比例するため、空乏層幅を小さくする
ためには、基板の不純物濃度を上げれば良いことにな
る。
【０００６】
【数１】空乏層幅＝（２・ε0・εSi（ＶR＋Ｖbi）／ｑ
・ＮSUB）1/2 但し、 ε0 ；真空の誘導率 εSi ；シリコンの比誘電率 ＶR ；逆バイアス電圧 Ｖbi ；ビルトイン電圧 ｑ ；素電荷 ＮSUB ；基板の不純物濃度。
・ＮSUB）1/2 但し、 ε0 ；真空の誘導率 εSi ；シリコンの比誘電率 ＶR ；逆バイアス電圧 Ｖbi ；ビルトイン電圧 ｑ ；素電荷 ＮSUB ；基板の不純物濃度。
【０００７】しかし、この方法によれば短チャンネル効
果は抑制されるが、下記数式２に示すように、しきい値
電圧が基板の不純物濃度の平方根に比例することから、
しきい値電圧自体が高くなってしまい、トランジスタの
性能を損なう結果となる。
果は抑制されるが、下記数式２に示すように、しきい値
電圧が基板の不純物濃度の平方根に比例することから、
しきい値電圧自体が高くなってしまい、トランジスタの
性能を損なう結果となる。
【０００８】
【数２】しきい値電圧＝ＶFB＋２・φF＋（２・ε0・ε
Si・ｑ・ＮA（２φF）／Ｃ0X）1/2
Si・ｑ・ＮA（２φF）／Ｃ0X）1/2
【０００９】そこで、しきい値電圧を高めずに短チャン
ネル効果を抑制する方法として、図１２に示すように、
基板１の不純物濃度をドレイン４及びソース５の近傍で
のみ高め、高濃度領域７をドレイン及びソース近傍に選
択的に形成する方法が提案されている。この方法におい
ては、基板表面に傾斜した方向に、基板と同一導電型の
不純物をイオン注入する斜めイオン注入法によってソー
ス−ドレイン近傍の不純物の濃度を高める。
ネル効果を抑制する方法として、図１２に示すように、
基板１の不純物濃度をドレイン４及びソース５の近傍で
のみ高め、高濃度領域７をドレイン及びソース近傍に選
択的に形成する方法が提案されている。この方法におい
ては、基板表面に傾斜した方向に、基板と同一導電型の
不純物をイオン注入する斜めイオン注入法によってソー
ス−ドレイン近傍の不純物の濃度を高める。
【００１０】
【発明が解決しようとする課題】しかし、この方法を実
施するためには、基板表面に対して斜めからイオン注入
を行うための特殊な機構を持ったイオン注入装置が必要
になる。このため、従来の通常の装置では、この方法を
実施することができず、新たな設備投資が必要になると
いう問題点がある。
施するためには、基板表面に対して斜めからイオン注入
を行うための特殊な機構を持ったイオン注入装置が必要
になる。このため、従来の通常の装置では、この方法を
実施することができず、新たな設備投資が必要になると
いう問題点がある。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、通常のＬＳＩ製造設備を用いて基板の不純
物濃度をドレイン近傍で高めることができ、トランジス
タの微細化を可能とするＭＯＳ型トランジスタの製造方
法を提供することを目的とする。
のであって、通常のＬＳＩ製造設備を用いて基板の不純
物濃度をドレイン近傍で高めることができ、トランジス
タの微細化を可能とするＭＯＳ型トランジスタの製造方
法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明に係るＭＯＳ型ト
ランジスタの製造方法は、シリコン基板上にゲート酸化
膜を形成する工程と、このゲート酸化膜上にポリシリコ
ンからなるゲート電極を形成する工程と、基板と同一導
電型の不純物イオンを注入する工程と、酸化雰囲気にて
焼鈍する工程と、前記ゲート電極をマスクにシリコン基
板にソース・ドレイン拡散層を形成する工程とを有する
ことを特徴とする。
ランジスタの製造方法は、シリコン基板上にゲート酸化
膜を形成する工程と、このゲート酸化膜上にポリシリコ
ンからなるゲート電極を形成する工程と、基板と同一導
電型の不純物イオンを注入する工程と、酸化雰囲気にて
焼鈍する工程と、前記ゲート電極をマスクにシリコン基
板にソース・ドレイン拡散層を形成する工程とを有する
ことを特徴とする。
【００１３】
【作用】本発明においては、ゲート電極形成後に基板と
同一導電型の不純物イオンを注入し、その後酸化雰囲気
において焼鈍（アニール）する。一般的に、ボロン等の
不純物は、酸化性雰囲気で焼鈍すると、シリコン中での
拡散が促進され、所謂酸化増速拡散が生じる。この酸化
増速拡散は、シリコンが酸化される際に格子間原子が発
生し、これがボロンの拡散を促進するために生じる。
同一導電型の不純物イオンを注入し、その後酸化雰囲気
において焼鈍（アニール）する。一般的に、ボロン等の
不純物は、酸化性雰囲気で焼鈍すると、シリコン中での
拡散が促進され、所謂酸化増速拡散が生じる。この酸化
増速拡散は、シリコンが酸化される際に格子間原子が発
生し、これがボロンの拡散を促進するために生じる。
【００１４】本発明のように、ポリシリコンゲート電極
を形成した後、酸化すると、図１に示すように、ゲート
電極１３の表面が酸化されるだけではなく、ゲート電極
１３とゲート酸化膜１２との界面において酸化が進行
し、ゲート酸化膜１２におけるゲート電極１３の縁部に
所謂バーズビーク１４が発生する。これは酸素等の酸化
種は、酸化膜中を拡散しやすい性質を有しているため、
ゲート電極１３と、ゲート酸化膜１２との界面において
横方向に酸化が進行するためである。この場合に、酸化
によって発生する格子間原子の量は酸化量に比例するの
で、図２に示すように、ゲート電極１３の直下における
格子間原子１５は、基板１１の表面をバーズビーク１４
の直下まで進出して分布する。従って、図３に示すよう
に、ゲートバーズビーク１４の近傍のシリコン基板１１
中においては、格子間原子１５の分布に沿ってボロン１
６の酸化増速拡散が生じることになる。この場合に、ゲ
ート電極１３を酸化する前に、基板と同一導電型の不純
物イオンが注入されていると、このイオンは酸化増速拡
散によって横方向により大きく拡散する結果、酸化後に
は、図３に示すように、ボロン１６の分布はバーズビー
ク１４の直下まで進出する。次いで、既知の方法によっ
てソースドレインを形成すると、ソースドレイン近傍に
のみ基板の不純物濃度が高い部分が形成されたＭＯＳ型
トランジスタが得られる。
を形成した後、酸化すると、図１に示すように、ゲート
電極１３の表面が酸化されるだけではなく、ゲート電極
１３とゲート酸化膜１２との界面において酸化が進行
し、ゲート酸化膜１２におけるゲート電極１３の縁部に
所謂バーズビーク１４が発生する。これは酸素等の酸化
種は、酸化膜中を拡散しやすい性質を有しているため、
ゲート電極１３と、ゲート酸化膜１２との界面において
横方向に酸化が進行するためである。この場合に、酸化
によって発生する格子間原子の量は酸化量に比例するの
で、図２に示すように、ゲート電極１３の直下における
格子間原子１５は、基板１１の表面をバーズビーク１４
の直下まで進出して分布する。従って、図３に示すよう
に、ゲートバーズビーク１４の近傍のシリコン基板１１
中においては、格子間原子１５の分布に沿ってボロン１
６の酸化増速拡散が生じることになる。この場合に、ゲ
ート電極１３を酸化する前に、基板と同一導電型の不純
物イオンが注入されていると、このイオンは酸化増速拡
散によって横方向により大きく拡散する結果、酸化後に
は、図３に示すように、ボロン１６の分布はバーズビー
ク１４の直下まで進出する。次いで、既知の方法によっ
てソースドレインを形成すると、ソースドレイン近傍に
のみ基板の不純物濃度が高い部分が形成されたＭＯＳ型
トランジスタが得られる。
【００１５】本発明により製造されたＭＯＳ型トランジ
スタにおいては、ソース−ドレイン近傍の基板の不純物
濃度が高められるために空乏層の伸びが抑えられ、短チ
ャンネル効果が抑制される。しかも、ソース−ドレイン
近傍以外の不純物濃度が高められることがないので、し
きい値電圧が高くなることがない。更に、本発明を実施
するに際して、格別特別の装置を使用する必要はなく、
通常使用されている装置を使用して実施することがで
き、設備を更新する必要がない。更にまた、本発明によ
るＭＯＳ型トランジスタの構造は左右対称となるため、
回路設計において通常のＭＯＳ型トランジスタと同様に
ソースとドレインを区別なく使用することができる。
スタにおいては、ソース−ドレイン近傍の基板の不純物
濃度が高められるために空乏層の伸びが抑えられ、短チ
ャンネル効果が抑制される。しかも、ソース−ドレイン
近傍以外の不純物濃度が高められることがないので、し
きい値電圧が高くなることがない。更に、本発明を実施
するに際して、格別特別の装置を使用する必要はなく、
通常使用されている装置を使用して実施することがで
き、設備を更新する必要がない。更にまた、本発明によ
るＭＯＳ型トランジスタの構造は左右対称となるため、
回路設計において通常のＭＯＳ型トランジスタと同様に
ソースとドレインを区別なく使用することができる。
【００１６】
【実施例】以下、本発明の実施例について、添付の図面
を参照して、本発明をポリシリコンＮチャンネルＭＯＳ
型トランジスタの製造に適用した実施例について説明す
る。図４に示すように、既知の方法によって、Ｐ型半導
体シリコン基板２１上に、選択的にゲート酸化膜２２及
び素子分離用絶縁膜２３を形成し、素子形成領域Ａと素
子分離領域Ｂとを規定する。
を参照して、本発明をポリシリコンＮチャンネルＭＯＳ
型トランジスタの製造に適用した実施例について説明す
る。図４に示すように、既知の方法によって、Ｐ型半導
体シリコン基板２１上に、選択的にゲート酸化膜２２及
び素子分離用絶縁膜２３を形成し、素子形成領域Ａと素
子分離領域Ｂとを規定する。
【００１７】次に、図５に示すように、既知の方法によ
って、全面にポリシリコン膜２４を形成し、このポリシ
リコン膜１４に導電性を持たせるためにリンを拡散させ
る。
って、全面にポリシリコン膜２４を形成し、このポリシ
リコン膜１４に導電性を持たせるためにリンを拡散させ
る。
【００１８】次に、図６に示すように、ポリシリコン膜
２４上にゲート電極パターンでフォトレジスト２６をフ
ォトリソグラフィ法により形成し、このフォトレジスト
２６をマスクとしてポリシリコン膜２４を異方性エッチ
ングすることによりゲート電極２５を形成する。
２４上にゲート電極パターンでフォトレジスト２６をフ
ォトリソグラフィ法により形成し、このフォトレジスト
２６をマスクとしてポリシリコン膜２４を異方性エッチ
ングすることによりゲート電極２５を形成する。
【００１９】次に、図７に示すように、フォトレジスト
２６を剥離した後、ゲート電極２５をマスクとして、例
えば、ボロンイオンを４０ｋｅＶのエネルギで基板表面
に１×１０12／ｃｍ2のドーズ量で注入する。
２６を剥離した後、ゲート電極２５をマスクとして、例
えば、ボロンイオンを４０ｋｅＶのエネルギで基板表面
に１×１０12／ｃｍ2のドーズ量で注入する。
【００２０】次に、図８に示すように、例えば、酸素ガ
ス中で９００℃に３０分間加熱して酸化を行い、シリコ
ン基板２１及びゲート電極２５上に約１５０Åのシリコ
ン酸化膜２９を形成する。これにより、シリコン酸化膜
２９が形成されると同時に、ゲート電極２５の縁部には
ゲートバーズビーク２８が形成され、注入されたボロン
イオン３０は酸化増速拡散によって横方向に優先的に拡
散する。
ス中で９００℃に３０分間加熱して酸化を行い、シリコ
ン基板２１及びゲート電極２５上に約１５０Åのシリコ
ン酸化膜２９を形成する。これにより、シリコン酸化膜
２９が形成されると同時に、ゲート電極２５の縁部には
ゲートバーズビーク２８が形成され、注入されたボロン
イオン３０は酸化増速拡散によって横方向に優先的に拡
散する。
【００２１】次に、図９に示すように、既知の方法によ
って、ゲート電極２５をマスクとして基板表面にソース
３２及びドレイン３１を形成することにより、ポリシリ
コンゲートＮチャンネルＭＯＳ型トランジスタが完成す
る。このようにして構成されたＭＯＳ型トランジスタ
は、ゲート電極の縁部の直下に、基板と同一導電型のＢ
イオン３０の高濃度領域が形成されているため、所謂短
チャンネル効果が抑制され、トランジスタの微細化が可
能である。本実施例方法においては、イオン注入を斜め
にする必要がなく、特別の装置を必要としない。
って、ゲート電極２５をマスクとして基板表面にソース
３２及びドレイン３１を形成することにより、ポリシリ
コンゲートＮチャンネルＭＯＳ型トランジスタが完成す
る。このようにして構成されたＭＯＳ型トランジスタ
は、ゲート電極の縁部の直下に、基板と同一導電型のＢ
イオン３０の高濃度領域が形成されているため、所謂短
チャンネル効果が抑制され、トランジスタの微細化が可
能である。本実施例方法においては、イオン注入を斜め
にする必要がなく、特別の装置を必要としない。
【００２２】なお、本発明の実施例はＮチャンネルＭＯ
Ｓ型トランジスタに限定されるものではなく、注入する
イオン種をボロンから、例えばリン又は砒素に変更する
ことにより、ポリシリコンゲートＰチャンネルＭＯＳ型
トランジスタの製造に適用することができる。また、そ
れらを組み合わせたポリシリコンゲートＣＭＯＳトラン
ジスタも、本発明により製造することができる。
Ｓ型トランジスタに限定されるものではなく、注入する
イオン種をボロンから、例えばリン又は砒素に変更する
ことにより、ポリシリコンゲートＰチャンネルＭＯＳ型
トランジスタの製造に適用することができる。また、そ
れらを組み合わせたポリシリコンゲートＣＭＯＳトラン
ジスタも、本発明により製造することができる。
【００２３】また、図１乃至図３は本発明方法を説明す
るために一例として示したものであり、図４乃至図９は
本発明の実施例方法を示すものであって、本発明はこれ
らの図面に限定されるものではないことは勿論である。
るために一例として示したものであり、図４乃至図９は
本発明の実施例方法を示すものであって、本発明はこれ
らの図面に限定されるものではないことは勿論である。
【００２４】
【発明の効果】本発明によれば、通常使用している装置
を使用して、短チャンネル効果が抑制されたＭＯＳ型ト
ランジスタを製造することができ、超ＬＩＳの高集積化
及び高速化を容易に図ることができる。
を使用して、短チャンネル効果が抑制されたＭＯＳ型ト
ランジスタを製造することができ、超ＬＩＳの高集積化
及び高速化を容易に図ることができる。
【図１】本発明を説明するための図であり、ゲートバー
ズビークを示す図である。
ズビークを示す図である。
【図２】同じく、格子間原子の分布を示す図である。
【図３】同じく、ボロンの分布を示す図である。
【図４】本発明の実施例方法における第１工程を示す断
面図である。
面図である。
【図５】同じくその第２工程を示す断面図である。
【図６】同じくその第３工程を示す断面図である。
【図７】同じくその第４工程を示す断面図である。
【図８】同じくその第５工程を示す断面図である。
【図９】同じくその第６工程を示す断面図である。
【図１０】従来のゲート長が長い場合のＭＯＳトランジ
スタの構造を示す断面図である。
スタの構造を示す断面図である。
【図１１】従来のゲート長が短い場合の短チャンネル効
果を説明する断面図である。
果を説明する断面図である。
【図１２】同じく従来のゲート長が短い場合の斜め注入
法により形成した高濃度領域を示す断面図である。
法により形成した高濃度領域を示す断面図である。
１，１１，２１；シリコン基板 ２，１２，２２；ゲート酸化膜 ３，１３，２５；ゲート電極 ４，３１；ドレイン ５，３２；ソース ６；空乏層 ７，１６，３０；ボロン １４，２８；バーズビーク １５；格子間原子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｇ
Claims (1)
- 【請求項１】 シリコン基板上にゲート酸化膜を形成す
る工程と、このゲート酸化膜上にポリシリコンからなる
ゲート電極を形成する工程と、基板と同一導電型の不純
物イオンを注入する工程と、酸化雰囲気にて焼鈍する工
程と、前記ゲート電極をマスクにシリコン基板にソース
・ドレイン拡散層を形成する工程とを有することを特徴
とするＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16363693A JPH0722619A (ja) | 1993-07-01 | 1993-07-01 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16363693A JPH0722619A (ja) | 1993-07-01 | 1993-07-01 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722619A true JPH0722619A (ja) | 1995-01-24 |
Family
ID=15777706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16363693A Pending JPH0722619A (ja) | 1993-07-01 | 1993-07-01 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667216B2 (en) | 1999-05-14 | 2003-12-23 | Matsushita Electronics Corporation | Semiconductor device and method of fabricating the same |
-
1993
- 1993-07-01 JP JP16363693A patent/JPH0722619A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667216B2 (en) | 1999-05-14 | 2003-12-23 | Matsushita Electronics Corporation | Semiconductor device and method of fabricating the same |
| US6921933B2 (en) | 1999-05-14 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
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