JP4942009B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4942009B2
JP4942009B2 JP2004570847A JP2004570847A JP4942009B2 JP 4942009 B2 JP4942009 B2 JP 4942009B2 JP 2004570847 A JP2004570847 A JP 2004570847A JP 2004570847 A JP2004570847 A JP 2004570847A JP 4942009 B2 JP4942009 B2 JP 4942009B2
Authority
JP
Japan
Prior art keywords
impurity concentration
well
transistor
concentration distribution
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004570847A
Other languages
English (en)
Other versions
JPWO2004093192A1 (ja
Inventor
泰示 江間
秀之 兒嶋
徹 姉崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPWO2004093192A1 publication Critical patent/JPWO2004093192A1/ja
Application granted granted Critical
Publication of JP4942009B2 publication Critical patent/JP4942009B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体装置とその製造方法に関し、特に複数の電圧で動作する半導体装置とその製造方法に関する。
半導体集積回路装置（ＩＣ）の高集積化と共にＩＣの構成要素であるトランジスタは微細化される。トランジスタの微細化に伴って、動作電圧は低下する。システムオンチップにおいては、低電圧動作の論理回路と高電圧動作のフラッシュメモリ駆動回路を含むフラッシュメモリ回路のような異種回路を混載する要請も強い。これを実現するには、低電圧動作の論理回路と高電圧動作のフラッシュメモリ駆動回路とを同一半導体基板上に集積化することが必要となる。
ＣＭＯＳ回路を構成する場合は、高電圧および低電圧で動作するｎチャネルトランジスタと高電圧および低電圧で動作するｐチャネルトランジスタとを形成することとなる。
ＦＩＧ．１１Ａ〜１１Ｆは、このような半導体装置の典形的な製造方法を示す。
ＦＩＧ．１１Ａに示すように、半導体基板１０１の表面に、周知の方法により絶縁膜を埋め込んだ浅い素子分離溝１０２（シャロートレンチアイソレーション、ＳＴＩ）を形成する。図には、ＳＴＩで画定された４つの活性領域が示されている。図中左側の２つの活性領域には、低電圧（ＬＶ）用の薄いゲート絶縁膜と高電圧（ＨＶ）用の厚いゲート絶縁膜とを有するｎチャネルＭＯＳトランジスタＮ−ＬＶ、Ｎ−ＨＶを形成する。
図中右側の２つの活性領域には、低電圧（ＬＶ）用の薄いゲート絶縁膜と高電圧（ＨＶ）用の厚いゲート絶縁膜を有する２つのｐチャネルＭＯＳトランジスタＰ−ＬＶ、Ｐ−ＨＶを形成する。
先ず、ｎチャネルＭＯＳトランジスタ領域に開口を有するホトレジストマスクＰＲ５１を形成し、ｐ型ウェルＷＰを形成するｐ型不純物のイオン注入、素子分離領域下にチャネルストップ領域ＣＳＰを形成するｐ型不純物のイオン注入、及び厚い絶縁膜を有するトランジスタの閾値Ｖｔを所望の値に設定するためのｐ型不純物のイオン注入Ｖｔ１を行なう。その後、ホトレジストマスクＰＲ５１は除去する。
ＦＩＧ．１１Ｂに示すように、ｐチャネルＭＯＳトランジスタ領域に開口を有するホトレジストマスクＰＲ５２を形成し、ｐチャネルＭＯＳトランジスタ領域にｎ型ウェルＷＮを形成するｎ型不純物のイオン注入、素子分離領域下方にチャネルストップ領域ＣＳＮを形成するためのｎ型不純物のイオン注入及び厚い絶縁膜を有するｐチャネルＭＯＳトランジスタの閾値Ｖｔを制御するためのｎ型不純物のイオン注入Ｖｔ２を行なう。その後ホトレジストマスクＰＲ５２は除去する。
以上のイオン注入では、厚いゲート絶縁膜を有するトランジスタ領域Ｎ−ＨＶ、Ｐ−ＨＶでは閾値制御が行なわれたが、薄いゲート絶縁膜を有するトランジスタ領域Ｎ−ＬＶ、Ｐ−ＬＶにおいては閾値制御用のイオン注入は不十分である。
ＦＩＧ．１１Ｃに示すように、薄いゲート絶縁膜を有するｎチャネルＭＯＳトランジスタ領域Ｎ−ＬＶに開口を有するホトレジストマスクＰＲ５３を形成し、薄いゲート絶縁膜を形成するｎチャネルＭＯＳトランジスタ領域Ｎ−ＬＶの閾値電圧を調整するためｐ型不純物の追加イオン注入Ｖｔ３を行なう。その後ホトレジストマスクＰＲ５３は除去する。
ＦＩＧ．１１Ｄに示すように、薄いゲート絶縁膜を形成するｐチャネルＭＯＳトランジスタ領域Ｐ−ＬＶに開口を有するホトレジストマスクＰＲ５４を形成し、薄いゲート絶縁膜を形成するｐチャネルＭＯＳトランジスタ領域Ｐ−ＬＶに閾値電圧を制御するためのｎ型不純物の追加イオン注入Ｖｔ４を行なう。その後ホトレジストマスクＰＲ５４は除去する。次に、半導体基板全面に厚いゲート絶縁膜ＧＩ１を形成する。
ＦＩＧ．１１Ｅに示すように、成長したゲート絶縁膜の上に厚いゲート絶縁膜を有するトランジスタ領域を覆うホトレジストマスクＰＲ５５を形成し、薄いゲート絶縁膜を有するトランジスタ領域を露出する．ホトレジストマスクＰＲ５５をエッチングマスクとし、ゲート絶縁膜ＧＩ１を除去する。その後ホトレジストマスクＰＲ５５は除去する。
半導体基板上に薄いゲート絶縁膜を形成すると、厚いゲート絶縁膜が除去された領域に薄いゲート絶縁膜ＧＩ２が形成される。このようにして、厚いゲート絶縁膜ＧＩ１と薄いゲート絶縁膜ＧＩ２とが形成される。
ＦＩＧ．１１Ｆに示すように、ゲート絶縁膜上に多結晶シリコンのゲート電極層を形成し、パターニングして、ゲート電極Ｇを形成する。ゲート電極をマスクとしてソース／ドレイン領域のエクステンション部のイオン注入を行なう。酸化シリコン等のサイドウォールスペーサを形成した後、高濃度ソース／ドレイン領域のイオン注入を行なう。ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタのイオン注入は、それぞれレジストマスクを用いて選択的に行なう。
このようにして、ＦＩＧ．１１Ｆに示すようなＣＭＯＳ半導体装置が形成される。以上説明した製造方法によれば、ゲート絶縁膜の形成以外に、ウェルおよび閾値Ｖｔ制御のために４枚のマスクを用い、８回のイオン注入を行なっている。複雑な製造工程は、製造コストの増大及び歩留りの低下につながる。製造工程を簡略化することが望まれる。
特開平１１−４０００４は、工程数を減少した半導体装置の製造方法を提案する。このような、工程数を減少させた半導体装置の製造方法を以下に説明する。
ＦＩＧ．１２Ａに示すように、ＦＩＧ．１１Ａ同様に、シリコン基板１０１に素子分離領域１０２により４つの活性領域Ｎ−ＬＶ、Ｎ−ＨＶ、Ｐ−ＬＶ、Ｐ−ＨＶを画定する。ｎチャネルトランジスタ領域に開口を有するホトレジストマスクＰＲ５１を形成し、ｎチャネルＭＯＳトランジスタ領域に３回のイオン注入を行ない、ｐ型ウェルＷＰ、ｐ型チャネルストップ領域ＣＳＰ、ｐ型閾値調整領域ＶｔＰを形成する。
閾値調整用のイオン注入の濃度は、薄いゲート絶縁膜を有するトランジスタＮ−ＬＶに適した値とする。この濃度は、厚いゲート絶縁膜を有するｎチャネルＭＯＳトランジスタＮ−ＨＶの閾値調整用不純物イオン注入としては高すぎる濃度である。その後ホトレジストマスクＰＲ５１は除去する。
ＦＩＧ．１２Ｂに示すように、ｐチャネルＭＯＳトランジスタ領域に開口を有するホトレジストマスクＰＲ５２を形成し、ｐチャネルＭＯＳトランジスタ領域にｎ型ウェルＷＮ、ｎ型チャネルストップ領域ＣＳＮ、ｎ型閾値調整領域ＶｔＮを形成するためのｎ型不純物をイオン注入する。
閾値調整用イオン注入の濃度は、厚いゲート絶縁膜を有するｐチャネルＭＯＳトランジスタＰ−ＨＶに適した濃度とする。この濃度は、薄いゲート絶縁膜を有するｐチャネルＭＯＳトランジスタＰ−ＬＶには不足する濃度である。ホトレジストマスクＰＲ５２はその後除去する。
ＦＩＧ．１２Ｃに示すように、厚いゲート絶縁膜を形成するｎチャネルＭＯＳトランジスタ領域Ｎ−ＨＶ及び薄いゲート絶縁膜を形成するｐチャネルＭＯＳトランジスタ領域Ｐ−ＬＶに開口を有するホトレジストマスクＰＲ５６を形成し、ｎ型不純物を追加的にイオン注入する。薄いゲート絶縁膜を形成するｐチャネルＭＯＳトランジスタ領域Ｐ−ＬＶにおいては、２回のｎ型不純物のイオン注入により、所望の不純物濃度が得られ、閾値が適性に調整される。
厚いゲート絶縁膜を有するｎチャネルＭＯＳトランジスタ領域Ｎ−ＨＶにおいては、始めにイオン注入された高すぎるｐ型不純物濃度が、追加的にイオン注入されたｎ型不純物のイオン注入により補償され、不純物濃度が低下する。その後ホトレジストマスクＰＲ５６は除去する。
ＦＩＧ．１２Ｄに示すように、厚いゲート絶縁膜ＧＩ１を形成する。厚いゲート絶縁膜を有するトランジスタを覆うホトレジストマスクＰＲ５５をエッチングマスクとし、薄いゲート絶縁膜を形成する領域の厚いゲート絶縁膜を除去する。その後ホトレジストマスクＰＲ５５を除去し、薄いゲート絶縁膜ＧＩ２を形成する。
ＦＩＧ．１２Ｅに示すように、公知の方法により、ゲート電極、ソース／ドレイン領域等を形成して半導体装置を完成する。
この方法によれば、ゲート絶縁膜の選択除去を除外すると、３回のマスク工程と７回のイオン注入によりウェル内の不純物濃度分布が形成されている。ＦＩＧ．１１Ａ〜１１Ｄに示す工程と比べ、マスクが１枚減少し、イオン注入が１回減少している。
製造工程が簡略化されたが、厚いゲート絶縁膜を有するｎチャネルＭＯＳトランジスタＮ−ＨＶの閾値Ｖｔは独立に設定できるわけではない。閾値Ｖｔの設定について一定限度の妥協が必要となる。又、開発段階で閾値設定を変更する場合には、他のトランジスタの閾値の設定も変更する必要が生じることがある。
このように、多電圧を扱う複数種類のトランジスタを製造しようとすると、工程数が多くなりやすい。工程数を削減する製造法を採用しようとすると、新たな問題が生じ易い。多電圧で動作し、かつ簡略化された製造方法で製造することのできる半導体装置が望まれる。
本発明の目的は、少ない製造工程数で製造することのできる、所望の特性を果たす複数種類のトランジスタを有する半導体装置を提供することである。
本発明の一観点によれば、半導体基板の表面から第１の深さ位置に達するように形成された素子分離領域と、前記半導体基板に形成された第１導電型の第１および第２のウェルと、前記第１のウェルに形成され、第１の厚さのゲート絶縁膜と、前記第１導電型と逆の第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタと、前記第２のウェルに形成され、前記第１の厚さより薄い第２の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタと、前記半導体基板に形成された前記第１導電型の第３のウェルと、前記第３のウェルに形成され、前記第１の厚さのゲート絶縁膜と、前記第２導電型のソース／ドレイン領域およびゲート電極とを有する第３のトランジスタと、を有し、前記第１のウェルは、前記第１の深さ位置と同等又はより深い深さ位置にのみ極大値を有する第１の不純物濃度分布を有し、前記第２のウェルは、前記第１のウェルと同一の第１の不純物濃度分布に前記第１の深さ位置より浅い第２の深さ位置に極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さ位置にも極大値を示す第２の不純物濃度分布を有し、前記第１の不純物濃度分布は、前記第１の深さ位置と同等又はより深い位置に極大値を有する第３の不純物濃度分布と、前記第１の深さ位置と同等の位置に極大値を有する第４の不純物濃度分布とを重ね合わせたものであり、前記第３のウェルは、前記第４の不純物濃度分布の極大値と等しい深さ位置に前記第４の不純物濃度分布の極大値よりも小さな極大値を有する第５の不純物濃度分布と、前記第３の不純物濃度分布とを重ね合わせた不純物濃度分布を有する半導体装置が提供される。
ＦＩＧ．１Ａ〜１Ｄは、本発明の実施例による半導体装置の製造方法の主要工程を示す断面図である。
ＦＩＧ２Ａ〜２Ｄは、上述の実施例の変形例を示す断面図である。
ＦＩＧ．３Ａ〜３Ｅは、上述の実施例のさらに他の変形例を示す断面図である。
ＦＩＧ．４Ａ〜４Ｄは、上述の実施例のさらに他の変形例を示す断面図である。
ＦＩＧ．５Ａ〜５Ｆは、上述の実施例をＣＭＯＳ半導体装置の製造方法に適用した半導体装置の製造方法の主要工程を示す断面図である。
ＦＩＧ．６Ａ〜６Ｄは、ＦＩＧ．５Ａ〜５Ｆの製造方法により製造した各トランジスタの構成を示す平面図、表及びグラフである。
ＦＩＧ．７は、より多種類のトランジスタを有する半導体装置の構成を概略的に示す断面図である。
ＦＩＧ．８Ａ〜８ＺＣは、ＦＩＧ．７に示す半導体装置の製造方法を示す断面図である。
ＦＩＧ．９Ａ、９Ｂは、ポケット領域の作成を説明する断面図である。
ＦＩＧ．１０Ａ〜１０Ｊは、本発明の他の実施例による半導体装置の製造方法を示す断面図である。
ＦＩＧ．１１Ａ〜１１Ｆは、標準的技術により高電圧及び低電圧のＣＭＯＳトランジスタを製造する製造方法の主要工程を示す断面図である。
ＦＩＧ．１２Ａ〜１２Ｅは、簡略化された工程で高電圧及び低電圧のＣＭＯＳトランジスタを製造する製造方法の例を示す断面図である。
ＦＩＧ．１３は、低電圧動作の論理回路と、フラッシュメモリセル駆動用の高電圧トランジスタとを集積化した構成を概略的に示す断面図である。
ＦＩＧ．１４Ａ〜１４Ｄは、ＦＩＧ．１３に示す複数種類のトランジスタを製造する製造方法の例を概略的に示す断面図である。
ＦＩＧ．１５Ａ〜１５Ｃは、ＦＩＧ．１３に示す複数種類のトランジスタを製造する他の製造方法の例を示す断面図である。
ＦＩＧ．１６Ａ〜１６Ｃは、ＦＩＧ．１３に示す複数種類のトランジスタを製造するさらに他の製造方法の主要工程を示す断面図である。
１．２Ｖ動作の論理回路に、フラッシュメモリセルを混載する場合を考察する。フラッシュメモリのプラグラム（書き込み）／消去及び読み出しには、高電圧が必要である。このような高電圧は、例えば外部から供給される１．２Ｖ電源電圧を内部回路で昇圧して発生させるのが通常である。このような低電圧から高電圧を発生させるためには、高電圧に耐えるトランジスタが必要である。さらに、リークを抑える高閾値のトランジスタと、効率良く昇圧するための低閾値のトランジスタの両方を備えることが望ましい。
ＦＩＧ．１３は、このような要請を反映して形成される３種類のトランジスタを示す。高電圧、低閾値トランジスタＨＶ−ＬＶｔと、高電圧、高閾値トランジスタＨＶ−ＨＶｔと、低電圧トランジスタＬＶが形成されている。高電圧トランジスタＨＶ−ＬＶｔ、ＨＶ−ＨＶｔは、例えば厚さ１６ｎｍのゲート酸化膜を有する。低電圧トランジスタＬＶは、例えば厚さ２ｎｍのゲート酸化膜を有する。
なお、高電圧トランジスタは５Ｖ動作するトランジスタに限らず、他の駆動電圧動作するトランジスタを含む場合もある。例えば、高電圧の入出力インターフェイスを備えた場合にも、待機時電流を低減する高閾値トランジスタと、動作スピードを重視する低閾値トランジスタの両方が望まれる。
このような、種々のトランジスタを集積化する場合にも適用できる簡略化された製造方法が望まれる。特に、例えば１．２Ｖ程度と動作電圧が低い場合、許容される閾値の範囲も非常に狭くなり、個々のトランジスタの閾値を独立に設定できない方法では、所望の性能を達成することが困難となる。以下、ＦＩＧ．１３に示すような３種類のトランジスタを製造する製造方法を検討する。
ＦＩＧ．１４Ａ〜１４Ｄは、最も標準的な製造方法の例を示す。
ＦＩＧ．１４Ａに示すように、先ず高電圧、低閾値電圧のトランジスタＨＶ−ＬＶｔを形成する活性領域を露出するホトレジストマスクＰＲ６１を形成し、ウェルＷＰ１形成用ｐ型不純物、ｐ型チャネルストップ領域ＣＳＰ１形成用ｐ型不純物、閾値調整ＶｔＰ１用ｐ型不純物のイオン注入を計３回行なう。その後ホトレジストマスクＰＲ６１は除去する。
ＦＩＧ．１４Ｂに示すように、高電圧、高閾値電圧のトランジスタＨＶ−ＨＶｔを形成する領域に開口を有するホトレジストマスクＰＲ６２を形成し、ウェルＷＰ２形成用、チャネルストップ領域ＣＳＰ２形成用及び閾値調整ＶｔＰ２用の３種類のイオン注入を行なう。その後ホトレジストマスクＰＲ６２は除去する。
ＦＩＧ．１４Ｃに示すように、低電圧トランジスタＬＶ領域を露出するホトレジストマスクＰＲ６３を形成し、ウェルＷＰ３形成用、チャネルストップ領域ＣＳＰ３形成用、閾値調整ＶｔＰ３用のｐ型不純物のイオン注入を行なう。その後ホトレジストマスクＰＲ６３は除去する。このようにして、各トランジスタ領域毎に３種類のイオン注入を行ない、その後厚いゲート酸化膜を形成し、薄いゲート酸化膜を形成する領域において一旦形成したゲート酸化膜を除去し、新たに薄いゲート酸化膜を形成する。その後、通常の方法に従い、多結晶シリコン等のゲート電極を形成する。
ＦＩＧ．１４Ｄは、このようにして形成された３種類のｎチャネルＭＯＳトランジスタを示す。３種類のトランジスタを形成するために、素子分離後ゲート絶縁膜形成前に３枚のマスクと９回のイオン注入を行なっている。工程数を減少することが望まれる。
ＦＩＧ．１５Ａ〜１５Ｃは、工程を簡略化した製造方法の例を示す。
ＦＩＧ．１５Ａに示すように、高電圧トランジスタＨＶ−ＬＶｔ、ＨＶ−ＨＶｔ領域を露出するホトレジストマスクＰＲ７１を形成し、２つのトランジスタ領域に共通に、ウェルＷＰ１、チャネルストップ領域ＣＳＰ１及び閾値調整領域ＶｔＰ１形成用の３回のイオン注入を行なう。
なお、閾値調整用イオン注入は、低い閾値を有する高電圧トランジスタＨＶ−ＬＶｔにおいて適正な閾値を生成する濃度である。高電圧、高閾値トランジスタＨＶ−ＨＶｔでは、このままでは適正な閾値は得られない。
ＦＩＧ．１５Ｂに示すように、高閾値、高電圧トランジスタＨＶ−ＨＶｔ領域を露出するレジストマスクＰＲ６２を形成し、閾値調整ＶｔＰ２用の追加的イオン注入を行なう。追加されたイオン注入により閾値が適正な値まで高められる。その後、ホトレジストマスクＰＲ６２は除去する。
ＦＩＧ．１５Ｃに示すように、低電圧トランジスタＬＶ領域を露出するホトレジストマスクＰＲ６３を形成し、低電圧トランジスタ領域にウェルＷＰ２、チャネルストップ領域ＣＳＰ２及び閾値調整ＶｔＰ３形成用の３回のイオン注入を行なう。
この方法によれば、マスクは３枚と変わらないが、イオン注入の回数は７回と２回減少させることができる。
ＦＩＧ．１６Ａ〜１６Ｃは、工程を簡略化した他の製造方法を示す。
ＦＩＧ．１６Ａに示すように、３種類のトランジスタ領域を露出するホトレジストマスクＰＲ８１を形成し、全領域共通にウェルＷＰ、チャネルストップ領域ＣＳＰ及び閾値調整ＶｔＰ１形成用のイオン注入を行なう。閾値調整用イオン注入は、低閾値、高電圧トランジスタＨＶ−ＬＶｔに適合する様に調整した条件で行なう。その後ホトレジストマスクＰＲ８１は除去する。
ＦＩＧ．１６Ｂに示すように、高閾値、高電圧トランジスタＨＶ−ＨＶｔを露出する開口を有するホトレジストマスクＰＲ６２を形成し、閾値調整ＶｔＰ２用の追加イオン注入を行なう。レジストマスクＰＲ６２はその後除去する。
ＦＩＧ．１６Ｃに示すように、低電圧トランジスタ領域ＬＶを露出するホトレジストマスクＰＲ６３を形成し、低電圧トランジスタの閾値調整ＶｔＰ３用追加イオン注入を行なう。
この方法によれば、マスクは３枚と変らないが、イオン注入の回数は５回とさらに２回減少させることができる。
本発明者等の検討によれば、ＦＩＧ．１６Ａ〜１６Ｃの方法を用いた場合、１．２Ｖ動作トランジスタのための寄生トランジスタの閾値を高くするためにチャネルストップ領域形成用イオン注入濃度を大きくすると、それだけで５Ｖトランジスタ部の濃度が高くなりすぎる。この結果、低閾値、高電圧トランジスタＨＶ−ＬＶｔを実現することができないことが判明した。従って、工程数の最も少ないＦＩＧ．１６Ａ−１６Ｃの製造方法はそのままでは採用できない。
以下、図面を参照して本発明の実施例を説明する。
ＦＩＧ．１Ａ〜１Ｄは、本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
ＦＩＧ．１Ａに示すように、半導体基板１１の１表面に、周知の方法によりシャロートレンチアイソレーション（ＳＴＩ）１２を形成する。複数の活性領域がＳＴＩ１２により画定される。以下、活性領域とそこに形成されるトランジスタとを同一の符号で示す。イオン注入とイオン注入された領域も同一符号で示す。
図中左の活性領域には高電圧、低閾値のトランジスタＨＶ−ＬＶｔを形成する。図中中央の活性領域には、高電圧、高閾値のトランジスタＨＶ−ＨＶｔを形成する。図中右側の活性領域には、低電圧トランジスタＬＶを形成する。
先ず、３つの活性領域を露出する開口を有するホトレジストマスクＰＲ１１を形成し、各領域でＳＴＩと同等またはより深い深さ位置に極大値を有するウェルを形成するイオン注入１４及びＳＴＩと略同等の深さ位置に極大値を有するチャネルストップ領域を形成するイオン注入１５を行なう。チャネルストップ領域１５は、高電圧、低閾値トランジスタＨＶ−ＬＶｔにおいて低閾値を生成する。その後ホトレジストマスクＰＲ１１は除去する。
なお、図においては各不純物濃度のピーク部分を領域で示したが、実際の不純物濃度分布は、より幅広い領域に広がっている。極大値の位置が多少変化しても半導体装置の動作にあまり影響しない場合も多い。「同等」、「略同等」は半導体装置の動作上同一と見なせる範囲を含む。
ＦＩＧ．１Ｂに示すように、高電圧、高閾値トランジスタＨＶ−ＨＶｔ及び低電圧トランジスタＬＶを露出する開口を有するホトレジストマスクＰＲ１２を形成し、高電圧、高閾値トランジスタＨＶ−ＨＶｔ又は低電圧トランジスタＬＶに対するフィールドトランジスタの閾値を達成するドーズ量の大きい方を追加イオン注入し、チャネルストップ領域１５ｘを形成する。高電圧、高閾値トランジスタＨＶ−ＨＶｔが０．５Ｖ以上であれば、通常前者を達成するドーズ量が大きく、高電圧、高閾値トランジスタＨＶ−ＨＶｔは自由に設定できる。その後ホトレジストマスクＰＲ１２は除去する。
ＦＩＧ．１Ｃに示すように、低電圧トランジスタＬＶを開口するホトレジストマスクＰＲ１３を形成し、閾値調整用イオン注入１６を行なう。その後ホトレジストマスクＰＲ１３は除去する。
以上の工程により、３枚のマスク及び４回のイオン注入により、３種類のトランジスタに対するウェル領域を形成することができる。この方法は、例えば低電圧トランジスタがゲート長０．１３μｍ、動作電圧１．２Ｖというように微細化されたトランジスタであっても良好に行なうことができる。
なお、イオン注入する不純物をｐ型とすれば、ｎチャネルＭＯＳトランジスタを形成することができ、イオン注入する不純物をｎ型とすれば、ｐチャネルＭＯＳトランジスタを形成することができる。
ＦＩＧ．１Ｄに示すように、周知の方法により、半導体基板表面上に厚いゲート酸化膜ＧＩ１及び薄いゲート酸化膜ＧＩ２を形成し、ポリシリコンによりゲート電極を形成し、エクステンション部のイオン注入を行なった後サイドウォールスペーサを形成し、高濃度ソース／ドレイン領域に対するイオン注入を行なって各トランジスタを完成する。高電圧トランジスタ１７及び低電圧トランジスタ１８が形成される。
なお、上述の実施例においては、３つの活性領域に対し共通のウェル用イオン注入とチャネルストップ用イオン注入を行なった。ウェル用イオン注入の濃度を高く、及び／又は注入深さを浅くすることにより、高電圧、低閾値トランジスタ用のチャネルストップイオン注入を省略することも可能となる。ＦＩＧ．２Ａ〜２Ｄは、この変形例を示す。
ＦＩＧ．２Ａに示すように、３つの活性領域を露出する開口を有するホトレジストマスクＰＲ１１を形成し、３つの活性領域に対し共通のウェル領域のイオン注入１４ｓを行なう。ウェル領域用イオン注入１４ｓは、ＦＩＧ．１Ａのウェル領域用イオン注入１４と比べ、深さが浅く、濃度が高く設定されている。
このウェル用イオン注入１４ｓにより、高電圧、低閾値トランジスタＨＶ−ＬＶｔにおいては、チャネルストップ領域形成用イオン注入の役割が既に達成される。その後ホトレジストマスクＰＲ１１は除去する。
ＦＩＧ．２Ｂに示すように、高電圧、高閾値トランジスタＨＶ−ＨＶｔ及び低電圧トランジスタＬＶを露出する開口を有するホトレジストマスクＰＲ１２を形成、チャネルストップ領域形成用イオン注入１５ｙを行なう。その後ホトレジストマスクＰＲ１２は除去する。
ＦＩＧ．２Ｃに示すように、低電圧トランジスタＬＶ領域を露出する開口を有するホトレジストマスクＰＲ１３を形成し、閾値調整用イオン注入１６を行なう。その後ホトレジストマスクＰＲ１３は除去する。このようにして、３枚のマスク及び３回のイオン注入により、３種類のトランジスタを形成するウェル領域が形成される。
ＦＩＧ．２Ｄに示すように、周知の方法により高電圧用絶縁ゲート電極１７及び低電圧用絶縁ゲート電極１８を形成する。
フラッシュメモリと論理回路とを混載する場合、高電圧（５Ｖ）のｎチャネルＭＯＳトランジスタは、マイナス電圧を処理するためにトリプルウェルに形成することがある。
ＦＩＧ．１Ａ〜１Ｃの工程に、トリプルウェルを形成するイオン注入を加えた変形例を以下に説明する。
ＦＩＧ．３Ａに示すように、高電圧トランジスタＨＶ−ＬＶｔ、ＨＶ−ＨＶｔを露出する開口を有するホトレジストマスクＰＲ１４を形成し、ｎ型不純物をイオン注入し、トリプルウェル用ｎ型ウェル１９を形成する。その後ホトレジストマスクＰＲ１４は除去する。
ＦＩＧ．３Ｂに示すように、３種類のトランジスタ領域を露出する開口を有するホトレジストマスクＰＲ１１を形成し、３つのトランジスタ領域に対し、ｐ型ウェルのイオン注入１４、チャネルストップ領域のイオン注入１５を行なう。その後ホトレジストマスクＰＲ１１は除去する。
ＦＩＧ．３Ｃに示すように、高電圧、高閾値トランジスタＨＶ−ＨＶｔ及び低電圧トランジスタＬＶ領域を露出する開口を有するホトレジストマスクＰＲ１２を形成し、チャネルストップ領域形成用の追加イオン注入を行なう。チャネルストップ領域１５ｘは、当初のチャネルストップ領域１５よりも不純物濃度が高くなる。その後ホトレジストマスクＰＲ１２は除去する。
ＦＩＧ．３Ｄに示すように、低電圧用トランジスタＬＶを露出する開口を有するホトレジストマスクＰＲ１３を形成し、閾値調整用イオン注入１６を行なう。その後ホトレジストマスクＰＲ１３は除去する。
ＦＩＧ．３Ｅに示すように、ｐチャネルＭＯＳトランジスタのｎ型ウェル領域形成工程において用いるホトレジストマスクＰＲ１５に、ｎチャネルＭＯＳトランジスタ領域の周辺に、先に形成したｎ型ウェル１９の周辺と連続する領域に開口を形成する。
ｎ型ウェルのイオン注入と共に、ｐチャネルトランジスタ領域のｎ型ウェル１９の周辺部にｎ型領域２０がイオン注入され、トリプルウェル用のｎ型ウェルが形成される。このようにして、トリプルウェルを有する半導体装置が形成される。
ＦＩＧ．４Ａ〜４Ｄは、トリプルウェルを形成する他の変形例を示す。
ＦＩＧ．４Ａに示すように、高電圧トランジスタＨＶ−ＬＶｔ、ＨＶ−ＨＶｔ領域を露出する開口を有するホトレジストマスクＰＲ１４を形成し、トリプルウェル用ｎ型ウェル１９、ｐ型ウェル１４Ｈ、チャネルストップ領域１５Ｈのイオン注入を行なう。その後ホトレジストマスクＰＲ１４は除去する。
ＦＩＧ．４Ｂに示すように、高電圧、高閾値トランジスタＨＶ−ＨＶｔ、低電圧トランジスタＬＶ領域を露出する開口を有するホトレジストマスクＰＲ１２を形成し、ウェル領域用イオン注入１４Ｌ及びチャネルストップ用イオン注入１５Ｌを行なう。その後ホトレジストマスクＰＲ１２は除去する。
高電圧、高閾値トランジスタＨＶ−ＨＶｔ領域においては、２回のウェル領域用イオン注入が重畳され、不純物濃度の高いｐ型ウェル１４Ｍが形成され、２回のチャネルストップ領域用イオン注入が重畳され、不純物濃度の高いチャネルストップ領域１５Ｍが形成される。低電圧トランジスタＬＶ用領域においては、今回のイオン注入のみにより、不純物濃度の低いウェル領域１４Ｌと不純物濃度の低いチャネルストップ領域１５Ｌが形成される。
ＦＩＧ．４Ｃに示すように、低電圧トランジスタＬＶを露出する開口を有するホトレジストマスクＰＲ１３を形成し、閾値調整用イオン注入１６Ｌを行なう。低電圧トランジスタＬＶのみにおいて、閾値調整用イオン注入が行なわれる。
ＦＩＧ．４Ｄに示すように、ｎ型ウェル形成工程において、ホトレジストマスクＰＲ１５にｎ型ウェル１９周辺に連続するように開口を形成し、ｎ型不純物のイオン注入２０を行なう。トリプルウェルのｎ型ウェルが形成される。
このようにして、ＦＩＧ．３Ａ〜３Ｅに比べて、マスク一枚を減少した工程数で所望の構成のウェルを有する半導体装置を形成することができる。なお、ＰチャネルＭＯＳ装置の場合も不純物の導電型を反転して同様の製造工程を採用することができる。
ＦＩＧ．５Ａは、左側に３つのｎチャネルトランジスタ領域、右側に３つのｐチャネルトランジスタ領域を示す。ＦＩＧ．１Ａ−１Ｄに示した製造方法同様、ｎチャネルトランジスタ領域を露出するホトレジストマスクＰＲ１１を形成し、ｐ型ウェル１４、ｐ型チャネルストップ１５のイオン注入を行なう。
ｐ型ウェル１４のイオン注入は例えばＢ＋イオンを加速エネルギ４００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２でイオン注入する。ｐ型チャネルストップ１５のイオン注入は、例えばＢ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量２×１０１２でイオン注入する。その後、ホトレジストマスクＰＲ１１は除去する。
ＦＩＧ．５Ｂに示すように、高電圧、高閾値電圧ｎチャネルトランジスタＮ−ＨＶ−ＨＶｔ領域及び低電圧ｎチャネルトランジスタＮ−ＬＶ領域を露出する開口を有するホトレジストマスクＰＲ１２を形成し、チャネルストップ領域形成用追加Ｂ＋イオン注入を加速エネルギ１００ｋｅＶ、ドーズ量６×１０１２ｃｍ−２で行なう。追加イオン注入が行なわれ、不純物濃度を増加したチャネルストップ領域１５ｘが形成される。その後ホトレジストマスクＰＲ１２は除去する。
ＦＩＧ．５Ｃに示すように、ｐチャネルトランジスタ領域を露出する開口を有するホトレジストマスクＰＲ２１を形成し、ｎ型ウェル２４形成用イオン注入を行なう。Ｐ＋イオンを加速エネルギ６００ｋｅＶ、ドーズ量３．０×１０１３ｃｍ−２でイオン注入する。その後ホトレジストマスクＰＲ２１は除去する。
ＦＩＧ．５Ｄに示すように、高電圧、高閾値電圧ｐチャネルトランジスタＰ−ＨＶ−ＨＶｔ及び低電圧ＰチャネルトランジスタＰ−ＬＶ領域を露出する開口を有するホトレジストマスクＰＲ２２を形成し、チャネルストップ領域２５形成用Ｐ＋イオン注入を加速エネルギ２４０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２で行なう。その後ホトレジストマスクＰＲ２２は除去する。
ＦＩＧ．５Ｅに示すように、ｎチャネル低電圧トランジスタＮ−ＬＶを露出する開口を有するホトレジストマスクＰＲ１３を形成し、閾値調整用ｐ型不純物のＢ＋イオン注入１６を加速エネルギ１０ｋｅＶ、ドーズ量４×１０１２ｃｍ−２で行なう。その後ホトレジストマスクＰＲ１３は除去する。
ＦＩＧ．５Ｆに示すように、低電圧ｐチャネルトランジスタＰ−ＬＶを露出する開口を有するホトレジストマスクＰＲ２３を形成し、閾値調整ｎ型不純物のＡｓ＋イオン注入２６を加速エネルギ１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２で行なう。その後ホトレジストマスクＰＲ２３は除去する。
このように、６枚のマスク及び７回のイオン注入により、３種類のｎチャネルＭＯＳトランジスタ及び３種類のｐチャネルＭＯＳトランジスタのためのウェル領域を形成することができる。
ＦＩＧ．６Ａ−６Ｄは、ＦＩＧ．５Ａ〜５Ｆで形成されるトランジスタを説明するための図である．
ＦＩＧ．６Ａは、トランジスタの平面構成を概略的に示す。幅Ｗの矩形活性領域上に絶縁ゲート電極が形成される。絶縁ゲート電極Ｇの電流方向長さ（ゲート長）はＬである。
ＦＩＧ．６Ｂは、形成される各種トランジスタの特性を示す表である．低電圧ｎチャネルＭＯＳトランジスタＮ−ＬＶは、ゲート幅Ｗに対するゲート長の比Ｌ／Ｗ＝０．１１／１μｍであり、閾値Ｖｔは０．２Ｖである。ｎチャネル高電圧、高閾値ＭＯＳトランジスタＮ−ＨＶ−ＨＶｔは、Ｌ／Ｗが０．７０／１μｍであり、閾値Ｖｔは０．６Ｖである。ｎチャネル高電圧、低閾値ＭＯＳトランジスタＮ−ＨＶ−ＬＶｔは、Ｌ／Ｗ比が０．７０／１μｍであり、閾値Ｖｔは０．２Ｖである。
ｐチャネル低電圧ＭＯＳトランジスタＰ−ＬＶは、Ｌ／Ｗが０．１１／１μｍであり、閾値Ｖｔは−０．２Ｖである。ｐチャネル高電圧、高閾値ＭＯＳトランジスタＰ−ＨＶ−ＨＶｔは、Ｌ／Ｗ比が０．７０／１μｍであり、閾値Ｖｔは−０．６Ｖである。ｐチャネル高電圧、低閾値ＭＯＳトランジスタＰ−ＨＶ−ＬＶｔは、Ｌ／Ｗ比が０．７０／１μｍであり、閾値Ｖｔは−０．２Ｖである。
ＦＩＧ．６Ｃは、ｎチャネルＭＯＳトランジスタ領域の不純物濃度分布を示す。横軸が基板表面からの深さ、縦軸がボロン濃度を示す。曲線Ｎ−ＬＶ、Ｎ−ＨＶ−ＨＶｔ、Ｎ−ＨＶ−ＬＶｔは、それぞれｎチャネル低電圧トランジスタ領域、ｎチャネル高電圧、高閾値トランジスタ領域、ｎチャネル高電圧、低閾値トランジスタ領域の不純物濃度分布を示す。
ウェルのイオン注入は３種類のトランジスタ領域に対して共通である。素子分離領域と略同等深さのチャネルストップ領域のイオン注入はｎチャネル高電圧、低閾値トランジスタ領域においては１回のみのイオン注入に対応して低く、ｎチャネル、高電圧、高閾値トランジスタ領域およびｎチャネル低電圧トランジスタ領域においては２回のイオン注入に対応して高い。
基板のより浅い領域においては、低電圧トランジスタＮ−ＬＶ領域において閾値調整用イオン注入に対応して高いｐ型濃度ピークが形成されている。
ＦＩＧ．６Ｄは、ｐチャネルＭＯＳトランジスタ領域における不純物濃度分布を示すグラフである。横軸が基板表面からの深さ、縦軸がｎ型不純物濃度を示す。曲線Ｐ‐ＬＶ、Ｐ−ＨＶ−ＨＶｔ、Ｐ−ＨＶ−ＬＶｔは、それぞれｐチャネル低電圧トランジスタ、ｐチャネル高電圧、高閾値トランジスタ、ｐチャネル高電圧、低閾値トランジスタ領域の不純物濃度分布を示す。ウェルのイオン注入は共通である。
素子分離領域と略同等の深さのチャネルストップのイオン注入は、高電圧、高閾値トランジスタ領域、低電圧トランジスタ領域のみに行なわれ、ピーク左側の不純物濃度を高くしている。さらに浅い領域において、低電圧トランジスタ領域において閾値調整用イオン注入によりｎ型不純物のピークが形成されている。
次に、フラッシュメモリセルを混載した０．１３μｍロジックプロセスについてより詳細に説明する。
ＦＩＧ．７は、この半導体装置に集積化される１１種類のトランジスタを列挙したものである。トランジスタＦＭは、フラッシュメモリセルを表わす。高電圧、低閾値トランジスタＮ−ＨＶ−ＬＶｔは、高耐圧で低い閾値を有するｎチャネルＭＯＳトランジスタである。高電圧、高閾値トランジスタＮ−ＨＶ−ＨＶｔは、高耐圧、高閾値のｎチャネルＭＯＳトランジスタである。高電圧、低閾値トランジスタＰ−ＨＶ−ＬＶｔは高耐圧、低閾値のｐチャネルＭＯＳトランジスタである。高電圧、高閾値トランジスタＰ−ＨＶ−ＨＶｔは、高耐圧、高閾値のｐチャネルＭＯＳトランジスタである。
中耐圧トランジスタＮ−ＭＶは、入出力インターフェイスに用いられる例えば２．５Ｖ動作のｎチャネルＭＯＳトランジスタである。中耐圧トランジスタＰ−ＭＶは、入出力インターフェイスに用いられる例えば２．５Ｖ動作のｐチャネルＭＯＳトランジスタである。
低電圧、高閾値トランジスタＮ‐ＬＶ−ＨＶｔは、低耐圧、高閾値のｎチャネルＭＯＳトランジスタである。低電圧、低閾値トランジスタＮ−ＬＶ−ＬＶｔは、低耐圧、低閾値のｎチャネルＭＯＳトランジスタである。低電圧、高閾値トランジスタＰ‐ＬＶ‐ＨＶｔは、低耐圧、高閾値のｐチャネルＭＯＳトランジスタである。低電圧、低閾値トランジスタＰ−ＬＶ−ＬＶｔは、低耐圧、低閾値のｐチャネルＭＯＳトランジスタである。
ｎチャネル高電圧トランジスタ及びフラッシュメモリセルは、ｎ型ウェル１９内のｐ型ウェル１４内に形成される。ｎチャネルトランジスタはｐ型ウェル１４内に形成され、ｐチャネルＭＯＳトランジスタはｎ型ウェル２４に形成される。高耐圧、低閾値ｐチャネルＭＯＳトランジスタＰ−ＨＶ−ＬＶｔ以外のトランジスタには、チャネルストップ領域１５、２５が形成されている。
低電圧、高閾値トランジスタＮ−ＬＶ−ＨＶｔ、Ｐ−ＬＶ−ＨＶｔには、閾値調整用イオン注入１６、２６が形成されている。中電圧トランジスタＮ‐ＭＶ、Ｐ‐ＭＶには、閾値調整用イオン注入３７、３８が形成されている。フラッシュメモリＦＭには、閾値調整用イオン注入３６が形成されている。閾値調整用イオン注入とチャネルストップ領域とが協働してトランジスタの閾値を調整している。
以下、ＦＩＧ．７に示す半導体装置を製造する製造工程について説明する。
ＦＩＧ．８Ａに示すように、半導体基板１１にＳＴＩ１２を形成し、次いでシリコン基板表面を熱酸化し、例えば厚さ１０ｎｍの酸化シリコン膜１３を形成する。
ＦＩＧ．８Ｂに示すように、フラッシュメモリセルＦＭ及び高電圧ｎチャネルＭＯＳトランジスタＮ−ＨＶ領域を露出するホトレジストマスクＰＲ１４を形成し、ｎ型ウェル形成用のＰ＋イオンを加速エネルギ２ＭｅＶ、ドーズ量２×１０１３ｃｍ−２でイオン注入する。その後レジストマスクＰＲ１４は除去する。
ＦＩＧ．８Ｃに示すように、フラッシュメモリＦＭ及びｎチャネルＭＯＳトランジスタ領域を露出する開口を有するホトレジストマスクＰＲ１１を形成し、ｐ型ウェル形成用のＢ＋イオンを加速エネルギ４００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２でイオン注入し、さらにチャネルストップ領域形成用のＢ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量２×１０１２ｃｍ−２でイオン注入する。その後レジストマスクＰＲ１１は除去する。このようにして、ｐ型ウェル１４及びチャネルストップ領域１５が形成される。
ＦＩＧ．８Ｄに示すように、フラッシュメモリＦＭ及び高電圧、低閾値ｎチャネルトランジスタＮ−ＨＶ−ＬＶｔを除くｎチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ１２を形成し、チャネルストップ領域形成用のＢ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量６×１０１２で追加的にイオン注入する。追加イオン注入をされたチャネルストップ領域１５ｘが形成される。その後レジストマスクＰＲ１２は除去する。
ＦＩＧ．８Ｅに示すように、ｐチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ２１を形成し、ｎ型ウェル２４形成用のＰ＋イオンを加速エネルギ６００ｋｅＶ、ドーズ量３．０×１０１３ｃｍ−２でイオン注入する。その後レジストマスクＰＲ２１は除去する。
ＦＩＧ．８Ｆに示すように、高電圧、低閾値トランジスタを除くｐチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ２２を形成し、チャネルストップ領域２５形成用のＰ＋イオンを加速エネルギ２４０ｋｅＶ、ドーズ量５．０×１０１２ｃｍ−２でイオン注入する。その後レジストマスクＰＲ２２は除去する。
ＦＩＧ．８Ｇに示すように、フラッシュメモリセルＦＭを露出するレジストマスクＰＲ３１を形成し、閾値調整用領域３６を形成するＢ＋イオンを加速エネルギ４０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２でイオン注入する。その後レジストマスクＰＲ３１は除去する。
ＦＩＧ．８Ｈに示すように、半導体基板表面の酸化シリコン膜１３をＨＦ溶液により除去する。活性領域のシリコン表面が露出する。
ＦＩＧ．８Ｉに示すように、半導体基板表面を熱酸化し、厚さ約１０ｎｍのトンネル酸化膜を成長する。トンネル酸化膜上に、厚さ約９０ｎｍの燐（Ｐ）をドープしたアモルファスシリコン膜をＣＶＤにより堆積し、フローティングゲート３１の形状にパターニングする。なお、アモルファスシリコン膜は、その後の熱処理によりポリシリコン膜に変換される。
フローティングゲート３１を覆うように酸化シリコン膜及び窒化シリコン膜をそれぞれ５ｎｍ、１０ｎｍ、ＣＶＤで堆積する。窒化シリコン膜表面を約５ｎｍ厚熱酸化して約１０ｎｍ厚の酸化シリコン膜とし、全体として厚さ２０ｎｍ程度のＯＮＯ膜３２を成長する。
ＦＩＧ．８Ｊに示すように、中電圧ｎチャネルＭＯＳトランジスタＮ−ＭＶを露出するレジストマスクＰＲ３２を形成し、閾値調整用領域３７を形成するＢ＋イオンを加速エネルギ３０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２でイオン注入する。その後レジストマスクＰＲ３２は除去する。
ＦＩＧ．８Ｋに示すように、中電圧ｐチャネルＭＯＳトランジスタＰ−ＭＶを露出するレジストマスクＰＲ３３を形成し、閾値調整用領域３８を形成するＡｓ＋イオンを加速エネルギ１５０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２でイオン注入する。その後レジストマスクＰＲ３３は除去する。
ＦＩＧ．８Ｌに示すように、低電圧、高閾値ｎチャネルトランジスタＮ−ＬＶ−ＨＶｔ領域を露出するレジストマスクＰＲ１３を形成し、閾値調整用領域１６を形成するＢ＋イオンを加速エネルギ１０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２でイオン注入する。その後レジストマスクＰＲ１３は除去する。
ＦＩＧ．８Ｍに示すように、低電圧、高閾値ｐチャネルＭＯＳトランジスタＰ−ＬＶ−ＨＶｔを露出するホトレジストマスクＰＲ２３を形成し、閾値調整用領域２６を形成するＡｓ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２でイオン注入する。その後レジストマスクＰＲ２３は除去する。
なお、低電圧トランジスタには、エクステンション形成用マスクを用いてポケット形成用イオン注入も行う。この条件によっても閾値は制御される。ここで、低電圧低閾値トランジスタには、閾値制御用イオン注入がされていないが、ポケット注入により０．１Ｖ程度の閾値になる。同様、低電圧、高閾値トランジスタの閾値は、０．２Ｖ程度になる．
ＦＩＧ．８Ｎに示すように、フラッシュメモリセルＦＭを覆うレジストマスクＰＲ３４を形成し、ＦＭ以外の領域のＯＮＯ膜３２を除去する。その後、レジストマスクＰＲ３４は除去する。
ＦＩＧ．８Ｏ示すように、基板表面を熱酸化し、厚さ１３ｎｍの酸化シリコン膜４１を形成する。
ＦＩＧ．８Ｐに示すように、フラッシュメモリセル及び高電圧トランジスタを覆うレジストマスクＰＲ４１を形成し、露出した領域上の酸化シリコン膜４１を除去する。その後レジストマスクＰＲ４１は除去する。
ＦＩＧ．８Ｑに示すように、露出した基板表面に例えば厚さ４．５ｎｍの酸化シリコン膜４２を熱酸化法により形成し、レジストマスクＰＲ４２を用いて低電圧トランジスタ領域の熱酸化膜４２を除去する。
ＦＩＧ．８Ｒに示すように、さらに露出した基板表面に例えば厚さ２．２ｎｍの酸化シリコン膜４３を熱酸化法により形成する。
ＦＩＧ．８Ｓに示すように、３種類のゲート絶縁膜を形成した基板表面上に、厚さ１８０ｎｍのポリシリコン膜をＣＶＤにより形成し、その上に厚さ３０ｎｍの窒化シリコン膜をプラズマＣＶＤにより形成する。窒化シリコン膜は、反射防止膜として機能し、さらにエッチングマスクとして用いることができる。ホトリソグラフィとパターニングによりフラッシュメモリセルのゲート電極４４Ｆをパターニングする。
ＦＩＧ．８Ｔに示すように、フラッシュメモリセルのゲート電極側面を熱酸化し、ソース／ドレイン領域のイオン注入を行なう。さらにフラッシュメモリセルのゲート電極を覆う窒化シリコン膜等の絶縁膜を熱ＣＶＤ法により形成し、リアクティブイオンエッチング（ＲＩＥ）を行なってゲート電極側壁上に窒化シリコン膜のサイドウォールスペーサ４６を形成する。ポリシリコン膜上の窒化シリコン膜はＲＩＥと同時に除去する。その後、論理回路領域のトランジスタに対し、ゲート電極４４Ｌをパターニングする。
ＦＩＧ．８Ｕに示すように、低電圧ｐチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ４３を形成し、ソース／ドレインのエクステンションを形成するＢ＋イオンを加速エネルギ０．５ｋｅＶ、ドーズ量３．６×１０１４ｃｍ−２でイオン注入する。さらに同一マスクを用いて、ポケットを形成するＡｓ＋イオンを加速エネルギ８０ｋｅＶ、ドーズ量各６．５×１０１２ｃｍ−２で、法線から２８度傾いた４方向からイオン注入する。
ポケット付エクステンション４７が形成される。エクステンションとポケットはどちらを先に作成してもよい．その後レジストマスクＰＲ４３は除去する。
ＦＩＧ．９Ａ、９Ｂを参照し、ポケット領域形成工程をより詳細に説明する。レジストマスクＰＲ４３は、低電圧トランジスタ領域に開口を有する。この基板表面に対し、法線方向から所定角度傾いた方向から、不純物イオンをイオン注入する。このようにして、ポケット領域４７Ｐが形成される。ポケット領域４７Ｐは、ソース／ドレイン領域とは逆導電型の領域である。
ＦＩＧ．９Ｂに示すように、基板法線方向に沿って、高濃度ソース／ドレインと同導電型のエクステンション４７Ｅ形成用のイオン注入を行なう。エクステンション部４７Ｅは、少なくともその先端がポケット領域４７Ｐに囲まれた形状となる。逆導電型のポケット領域を形成することにより、パンチスルーが防止されると共に、トランジスタの閾値電圧も調整される。
ＦＩＧ．８Ｖに示すように、低電圧ｎチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ４４を形成し、低電圧ｎチャネルＭＯＳトランジスタ領域にエクステンション領域及びポケット領域形成用のイオン注入を行なう。
例えば、エクステンション領域形成のため、Ａｓ＋イオンを加速エネルギ３ｋｅＶ、ドーズ１．１×１０１５ｃｍ−２でイオン注入し、ポケット領域形成用にＢＦ２ ＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量各９．５×１０１２ｃｍ−２で法線方向より２８度傾いた４方向からイオン注入する。このようにして、ポケット領域を備えたエクステンション４８が形成される。その後レジストマスクＰＲ４４は除去する。
ＦＩＧ．８Ｗに示すように、中電圧ｐチャネルＭＯＳトランジスタＰ−ＭＶを露出するレジストマスクＰＲ４５を形成し、エクステンション４９を形成するＢＦ２ ＋を加速エネルギ１０ｋｅＶ、ドーズ量７．０×１０１３ｃｍ−２でイオン注入する。その後レジストマスクＰＲ４５は除去する。
ＦＩＧ．８Ｘに示すように、中電圧ｎチャネルＭＯＳトランジスタＮ−ＭＶを露出するレジストマスクＰＲ４６を形成し、エクステンション５０形成用のＰ＋イオンを加速エネルギ１０ｋｅＶ，ドーズ量３．０×１０１３ｃｍ−２でイオン注入する。さらに、Ａｓ＋イオンを加速エネルギ１０ｋｅＶ、ドーズ量２．０×１０１３ｃｍ−２イオン注入する。Ａｓは、ソースドレイン電流Ｉｄｓを大きくするために追加注入されている。Ｐは、ホットキャリア耐性を高める機能も有する。Ａｓイオン注入を除くと、寄生抵抗が増し、Ｉｄｓは１０％程度減少する。その後レジストマスクＰＲ４６は除去する。
ＦＩＧ．８Ｙに示すように、高電圧ｐチャネルＭＯＳトランジスタＰ−ＨＶを露出するレジストマスクＰＲ４７を形成し、エクステンショ部５１を形成するＢＦ２ ＋イオンを加速エネルギ８０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２でイオン注入する。その後レジストマスクＰＲ４７は除去する。
ＦＩＧ．８Ｚに示すように、高電圧ｎチャネルＭＯＳトランジスタＮ−ＨＶを露出するレジストマスクＰＲ４８を形成し、エクステンション５２を形成するＰ＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量４．０×１０１３ｃｍ−２でイオン注入する。その後レジストマスクＰＲ４８は除去する。
ＦＩＧ．８ＺＡに示すように、基板全面に酸化シリコン膜を形成し、リアクティブイオンエッチングを行なってサイドウォールスペーサ５４を形成する。ｎチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ４９を形成し、ソース／ドレイン領域５５形成用のＰ＋イオンを加速エネルギ１０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２でイオン注入する。なお、ｎ型ソース／ドレイン領域５５が形成されると共に、ゲート電極がｎ型にドーピングされる。その後レジストマスクＰＲ４９は除去する。
ＦＩＧ．８ＺＢに示すように、ｐチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ５０を形成し、ソース／ドレイン領域５６形成用のＢ＋イオンを加速エネルギ５ｋｅＶ、ドーズ量４．０×１０１５ｃｍ−２でイオン注入する。ｐ型ソース／ドレイン領域５６が形成されると共に、ゲート電極がｐ型にドーピングされる。その後レジストマスクＰＲ５０は除去する。
ＦＩＧ．８ＺＣに示すように、ゲート電極を覆う層間絶縁膜６０を形成し、コンタクトホールを形成する。コンタクトホールを埋め込む導電性プラグ６１を形成し、さらに表面に配線６２を形成する。その後、必要に応じて絶縁膜、配線を形成し、多層配線を形成して半導体装置を完成する。
ＦＩＧ．１０Ａ〜１０Ｊは、さらに工程数を減少することのできるＣＭＯＳ半導体装置の製造方法を示す。
ＦＩＧ．１０Ａに示すように、ｎチャネルトランジスタ領域を露出するレジストマスクＰＲ１１を形成し、ウェル領域１４を形成するＢ＋イオンを加速エネルギ４００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２でイオン注入し、さらにチャネルストップ領域１５を形成するＢ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量８×１０１２ｃｍ−２でイオン注入する。その後レジストマスクＰＲ１１は除去する。
ドーズ量８×１０１２ｃｍ−２は、Ｆｉｇｓ．５Ａ，５Ｂの２回のイオン注入のドーズ量の和に等しい。全ｎチャネルトランジスタ領域に同一ドーズ量のチャネルストップ領域を形成したため、高電圧、低閾値ｎチャネルＭＯＳトランジスタＮ−ＨＶ−ＬＶｔにおいては閾値が所望の値よりも大きくなってしまう。
ＦＩＧ．１０Ｂに示すように、ｐチャネルＭＯＳトランジスタ領域を露出するレジストマスクＰＲ２１を形成し、ｎ型ウェル領域２４を形成するＰ＋イオンを加速エネルギ６００ｋｅＶ、ドーズ量３．０×１０１３ｃｍ−２でイオン注入する。その後レジストマスクＰＲ２１は除去する。
ＦＩＧ．１０Ｃに示すように、高電圧、高閾値ｐチャネルトランジスタＰ−ＨＶ−ＨＶｔ及び低電圧ｐチャネルトランジスタＰ−ＬＶを露出するレジストマスクＰＲ２２を形成し、ｎ型チャネルストップ領域２５を形成するＰ＋イオンを加速エネルギ２４０ｋｅＶ、ドーズ量５．０×１０１２ｃｍ−２でイオン注入する。その後レジストマスクＰＲ２２は除去する。
ＦＩＧ．１０Ｄに示すように、低電圧及び高電圧、低閾値ｎチャネルトランジスタＮ−ＬＶ、Ｎ−ＨＶ−ＬＶｔを露出するレジストマスクＰＲ５１を形成し、閾値調整領域１６を形成するＢ＋イオンを加速エネルギ１０ｋｅＶ、ドーズ量２．５×１０１２ｃｍ−２でイオン注入する。このドーズ量は、例えばＦＩＧ．５Ｅのイオン注入のドーズ量４×１０１２ｃｍ−２より少ない。
その後レジストマスクＰＲ５１は除去する。
ＦＩＧ１０Ｅに示すように、高電圧、低閾値ｎチャネルトランジスタＮ−ＨＶ−ＬＶｔ及び低電圧ｐチャネルトランジスタＰ−ＬＶを露出するレジストマスクＰＲ５２を形成し、低電圧ｐチャネルＭＯＳトランジスタの閾値調整領域２６を形成するＡｓ＋イオンを加速エネルギ１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２でイオン注入する。このドーズ量は、ＦＩＧ．５Ｆのイオン注入のドーズ量と同一である。
高電圧、低閾値ｎチャネルトランジスタＮ−ＨＶ−ＬＶｔにおいては、閾値調整用にボロン（Ｂ）と砒素（Ａｓ）とがイオン注入されるが、分布が異なるため閾値は所望の値０．２Ｖとなる。その後レジストマスクＰＲ５２は除去する。
その後、公知の方法により２種類の厚さを有するゲート絶縁膜を成長し、ゲート電極をその上に形成する。なお、低電圧ｎチャネルトランジスタＮ−ＬＶにおいては、閾値調整領域１６のドーズ量が不足して閾値が低くなっている。
ＦＩＧ．１０Ｆに示すように、低電圧ｐチャネルトランジスタＰ−ＬＶを露出するレジストマスクＰＲ２３を形成し、エクステンション及びポケットのイオン注入を行なう。エクステンションは、Ｂ＋イオンを加速エネルギ０．５ｋｅＶ、ドーズ量３．６×１０１４ｃｍ−２でイオン注入する。ポケットは、Ａｓ＋イオンを加速エネルギ８０ｋｅＶ、ドーズ量各６．５×１０１２ｃｍ−２で法線方向から２８度傾いた４方向からイオン注入する。このイオン注入条件は、ＦＩＧ．8Ｕのイオン注入条件と同一である。その後レジストマスクＰＲ２３は除去する。
ＦＩＧ．１０Ｇに示すように、低電圧ｎチャネルトランジスタＮ−ＬＶを露出するレジストマスクＰＲ１３を形成し、Ａｓ＋イオンを加速エネルギ３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、エクステンションを形成する。ＢＦ２ ＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量各１．２×１０１３ｃｍ−２で法線方向から２８度傾いた４方向からイオン注入し、ポケットを形成する。ポケットのドーズ量１．２×１０１３ｃｍ−２は、前述の実施例のＦＩＧ．８Ｖでポケットを形成するＢＦ２のドーズ量９．５×１０１２ｃｍ−２よりも増加しており、結果として閾値を高める効果を有する。このようにして、低電圧ｎチャネルトランジスタの閾値が適正な値に調整される。その後レジストマスクＰＲ１３は除去する。
ＦＩＧ．１０Ｈに示すように、高電圧ｐチャネルトランジスタ領域を露出するレジストマスクＰＲ２４を形成し、エクステンションを形成するイオン注入を行なう。例えばＢＦ２ ＋イオンを加速エネルギ８０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２でイオン注入する。ＦＩＧ．８Ｙのイオン注入と同一条件である。その後レジストマスクＰＲ２４は除去する。
ＦＩＧ．１０Ｉに示すように、高電圧ｎチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ１４を形成し、エクステンションを形成するイオン注入を行なう。例えばＰ＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量４．０×１０１３ｃｍ−２でイオン注入する。ＦＩＧ．８Ｚのイオン注入条件と同一条件である。その後、サイドウォールスペーサの形成及び高濃度ソース／ドレイン領域のイオン注入を行なう。
ＦＩＧ．１０Ｊがこのようにして形成された半導体装置の構成を概略的に示す。ポケットを備えたトランジスタにおいては、ポケットの不純物濃度によっても閾値を調整できる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、イオン注入する不純物の加速エネルギ、ドーズ量等は設計に合わせて変更する。ハードマスク層として種々の絶縁物を用いることができる。その他種々の変更、改良、組み合せが可能なことは当業者に自明であろう。
システムオンチップ等複数種類の半導体回路を混載した半導体装置に広く用いることができる。

Claims (2)

  1. 半導体基板の表面から第１の深さ位置に達するように形成された素子分離領域と、
    前記半導体基板に形成された第１導電型の第１および第２のウェルと、
    前記第１のウェルに形成され、第１の厚さのゲート絶縁膜と、前記第１導電型と逆の第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタと、
    前記第２のウェルに形成され、前記第１の厚さより薄い第２の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタと、
    前記半導体基板に形成された前記第１導電型の第３のウェルと、
    前記第３のウェルに形成され、前記第１の厚さのゲート絶縁膜と、前記第２導電型のソース／ドレイン領域およびゲート電極とを有する第３のトランジスタと、
    を有し、前記第１のウェルは、前記第１の深さ位置と同等又はより深い深さ位置にのみ極大値を有する第１の不純物濃度分布を有し、前記第２のウェルは、前記第１のウェルと同一の第１の不純物濃度分布に前記第１の深さ位置より浅い第２の深さ位置に極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さ位置にも極大値を示す第２の不純物濃度分布を有し、
    前記第１の不純物濃度分布は、前記第１の深さ位置と同等又はより深い位置に極大値を有する第３の不純物濃度分布と、前記第１の深さ位置と同等の位置に極大値を有する第４の不純物濃度分布とを重ね合わせたものであり、
    前記第３のウェルは、前記第４の不純物濃度分布の極大値と等しい深さ位置に前記第４の不純物濃度分布の極大値よりも小さな極大値を有する第５の不純物濃度分布と、前記第３の不純物濃度分布とを重ね合わせた不純物濃度分布を有する半導体装置。
  2. 半導体基板の表面から第１の深さ位置に達するように形成された素子分離領域と、
    前記半導体基板に形成された第１導電型の第１および第２のウェルと、
    前記第１のウェルに形成され、第１の厚さのゲート絶縁膜と、前記第１導電型と逆の第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタと、
    前記第２のウェルに形成され、前記第１の厚さより薄い第２の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタと、
    前記半導体基板に形成された前記第２導電型の第４および第５のウェルと、
    前記第４のウェルに形成され、前記第１の厚さのゲート絶縁膜と、前記第１導電型のソース／ドレイン領域およびゲート電極とを有する第４のトランジスタと、
    前記第５のウェルに形成され、前記第２の厚さのゲート絶縁膜と、前記第１導電型のソース／ドレイン領域およびゲート電極とを有する第５のトランジスタと、
    前記半導体基板に形成された前記第２導電型の第６のウェルと、
    前記第６のウェルに形成され、前記第１の厚さのゲート絶縁膜と、前記第１導電型のソース／ドレイン領域およびゲート電極とを有する第６のトランジスタと、
    を有し、
    前記第１のウェルは、前記第１の深さ位置と同等又はより深い深さ位置にのみ極大値を有する第１の不純物濃度分布を有し、前記第２のウェルは、前記第１のウェルと同一の第１の不純物濃度分布に前記第１の深さ位置より浅い第２の深さ位置に極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さ位置にも極大値を示す第２の不純物濃度分布を有し、
    前記第４のウェルは、前記第１の深さ位置と同等、又はより深い深さ位置にのみ極大値を有する第６の不純物濃度分布を有し、前記第５のウェルは、前記第４のウェルと同一の第６の不純物濃度分布に、前記第１の深さ位置より浅い深さ位置に極大値を有する不純物濃度分布を重ね合わせた第７の不純物濃度分布を有し、
    前記第６の不純物濃度分布は、前記第１の深さ位置と同等又はより深い位置に極大値を有する第８の不純物濃度分布と、前記第１の深さ位置と同等の位置に極大値を有する第９の不純物濃度分布とを重ね合わせたものであり、
    前記第６のウェルは、前記第９の不純物濃度分布の極大値と等しい深さ位置に前記第９の不純物濃度分布の極大値よりも小さな極大値を有する第１０の不純物濃度分布と、前記第８の不純物濃度分布とを重ね合わせた不純物濃度分布を有する半導体装置。
JP2004570847A 2003-04-10 2003-04-10 半導体装置 Expired - Fee Related JP4942009B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/004589 WO2004093192A1 (ja) 2003-04-10 2003-04-10 半導体装置とその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009218612A Division JP5110062B2 (ja) 2009-09-24 2009-09-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2004093192A1 JPWO2004093192A1 (ja) 2006-07-06
JP4942009B2 true JP4942009B2 (ja) 2012-05-30

Family

ID=33193196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004570847A Expired - Fee Related JP4942009B2 (ja) 2003-04-10 2003-04-10 半導体装置

Country Status (7)

Country Link
US (2) US7323754B2 (ja)
EP (1) EP1612861B1 (ja)
JP (1) JP4942009B2 (ja)
CN (1) CN100514650C (ja)
AU (1) AU2003236078A1 (ja)
TW (1) TWI229450B (ja)
WO (1) WO2004093192A1 (ja)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3911585B2 (ja) * 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
JP4331690B2 (ja) * 2003-04-30 2009-09-16 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
WO2004112145A1 (ja) * 2003-06-10 2004-12-23 Fujitsu Limited パンチスルー耐性を向上させた半導体集積回路装置およびその製造方法、低電圧トランジスタと高電圧トランジスタとを含む半導体集積回路装置
JP4664631B2 (ja) * 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
JP2006310602A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置およびその製造方法
JP2007088054A (ja) * 2005-09-20 2007-04-05 Nec Electronics Corp 半導体装置
KR100719219B1 (ko) * 2005-09-20 2007-05-16 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100677998B1 (ko) * 2005-09-30 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
JP4825541B2 (ja) * 2006-02-23 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4819548B2 (ja) * 2006-03-30 2011-11-24 富士通セミコンダクター株式会社 半導体装置
WO2008001458A1 (en) 2006-06-30 2008-01-03 Fujitsu Microelectronics Limited Semiconductor device and semiconductor manufacturing method
US7750374B2 (en) * 2006-11-14 2010-07-06 Freescale Semiconductor, Inc Process for forming an electronic device including a transistor having a metal gate electrode
US8390026B2 (en) 2006-11-14 2013-03-05 Freescale Semiconductor, Inc. Electronic device including a heterojunction region
JP2008153621A (ja) * 2006-11-22 2008-07-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5205779B2 (ja) 2007-03-20 2013-06-05 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体装置
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
JP2008300643A (ja) * 2007-05-31 2008-12-11 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2009176997A (ja) * 2008-01-25 2009-08-06 Panasonic Corp 半導体装置及びその製造方法
TWI358774B (en) 2008-03-21 2012-02-21 Vanguard Int Semiconduct Corp Semiconductor device and fabrication method thereo
CN101552235B (zh) * 2008-04-03 2012-02-22 世界先进积体电路股份有限公司 半导体装置及其制造方法
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
DE112011101442B4 (de) * 2010-04-26 2022-05-12 Mitsubishi Electric Corporation Halbleitervorrichtung
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377772B2 (en) * 2010-08-17 2013-02-19 Texas Instruments Incorporated CMOS integration method for optimal IO transistor VT
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) * 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP6024354B2 (ja) * 2012-10-02 2016-11-16 富士通セミコンダクター株式会社 半導体集積回路装置及びその製造方法
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US10340343B2 (en) 2017-10-31 2019-07-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US11114348B2 (en) * 2017-12-04 2021-09-07 Microsemi Soc Corp. Hybrid high-voltage low-voltage FinFET device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204025A (ja) * 1995-01-20 1996-08-09 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置の製造方法
JPH08204022A (ja) * 1995-01-20 1996-08-09 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH0945792A (ja) * 1995-07-31 1997-02-14 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置の製造方法
JPH11135750A (ja) * 1997-10-31 1999-05-21 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2000216268A (ja) * 1999-01-27 2000-08-04 Nec Corp 半導体装置の製造方法
JP2000323587A (ja) * 1999-05-10 2000-11-24 Nikon Corp Ｃｍｏｓ半導体装置及びその製造方法
JP2001085533A (ja) * 1999-09-14 2001-03-30 Denso Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100220252B1 (ko) 1996-12-28 1999-09-15 김영환 반도체 소자의 제조방법
JPH11289061A (ja) 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体装置の製造方法
JP4304778B2 (ja) 1998-09-08 2009-07-29 株式会社デンソー 半導体装置
JP4068746B2 (ja) 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
KR100295685B1 (ko) 1999-05-10 2001-07-12 김영환 반도체 메모리 소자 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204025A (ja) * 1995-01-20 1996-08-09 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置の製造方法
JPH08204022A (ja) * 1995-01-20 1996-08-09 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH0945792A (ja) * 1995-07-31 1997-02-14 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置の製造方法
JPH11135750A (ja) * 1997-10-31 1999-05-21 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2000216268A (ja) * 1999-01-27 2000-08-04 Nec Corp 半導体装置の製造方法
JP2000323587A (ja) * 1999-05-10 2000-11-24 Nikon Corp Ｃｍｏｓ半導体装置及びその製造方法
JP2001085533A (ja) * 1999-09-14 2001-03-30 Denso Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US7323754B2 (en) 2008-01-29
JPWO2004093192A1 (ja) 2006-07-06
EP1612861B1 (en) 2018-10-03
EP1612861A4 (en) 2008-09-17
US20050230781A1 (en) 2005-10-20
US7605041B2 (en) 2009-10-20
WO2004093192A1 (ja) 2004-10-28
CN100514650C (zh) 2009-07-15
AU2003236078A1 (en) 2004-11-04
EP1612861A1 (en) 2006-01-04
TWI229450B (en) 2005-03-11
CN1701442A (zh) 2005-11-23
US20080090364A1 (en) 2008-04-17
TW200423398A (en) 2004-11-01

Similar Documents

Publication Publication Date Title
JP4942009B2 (ja) 半導体装置
JP4850174B2 (ja) 半導体装置及びその製造方法
EP0749165B1 (en) Thin film transistor in insulated semiconductor substrate and manufacturing method thereof
US6844578B2 (en) Semiconductor integrated circuit device and manufacturing method therefor
JPWO2004112139A1 (ja) 半導体装置とその製造方法
JP2003163282A (ja) 多動作電圧垂直置換ゲート（ｖｒｇ）トランジスタ
JPH07183393A (ja) 半導体装置の製造方法
JP2921468B2 (ja) 半導体メモリ装置
JP3227983B2 (ja) 半導体装置及びその製造方法
JPH10223771A (ja) 半導体装置とその製造方法
US6342413B1 (en) Method of manufacturing semiconductor device
JP2006005294A (ja) 半導体装置
JPH1084045A (ja) 半導体集積回路装置およびその製造方法
JPH08186179A (ja) 相補型半導体装置
JP5110062B2 (ja) 半導体装置の製造方法
JP5141667B2 (ja) 半導体装置とその製造方法
JPS62149163A (ja) 相補型ｍｏｓ集積回路の製造方法
JP2007227536A (ja) 半導体装置およびその製造方法
KR100793672B1 (ko) 반도체 장치와 그 제조 방법
KR20080022275A (ko) 디이모스 소자의 제조 방법
JP2003051552A (ja) 半導体集積回路装置の製造方法
JP2005142362A (ja) 半導体装置及びその製造方法
JPH08111511A (ja) 半導体装置の製造方法
KR20020013072A (ko) 반도체소자의 제조방법
JPH10290004A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090317

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090924

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20091009

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20091030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120223

R150 Certificate of patent or registration of utility model

Ref document number: 4942009

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150309

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees