JP2000216268A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000216268A JP2000216268A JP11018290A JP1829099A JP2000216268A JP 2000216268 A JP2000216268 A JP 2000216268A JP 11018290 A JP11018290 A JP 11018290A JP 1829099 A JP1829099 A JP 1829099A JP 2000216268 A JP2000216268 A JP 2000216268A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- film
- thin
- resist pattern
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 69
- 239000010409 thin film Substances 0.000 claims abstract description 138
- 239000010408 film Substances 0.000 claims abstract description 131
- 238000005468 ion implantation Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 47
- 150000002500 ions Chemical class 0.000 claims description 41
- 238000002513 implantation Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 14
- 229910052698 phosphorus Inorganic materials 0.000 claims description 14
- 239000011574 phosphorus Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 11
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 230000007261 regionalization Effects 0.000 abstract description 6
- 230000009977 dual effect Effects 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/60—Peripheral circuit regions
- H10B20/65—Peripheral circuit regions of memory structures of the ROM only type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ＲＯＭ機能を付加した複数種類（例えば２電源
系）のＣＭＯＳトランジスタを製造するに際し、イオン
注入の回数及びレジストパターン形成の回数を減らし、
製造工数を削減することができる半導体装置の製造方法
の提供。 【解決手段】薄膜ＣＭＯＳトランジスタ（図１の領域
Ａ）と厚膜ＣＭＯＳトランジスタ（図１の領域Ｂ）とＲ
ＯＭコードトランジスタ（図１の領域Ｃ）の５種類のＭ
ＯＳトランジスタからなる半導体装置の製造方法におい
て、ＲＯＭコードトランジスタのチャネル表面に反転層
（図１の１３）を形成するためのイオン注入と薄膜ＣＭ
ＯＳトランジスタのＰチャネルのしきい値電圧を調整す
るためのイオン注入とを同一工程（図５の（ｄ）工程）
にて行い、かつ、薄膜ＣＭＯＳトランジスタのゲート酸
化膜形成のためのレジストパターン（図６（ｇ）の４
ｄ）を用いて、薄膜ＣＭＯＳトランジスタのＮチャネル
のしきい値電圧を調整するためのイオン注入を行う（図
６の（ｇ）工程）。
系）のＣＭＯＳトランジスタを製造するに際し、イオン
注入の回数及びレジストパターン形成の回数を減らし、
製造工数を削減することができる半導体装置の製造方法
の提供。 【解決手段】薄膜ＣＭＯＳトランジスタ（図１の領域
Ａ）と厚膜ＣＭＯＳトランジスタ（図１の領域Ｂ）とＲ
ＯＭコードトランジスタ（図１の領域Ｃ）の５種類のＭ
ＯＳトランジスタからなる半導体装置の製造方法におい
て、ＲＯＭコードトランジスタのチャネル表面に反転層
（図１の１３）を形成するためのイオン注入と薄膜ＣＭ
ＯＳトランジスタのＰチャネルのしきい値電圧を調整す
るためのイオン注入とを同一工程（図５の（ｄ）工程）
にて行い、かつ、薄膜ＣＭＯＳトランジスタのゲート酸
化膜形成のためのレジストパターン（図６（ｇ）の４
ｄ）を用いて、薄膜ＣＭＯＳトランジスタのＮチャネル
のしきい値電圧を調整するためのイオン注入を行う（図
６の（ｇ）工程）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＲＯＭコードトランジスタを含む複
数のＭＯＳトランジスタから構成される半導体装置に用
いて好適とされる半導体装置の製造方法に関する。
方法に関し、特に、ＲＯＭコードトランジスタを含む複
数のＭＯＳトランジスタから構成される半導体装置に用
いて好適とされる半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造における微細加工技術
の進展に伴い、半導体素子、特に相補型絶縁ゲート半導
体装置（ＣＭＯＳ）の高集積化・高速化が図られ、それ
に対応して駆動電源も低電圧化している。すなわち、従
来は５Ｖ系が一般的であったが、現在は一部に３．３Ｖ
系あるいは２．５Ｖ系やそれ以下の電源電圧系のＭＯＳ
トランジスタを組み込んだ複合型のトランジスタが製造
されている。
の進展に伴い、半導体素子、特に相補型絶縁ゲート半導
体装置（ＣＭＯＳ）の高集積化・高速化が図られ、それ
に対応して駆動電源も低電圧化している。すなわち、従
来は５Ｖ系が一般的であったが、現在は一部に３．３Ｖ
系あるいは２．５Ｖ系やそれ以下の電源電圧系のＭＯＳ
トランジスタを組み込んだ複合型のトランジスタが製造
されている。
【０００３】このようなＭＯＳトランジスタでは、ゲー
ト耐圧の違いや、所望の電気特性を得るために、ゲート
絶縁膜の膜厚が異なる素子を形成することが必要にな
る。そして、ゲート絶縁膜の膜厚が異なることにより、
各チャネル領域のしきい値電圧を最適化するためには、
異なる種類の素子ごとにイオン注入を行い、不純物濃度
の制御を行う必要がある。
ト耐圧の違いや、所望の電気特性を得るために、ゲート
絶縁膜の膜厚が異なる素子を形成することが必要にな
る。そして、ゲート絶縁膜の膜厚が異なることにより、
各チャネル領域のしきい値電圧を最適化するためには、
異なる種類の素子ごとにイオン注入を行い、不純物濃度
の制御を行う必要がある。
【０００４】また、半導体集積回路に、入力に対して特
定の出力信号を出力させるためのＲＯＭ機能を持ったト
ランジスタを組み込むことがある。この場合には、更に
ＲＯＭ形成のためのレジスト形成、イオン注入を追加す
る必要がある。このようなゲート絶縁膜の膜厚が異なる
トランジスタとＲＯＭ機能を持つトランジスタで構成さ
れる半導体装置の製造方法について、図面を参照して説
明する。
定の出力信号を出力させるためのＲＯＭ機能を持ったト
ランジスタを組み込むことがある。この場合には、更に
ＲＯＭ形成のためのレジスト形成、イオン注入を追加す
る必要がある。このようなゲート絶縁膜の膜厚が異なる
トランジスタとＲＯＭ機能を持つトランジスタで構成さ
れる半導体装置の製造方法について、図面を参照して説
明する。
【０００５】図１は、ＲＯＭ機能を付加した２電源系の
ＣＭＯＳトランジスタの構造を説明するための断面図で
あり、図１１乃至図１３は、この種の半導体装置の従来
の製造方法を模式的に説明するための工程断面図であ
る。なお、図１１乃至図１３は、一連の製造工程を工程
順に示しており、作図の都合上分図したものである。
ＣＭＯＳトランジスタの構造を説明するための断面図で
あり、図１１乃至図１３は、この種の半導体装置の従来
の製造方法を模式的に説明するための工程断面図であ
る。なお、図１１乃至図１３は、一連の製造工程を工程
順に示しており、作図の都合上分図したものである。
【０００６】まず、図１１（ａ）に示すように、ｐ型の
Ｓｉ基板１にＬＯＣＯＳ形成により拡散層領域を分離酸
化膜２で分離した後、表面を保護するための酸化膜３を
形成する。ここで、図上部に記載した領域Ａ、Ｂ及びＣ
は、各種トランジスタの形成領域を示しており、Ａは薄
膜のゲート酸化膜を有する薄膜トランジスタ領域、Ｂは
厚膜のゲート酸化膜を有する厚膜トランジスタ領域、Ｃ
はＲＯＭコードトランジスタ領域を示している。なお、
ここではＲＯＭコードトランジスタとして薄膜のＮチャ
ネルＭＯＳトランジスタを形成する場合について説明す
る。
Ｓｉ基板１にＬＯＣＯＳ形成により拡散層領域を分離酸
化膜２で分離した後、表面を保護するための酸化膜３を
形成する。ここで、図上部に記載した領域Ａ、Ｂ及びＣ
は、各種トランジスタの形成領域を示しており、Ａは薄
膜のゲート酸化膜を有する薄膜トランジスタ領域、Ｂは
厚膜のゲート酸化膜を有する厚膜トランジスタ領域、Ｃ
はＲＯＭコードトランジスタ領域を示している。なお、
ここではＲＯＭコードトランジスタとして薄膜のＮチャ
ネルＭＯＳトランジスタを形成する場合について説明す
る。
【０００７】次に、図１１（ｂ）に示すように、薄膜ト
ランジスタのＮチャネル（領域Ａの左側）とＲＯＭコー
ドトランジスタのみを開口した第１のレジストパターン
４ａを形成し、Ｂ+（ホウ素）等のイオンを複数回注入
して、ｐ型Ｓｉ基板１中にＰウェル６を形成するととも
に、薄膜Ｎチャネル・トランジスタのしきい値を決定す
る。
ランジスタのＮチャネル（領域Ａの左側）とＲＯＭコー
ドトランジスタのみを開口した第１のレジストパターン
４ａを形成し、Ｂ+（ホウ素）等のイオンを複数回注入
して、ｐ型Ｓｉ基板１中にＰウェル６を形成するととも
に、薄膜Ｎチャネル・トランジスタのしきい値を決定す
る。
【０００８】その後、図１１（ｂ）と同様に、薄膜トラ
ンジスタのＰチャネル、厚膜トランジスタのＮチャネ
ル、Ｐチャネルのウェル形成のためのイオン注入を行
う。イオンの種類としては、Ｐチャネルに対してはＡｓ
+（ヒ素）やＰ+（リン）等を用い、Ｎチャネルに対して
はＢ+（ホウ素）等が適している（図１１（ｃ）〜図１
２（ｅ）参照）。
ンジスタのＰチャネル、厚膜トランジスタのＮチャネ
ル、Ｐチャネルのウェル形成のためのイオン注入を行
う。イオンの種類としては、Ｐチャネルに対してはＡｓ
+（ヒ素）やＰ+（リン）等を用い、Ｎチャネルに対して
はＢ+（ホウ素）等が適している（図１１（ｃ）〜図１
２（ｅ）参照）。
【０００９】次に、図１２（ｆ）に示すように、ＲＯＭ
コードトランジスタのみ開口した第５のレジストパター
ン４ｅを形成し、Ｐ+イオンを注入することによって表
面に反転層１３を形成し、５種類のＭＯＳトランジスタ
のウェル形成を完了する。その後、図１２（ｇ）に示す
ように、工程（ａ）で形成した酸化膜３を除去し、熱酸
化法によりゲート酸化膜９を基板全面に形成する（図１
２（ｈ）参照）。
コードトランジスタのみ開口した第５のレジストパター
ン４ｅを形成し、Ｐ+イオンを注入することによって表
面に反転層１３を形成し、５種類のＭＯＳトランジスタ
のウェル形成を完了する。その後、図１２（ｇ）に示す
ように、工程（ａ）で形成した酸化膜３を除去し、熱酸
化法によりゲート酸化膜９を基板全面に形成する（図１
２（ｈ）参照）。
【００１０】そして、ゲート酸化膜の膜厚を調整するた
めに、図１３（ｉ）に示すように、薄膜トランジスタ領
域（領域Ａ）及びＲＯＭコードトランジスタ領域（領域
Ｃ）のみを開口した第６のレジストパターン４ｆを形成
し、開口部分のゲート酸化膜９をいったんエッチングに
より除去した後、再度薄膜トランジスタに合わせた膜厚
のゲート酸化膜１０を熱酸化法により形成する（図１３
（ｊ）参照）。この時、領域Ｂのゲート酸化膜９は追加
酸化されて、ゲート酸化膜１０よりも厚い膜厚となる。
その後、ゲート電極１１を形成することによって、上述
した半導体装置の基本構造を形成していた。
めに、図１３（ｉ）に示すように、薄膜トランジスタ領
域（領域Ａ）及びＲＯＭコードトランジスタ領域（領域
Ｃ）のみを開口した第６のレジストパターン４ｆを形成
し、開口部分のゲート酸化膜９をいったんエッチングに
より除去した後、再度薄膜トランジスタに合わせた膜厚
のゲート酸化膜１０を熱酸化法により形成する（図１３
（ｊ）参照）。この時、領域Ｂのゲート酸化膜９は追加
酸化されて、ゲート酸化膜１０よりも厚い膜厚となる。
その後、ゲート電極１１を形成することによって、上述
した半導体装置の基本構造を形成していた。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置の製造方法では、厚膜トランジスタのＰチ
ャネル及びＮチャネル、薄膜トランジスタのＰチャネル
及びＮチャネル、ＲＯＭコードトランジスタのＮチャネ
ルの５種類のチャネル表面の不純物濃度が異なるウェル
を形成するためには、レジストパターンを上記ウェル形
成のために４回、ＲＯＭコードトランジスタの反転層１
３形成のために１回、及び薄膜トランジスタのゲート酸
化膜形成のために１回、の計６回形成しなければなら
ず、レジストパターン形成はレジスト塗布、ベーキン
グ、露光、現像等の処理を要することから、製造には多
くの工数を必要とするという問題があった。
た半導体装置の製造方法では、厚膜トランジスタのＰチ
ャネル及びＮチャネル、薄膜トランジスタのＰチャネル
及びＮチャネル、ＲＯＭコードトランジスタのＮチャネ
ルの５種類のチャネル表面の不純物濃度が異なるウェル
を形成するためには、レジストパターンを上記ウェル形
成のために４回、ＲＯＭコードトランジスタの反転層１
３形成のために１回、及び薄膜トランジスタのゲート酸
化膜形成のために１回、の計６回形成しなければなら
ず、レジストパターン形成はレジスト塗布、ベーキン
グ、露光、現像等の処理を要することから、製造には多
くの工数を必要とするという問題があった。
【００１２】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、ＲＯＭ機能を付加した
複数種類（例えば２電源系）のＣＭＯＳトランジスタを
製造するに際し、イオン注入の回数及びレジストパター
ン形成の回数を減らし、製造工数を削減することができ
る半導体装置の製造方法を提供することにある。
のであって、その主たる目的は、ＲＯＭ機能を付加した
複数種類（例えば２電源系）のＣＭＯＳトランジスタを
製造するに際し、イオン注入の回数及びレジストパター
ン形成の回数を減らし、製造工数を削減することができ
る半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の製造方法は、第１の視点において、ＲＯＭ
コードトランジスタを含む複数種のＭＯＳトランジスタ
からなる半導体装置の製造方法において、前記ＲＯＭコ
ードトランジスタのチャネル表面に反転層を形成するた
めのイオン注入が、前記ＲＯＭコードトランジスタを除
く１以上の他のＭＯＳトランジスタのしきい値電圧を調
整するためのイオン注入を兼ね備えるものである。
に、本発明の製造方法は、第１の視点において、ＲＯＭ
コードトランジスタを含む複数種のＭＯＳトランジスタ
からなる半導体装置の製造方法において、前記ＲＯＭコ
ードトランジスタのチャネル表面に反転層を形成するた
めのイオン注入が、前記ＲＯＭコードトランジスタを除
く１以上の他のＭＯＳトランジスタのしきい値電圧を調
整するためのイオン注入を兼ね備えるものである。
【００１４】本発明の製造方法は、第２の視点におい
て、薄膜トランジスタと厚膜トランジスタとＲＯＭコー
ドトランジスタとを含む複数種のＭＯＳトランジスタか
らなる半導体装置の製造方法において、前記ＲＯＭコー
ドトランジスタのチャネル表面に反転層を形成するため
のイオン注入と、前記薄膜トランジスタのしきい値電圧
を調整するためのイオン注入とを同一工程にて行い、か
つ、前記薄膜トランジスタのゲート酸化膜形成のための
レジストパターンを用いて、前記薄膜トランジスタのし
きい値電圧を調整するためのイオン注入を行うものであ
る。
て、薄膜トランジスタと厚膜トランジスタとＲＯＭコー
ドトランジスタとを含む複数種のＭＯＳトランジスタか
らなる半導体装置の製造方法において、前記ＲＯＭコー
ドトランジスタのチャネル表面に反転層を形成するため
のイオン注入と、前記薄膜トランジスタのしきい値電圧
を調整するためのイオン注入とを同一工程にて行い、か
つ、前記薄膜トランジスタのゲート酸化膜形成のための
レジストパターンを用いて、前記薄膜トランジスタのし
きい値電圧を調整するためのイオン注入を行うものであ
る。
【００１５】また、本発明の製造方法は、第３の視点に
おいて、（ａ）薄膜ＣＭＯＳトランジスタと厚膜ＣＭＯ
ＳトランジスタとＲＯＭコードトランジスタの少なくと
も５種類のＭＯＳトランジスタを含む半導体装置の、前
記薄膜ＣＭＯＳトランジスタのＮチャネル領域と、前記
厚膜ＣＭＯＳトランジスタのＮチャネル領域と、前記Ｒ
ＯＭコードトランジスタ領域とに、第１のレジストパタ
ーンをマスクとして第１のイオン種を打ち込み、Ｐウェ
ルを形成する工程と、（ｂ）前記薄膜ＣＭＯＳトランジ
スタのＰチャネル領域と、前記厚膜ＣＭＯＳトランジス
タのＰチャネル領域とに、第２のレジストパターンをマ
スクとして第２のイオン種を打ち込み、Ｎウェルを形成
する工程と、（ｃ）前記薄膜ＣＭＯＳトランジスタのＮ
チャネル領域に、第３のレジストパターンを形マスクと
して前記第１のイオン種を追加注入する工程と、（ｄ）
前記薄膜ＣＭＯＳトランジスタのＰチャネル領域と、前
記ＲＯＭコードトランジスタ領域とに、第４のレジスト
パターンをマスクとして前記第２のイオン種を打ち込
み、前記ＲＯＭコードトランジスタのチャネル表面に反
転層を形成するとともに、前記薄膜ＣＭＯＳトランジス
タのＰチャネルに追加注入する工程と、を含むものであ
る。
おいて、（ａ）薄膜ＣＭＯＳトランジスタと厚膜ＣＭＯ
ＳトランジスタとＲＯＭコードトランジスタの少なくと
も５種類のＭＯＳトランジスタを含む半導体装置の、前
記薄膜ＣＭＯＳトランジスタのＮチャネル領域と、前記
厚膜ＣＭＯＳトランジスタのＮチャネル領域と、前記Ｒ
ＯＭコードトランジスタ領域とに、第１のレジストパタ
ーンをマスクとして第１のイオン種を打ち込み、Ｐウェ
ルを形成する工程と、（ｂ）前記薄膜ＣＭＯＳトランジ
スタのＰチャネル領域と、前記厚膜ＣＭＯＳトランジス
タのＰチャネル領域とに、第２のレジストパターンをマ
スクとして第２のイオン種を打ち込み、Ｎウェルを形成
する工程と、（ｃ）前記薄膜ＣＭＯＳトランジスタのＮ
チャネル領域に、第３のレジストパターンを形マスクと
して前記第１のイオン種を追加注入する工程と、（ｄ）
前記薄膜ＣＭＯＳトランジスタのＰチャネル領域と、前
記ＲＯＭコードトランジスタ領域とに、第４のレジスト
パターンをマスクとして前記第２のイオン種を打ち込
み、前記ＲＯＭコードトランジスタのチャネル表面に反
転層を形成するとともに、前記薄膜ＣＭＯＳトランジス
タのＰチャネルに追加注入する工程と、を含むものであ
る。
【００１６】本発明の製造方法は、第４の視点におい
て、（ａ）薄膜ＣＭＯＳトランジスタと厚膜ＣＭＯＳト
ランジスタとＲＯＭコードトランジスタの少なくとも５
種類のＭＯＳトランジスタを含む半導体装置の、前記薄
膜ＣＭＯＳトランジスタのＮチャネル領域と、前記厚膜
ＣＭＯＳトランジスタのＮチャネル領域と、前記ＲＯＭ
コードトランジスタ領域とに、第１のレジストパターン
をマスクとして第１のイオン種を打ち込み、Ｐウェルを
形成する工程と、（ｂ）前記薄膜ＣＭＯＳトランジスタ
のＰチャネル領域と、前記厚膜ＣＭＯＳトランジスタの
Ｐチャネル領域とに、第２のレジストパターンをマスク
として第２のイオン種を打ち込み、Ｎウェルを形成する
工程と、（ｃ）前記薄膜ＣＭＯＳトランジスタのＰチャ
ネル領域と、前記ＲＯＭコードトランジスタ領域とに、
第３のレジストパターンをマスクとして前記第２のイオ
ン種を打ち込み、前記ＲＯＭコードトランジスタのチャ
ネル表面に反転層を形成するとともに、前記薄膜ＣＭＯ
ＳトランジスタのＰチャネルに追加注入する工程と、
（ｄ）基板全面に厚膜のゲート酸化膜を形成し、前記厚
膜ＣＭＯＳトランジスタのみを覆うように第４のレジス
トパターンを形成する工程と、（ｅ）前記第４のレジス
トパターンをマスクとしてし、前記第１のイオン種を打
ち込み、前記薄膜ＣＭＯＳトランジスタのＮチャネルに
追加注入した後、前記第４のレジストパターンを用いて
前記薄膜ＣＭＯＳトランジスタ及び前記ＲＯＭコードト
ランジスタのゲート酸化膜を除去する工程と、（ｆ）前
記薄膜ＣＭＯＳトランジスタ及び前記ＲＯＭコードトラ
ンジスタに薄膜のゲート酸化膜を形成する工程と、を含
むものである。
て、（ａ）薄膜ＣＭＯＳトランジスタと厚膜ＣＭＯＳト
ランジスタとＲＯＭコードトランジスタの少なくとも５
種類のＭＯＳトランジスタを含む半導体装置の、前記薄
膜ＣＭＯＳトランジスタのＮチャネル領域と、前記厚膜
ＣＭＯＳトランジスタのＮチャネル領域と、前記ＲＯＭ
コードトランジスタ領域とに、第１のレジストパターン
をマスクとして第１のイオン種を打ち込み、Ｐウェルを
形成する工程と、（ｂ）前記薄膜ＣＭＯＳトランジスタ
のＰチャネル領域と、前記厚膜ＣＭＯＳトランジスタの
Ｐチャネル領域とに、第２のレジストパターンをマスク
として第２のイオン種を打ち込み、Ｎウェルを形成する
工程と、（ｃ）前記薄膜ＣＭＯＳトランジスタのＰチャ
ネル領域と、前記ＲＯＭコードトランジスタ領域とに、
第３のレジストパターンをマスクとして前記第２のイオ
ン種を打ち込み、前記ＲＯＭコードトランジスタのチャ
ネル表面に反転層を形成するとともに、前記薄膜ＣＭＯ
ＳトランジスタのＰチャネルに追加注入する工程と、
（ｄ）基板全面に厚膜のゲート酸化膜を形成し、前記厚
膜ＣＭＯＳトランジスタのみを覆うように第４のレジス
トパターンを形成する工程と、（ｅ）前記第４のレジス
トパターンをマスクとしてし、前記第１のイオン種を打
ち込み、前記薄膜ＣＭＯＳトランジスタのＮチャネルに
追加注入した後、前記第４のレジストパターンを用いて
前記薄膜ＣＭＯＳトランジスタ及び前記ＲＯＭコードト
ランジスタのゲート酸化膜を除去する工程と、（ｆ）前
記薄膜ＣＭＯＳトランジスタ及び前記ＲＯＭコードトラ
ンジスタに薄膜のゲート酸化膜を形成する工程と、を含
むものである。
【００１７】更に、本発明の製造方法は、第５の視点に
おいて、（ａ）薄膜ＣＭＯＳトランジスタと厚膜ＣＭＯ
ＳトランジスタとＲＯＭコードトランジスタの少なくと
も５種類のＭＯＳトランジスタを含む半導体装置の、前
記薄膜ＣＭＯＳトランジスタのＮチャネル領域と、前記
厚膜ＣＭＯＳトランジスタのＮチャネル領域と、前記Ｒ
ＯＭコードトランジスタ領域とに、第１のレジストパタ
ーンをマスクとして第１のイオン種を打ち込み、Ｐウェ
ルを形成する工程と、（ｂ）前記薄膜ＣＭＯＳトランジ
スタのＰチャネル領域と、前記厚膜ＣＭＯＳトランジス
タのＰチャネル領域とに、第２のレジストパターンをマ
スクとして第２のイオン種を打ち込み、Ｎウェルを形成
する工程と、（ｃ）前記薄膜ＣＭＯＳトランジスタのＮ
チャネル領域に、第３のレジストパターンをマスクとし
て前記第１のイオン種を追加注入する工程と、（ｄ）基
板全面に厚膜のゲート酸化膜を形成し、前記厚膜ＣＭＯ
Ｓトランジスタのみを覆うように第４のレジストパター
ンを形成する工程と、（ｅ）前記第４のレジストパター
ンをマスクとしてし、前記第１種のイオンを打ち込み、
前記ＲＯＭコードトランジスタの反転層形成のためのイ
オン注入と、前記薄膜ＣＭＯＳトランジスタのＰチャネ
ルの追加注入を同時に行った後、前記第４のレジストパ
ターンを用いて前記薄膜ＣＭＯＳトランジスタ及び前記
ＲＯＭコードトランジスタのゲート酸化膜を除去する工
程と、（ｆ）前記薄膜ＣＭＯＳトランジスタ及び前記Ｒ
ＯＭコードトランジスタに薄膜のゲート酸化膜を形成す
る工程と、を含むものである。
おいて、（ａ）薄膜ＣＭＯＳトランジスタと厚膜ＣＭＯ
ＳトランジスタとＲＯＭコードトランジスタの少なくと
も５種類のＭＯＳトランジスタを含む半導体装置の、前
記薄膜ＣＭＯＳトランジスタのＮチャネル領域と、前記
厚膜ＣＭＯＳトランジスタのＮチャネル領域と、前記Ｒ
ＯＭコードトランジスタ領域とに、第１のレジストパタ
ーンをマスクとして第１のイオン種を打ち込み、Ｐウェ
ルを形成する工程と、（ｂ）前記薄膜ＣＭＯＳトランジ
スタのＰチャネル領域と、前記厚膜ＣＭＯＳトランジス
タのＰチャネル領域とに、第２のレジストパターンをマ
スクとして第２のイオン種を打ち込み、Ｎウェルを形成
する工程と、（ｃ）前記薄膜ＣＭＯＳトランジスタのＮ
チャネル領域に、第３のレジストパターンをマスクとし
て前記第１のイオン種を追加注入する工程と、（ｄ）基
板全面に厚膜のゲート酸化膜を形成し、前記厚膜ＣＭＯ
Ｓトランジスタのみを覆うように第４のレジストパター
ンを形成する工程と、（ｅ）前記第４のレジストパター
ンをマスクとしてし、前記第１種のイオンを打ち込み、
前記ＲＯＭコードトランジスタの反転層形成のためのイ
オン注入と、前記薄膜ＣＭＯＳトランジスタのＰチャネ
ルの追加注入を同時に行った後、前記第４のレジストパ
ターンを用いて前記薄膜ＣＭＯＳトランジスタ及び前記
ＲＯＭコードトランジスタのゲート酸化膜を除去する工
程と、（ｆ）前記薄膜ＣＭＯＳトランジスタ及び前記Ｒ
ＯＭコードトランジスタに薄膜のゲート酸化膜を形成す
る工程と、を含むものである。
【００１８】
【発明の実施の形態】本発明に係る半導体装置は、その
好ましい一実施の形態において、薄膜ＣＭＯＳトランジ
スタ（図１の領域Ａ）と厚膜ＣＭＯＳトランジスタ（図
１の領域Ｂ）とＲＯＭコードトランジスタ（図１の領域
Ｃ）の５種類のＭＯＳトランジスタからなる半導体装置
の製造方法において、ＲＯＭコードトランジスタのチャ
ネル表面に反転層（図１の１３）を形成するためのイオ
ン注入と薄膜ＣＭＯＳトランジスタのＰチャネルのしき
い値電圧を調整するためのイオン注入とを同一工程（図
５の（ｄ）工程）にて行い、かつ、薄膜ＣＭＯＳトラン
ジスタのゲート酸化膜形成のためのレジストパターン
（図６（ｇ）の４ｄ）を用いて、薄膜ＣＭＯＳトランジ
スタのＮチャネルのしきい値電圧を調整するためのイオ
ン注入を行う（図６の（ｇ）工程）ことにより、４回の
イオン注入と４回のレジストパターン形成で５種類のＭ
ＯＳトランジスタのチャネル表面の不純物濃度を調整
し、工程の削減を図る。
好ましい一実施の形態において、薄膜ＣＭＯＳトランジ
スタ（図１の領域Ａ）と厚膜ＣＭＯＳトランジスタ（図
１の領域Ｂ）とＲＯＭコードトランジスタ（図１の領域
Ｃ）の５種類のＭＯＳトランジスタからなる半導体装置
の製造方法において、ＲＯＭコードトランジスタのチャ
ネル表面に反転層（図１の１３）を形成するためのイオ
ン注入と薄膜ＣＭＯＳトランジスタのＰチャネルのしき
い値電圧を調整するためのイオン注入とを同一工程（図
５の（ｄ）工程）にて行い、かつ、薄膜ＣＭＯＳトラン
ジスタのゲート酸化膜形成のためのレジストパターン
（図６（ｇ）の４ｄ）を用いて、薄膜ＣＭＯＳトランジ
スタのＮチャネルのしきい値電圧を調整するためのイオ
ン注入を行う（図６の（ｇ）工程）ことにより、４回の
イオン注入と４回のレジストパターン形成で５種類のＭ
ＯＳトランジスタのチャネル表面の不純物濃度を調整
し、工程の削減を図る。
【００１９】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２０】［実施例１］まず、本発明の第１の実施例
に係る半導体装置の製造方法について、図１乃至図４を
参照して説明する。図１は、２電源系のＣＭＯＳトラン
ジスタと１つのＲＯＭコードトランジスタが混在した半
導体装置の構造を説明するための断面図であり、図２乃
至図４は、半導体装置の製造方法を説明するための工程
断面図である。なお、図２乃至図４は、一連の製造工程
を工程順に表すものであり、作図の都合上分図してい
る。
に係る半導体装置の製造方法について、図１乃至図４を
参照して説明する。図１は、２電源系のＣＭＯＳトラン
ジスタと１つのＲＯＭコードトランジスタが混在した半
導体装置の構造を説明するための断面図であり、図２乃
至図４は、半導体装置の製造方法を説明するための工程
断面図である。なお、図２乃至図４は、一連の製造工程
を工程順に表すものであり、作図の都合上分図してい
る。
【００２１】まず、図１を参照して、半導体装置の構成
について説明すると、領域Ａは３．３Ｖの電圧で駆動す
る薄膜トランジスタの領域、領域Ｂは５．０Ｖの電圧で
駆動する厚膜トランジスタの領域であり、領域Ｃは、入
力に対して特定の出力信号を出力させるＲＯＭ機能をも
つトランジスタ領域である。本実施例では、２電源系の
ＣＭＯＳトランジスタと１つのＲＯＭコードトランジス
タが混在した半導体装置の製造方法のうち、ゲート電極
を形成するまでの工程について記載するものである。
について説明すると、領域Ａは３．３Ｖの電圧で駆動す
る薄膜トランジスタの領域、領域Ｂは５．０Ｖの電圧で
駆動する厚膜トランジスタの領域であり、領域Ｃは、入
力に対して特定の出力信号を出力させるＲＯＭ機能をも
つトランジスタ領域である。本実施例では、２電源系の
ＣＭＯＳトランジスタと１つのＲＯＭコードトランジス
タが混在した半導体装置の製造方法のうち、ゲート電極
を形成するまでの工程について記載するものである。
【００２２】図１に示す半導体装置の製造方法につい
て、図２乃至図４を参照して説明する。まず、図２
（ａ）に示すように、ｐ型シリコン基板１に通常のＬＯ
ＣＯＳ形成により分離酸化膜２を形成した後、全面に酸
化膜３を形成する。この酸化膜３は、ウェル形成のイオ
ン注入に際して能動領域表面を保護するものであり、例
えば、熱酸化法によって１０ｎｍから２０ｎｍ程度の膜
厚で形成している。
て、図２乃至図４を参照して説明する。まず、図２
（ａ）に示すように、ｐ型シリコン基板１に通常のＬＯ
ＣＯＳ形成により分離酸化膜２を形成した後、全面に酸
化膜３を形成する。この酸化膜３は、ウェル形成のイオ
ン注入に際して能動領域表面を保護するものであり、例
えば、熱酸化法によって１０ｎｍから２０ｎｍ程度の膜
厚で形成している。
【００２３】次に、図２（ｂ）に示すように、全面にフ
ォトレジストを塗布した後、薄膜トランジスタのＮチャ
ネル領域（領域Ａの左側）、厚膜トランジスタのＮチャ
ネル領域（領域Ｂの左側）及びＲＯＭコードトランジス
タ領域（領域Ｃ）のみ露出するように、公知のリソグラ
フィ技術を用いて第１のレジストパターン４ａを形成す
る。その後、公知のイオン注入法を用いて、開口部にホ
ウ素５等のイオン種を、注入条件を変えて複数回打ち込
み、ｐ型シリコン基板１にＰウェル６を形成する。
ォトレジストを塗布した後、薄膜トランジスタのＮチャ
ネル領域（領域Ａの左側）、厚膜トランジスタのＮチャ
ネル領域（領域Ｂの左側）及びＲＯＭコードトランジス
タ領域（領域Ｃ）のみ露出するように、公知のリソグラ
フィ技術を用いて第１のレジストパターン４ａを形成す
る。その後、公知のイオン注入法を用いて、開口部にホ
ウ素５等のイオン種を、注入条件を変えて複数回打ち込
み、ｐ型シリコン基板１にＰウェル６を形成する。
【００２４】なお、本実施例では、厚膜トランジスタ領
域と薄膜トランジスタ領域とで同時にＰウェルを形成
し、後の工程で薄膜トランジスタ側に追加注入を行い、
不純物濃度を調整するという構成を取っているため、こ
の工程ではイオン注入条件は厚膜トランジスタに合わせ
ており、例えば、イオン種がホウ素の場合は、エネルギ
ー２００ＫｅＶ、ドーズ量２Ｅ１３ｃｍ−２程度の条件
で注入してＰウェルを形成し、エネルギー３０ＫｅＶ、
ドーズ量２Ｅ１２ｃｍ−２程度の条件で注入して厚膜ト
ランジスタのＮチャネルのしきい値を決定している。
域と薄膜トランジスタ領域とで同時にＰウェルを形成
し、後の工程で薄膜トランジスタ側に追加注入を行い、
不純物濃度を調整するという構成を取っているため、こ
の工程ではイオン注入条件は厚膜トランジスタに合わせ
ており、例えば、イオン種がホウ素の場合は、エネルギ
ー２００ＫｅＶ、ドーズ量２Ｅ１３ｃｍ−２程度の条件
で注入してＰウェルを形成し、エネルギー３０ＫｅＶ、
ドーズ量２Ｅ１２ｃｍ−２程度の条件で注入して厚膜ト
ランジスタのＮチャネルのしきい値を決定している。
【００２５】次に、第１のレジストパターン４ａを除去
した後、図２（ｃ）に示すように、再度全面にフォトレ
ジストを塗布し、薄膜トランジスタのＰチャネル領域
（領域Ａの右側）及び厚膜トランジスタのＰチャネル領
域（領域Ｂの右側）のみ露出するように第２のレジスト
パターン４ｂを形成し、イオン注入法を用いてヒ素又は
リン７等を条件を変えて複数回打ち込み、Ｐ型シリコン
基板１にＮウェル８を形成する。この工程においても、
厚膜トランジスタ領域と薄膜トランジスタ領域とで同時
にＮウェルを形成し、薄膜側は後の工程で追加注入を行
うため、イオン注入の条件は厚膜トランジスタに合わせ
て行っている。イオン注入の条件としては、例えば、イ
オン種がリンの場合は、エネルギー５００ｋｅＶ、ドー
ズ量２Ｅ１３ｃｍ−２程度の条件でＮウェルを形成し、
エネルギー７０ＫｅＶ、ドーズ量２Ｅ１２ｃｍ−２程度
の条件で厚膜トランジスタのＰチャネルのしきい値を決
定している。
した後、図２（ｃ）に示すように、再度全面にフォトレ
ジストを塗布し、薄膜トランジスタのＰチャネル領域
（領域Ａの右側）及び厚膜トランジスタのＰチャネル領
域（領域Ｂの右側）のみ露出するように第２のレジスト
パターン４ｂを形成し、イオン注入法を用いてヒ素又は
リン７等を条件を変えて複数回打ち込み、Ｐ型シリコン
基板１にＮウェル８を形成する。この工程においても、
厚膜トランジスタ領域と薄膜トランジスタ領域とで同時
にＮウェルを形成し、薄膜側は後の工程で追加注入を行
うため、イオン注入の条件は厚膜トランジスタに合わせ
て行っている。イオン注入の条件としては、例えば、イ
オン種がリンの場合は、エネルギー５００ｋｅＶ、ドー
ズ量２Ｅ１３ｃｍ−２程度の条件でＮウェルを形成し、
エネルギー７０ＫｅＶ、ドーズ量２Ｅ１２ｃｍ−２程度
の条件で厚膜トランジスタのＰチャネルのしきい値を決
定している。
【００２６】次に、第２のレジストパターン４ｂを除去
した後、図２（ｄ）に示すように、再度全面にフォトレ
ジストを塗布し、薄膜トランジスタのＮチャネルのみ露
出するように第３のレジストパターン４ｃを形成し、イ
オン注入法を用いてホウ素５等を追加注入し、薄膜トラ
ンジスタのしきい値を所望の値を得るために、薄膜トラ
ンジスタのＮウェル８の表面の不純物濃度を調整する。
イオン注入の条件としては、例えば、イオン種がホウ素
の場合は、エネルギー３０ＫｅＶ、ドーズ量５Ｅ１２ｃ
ｍ−２程度としている。
した後、図２（ｄ）に示すように、再度全面にフォトレ
ジストを塗布し、薄膜トランジスタのＮチャネルのみ露
出するように第３のレジストパターン４ｃを形成し、イ
オン注入法を用いてホウ素５等を追加注入し、薄膜トラ
ンジスタのしきい値を所望の値を得るために、薄膜トラ
ンジスタのＮウェル８の表面の不純物濃度を調整する。
イオン注入の条件としては、例えば、イオン種がホウ素
の場合は、エネルギー３０ＫｅＶ、ドーズ量５Ｅ１２ｃ
ｍ−２程度としている。
【００２７】従来方法によれば、薄膜及び厚膜トランジ
スタのＰチャネル及びＮチャネルの計４種類のチャネル
表面の不純物濃度を調整するために更に１回イオン注入
を行った後、ＲＯＭコードトランジスタのチャネル表面
に反転層１３を形成するためのイオン注入を行うことに
なるが、本実施例では、ＲＯＭコードトランジスタのコ
ードリン注入と薄膜トランジスタのＰチャネル側の追加
注入を同時に行うことを特徴としている。
スタのＰチャネル及びＮチャネルの計４種類のチャネル
表面の不純物濃度を調整するために更に１回イオン注入
を行った後、ＲＯＭコードトランジスタのチャネル表面
に反転層１３を形成するためのイオン注入を行うことに
なるが、本実施例では、ＲＯＭコードトランジスタのコ
ードリン注入と薄膜トランジスタのＰチャネル側の追加
注入を同時に行うことを特徴としている。
【００２８】すなわち、一旦第３のレジストパターン４
ｃを除去した後、図３（ｅ）に示すように、再度全面に
フォトレジストを塗布し、薄膜トランジスタのＰチャネ
ル領域及びＲＯＭコードトランジスタ領域が露出するよ
うに第４のレジストパターン４ｄを形成し、リン１２等
を打ち込み、薄膜トランジスタのＰチャネル領域の不純
物濃度を調整するとともに、ＲＯＭコードトランジスタ
のＰウェル表面に反転層１３を形成する。
ｃを除去した後、図３（ｅ）に示すように、再度全面に
フォトレジストを塗布し、薄膜トランジスタのＰチャネ
ル領域及びＲＯＭコードトランジスタ領域が露出するよ
うに第４のレジストパターン４ｄを形成し、リン１２等
を打ち込み、薄膜トランジスタのＰチャネル領域の不純
物濃度を調整するとともに、ＲＯＭコードトランジスタ
のＰウェル表面に反転層１３を形成する。
【００２９】なお、ＲＯＭコードトランジスタをエンハ
ンスメント型にするかデプレッション型にするかは、ど
のようなＲＯＭコードを形成するかで決定されることで
あり、ＲＯＭコードトランジスタ領域全体ではエンハン
スメント型とデプレッション型が混在することになる
が、エンハンスメント型にする部分では、図面には記載
していないが、ＲＯＭコードトランジスタ領域も第４の
レジストパターン４ｄで保護し、イオン種が注入されな
いようにすればよい。
ンスメント型にするかデプレッション型にするかは、ど
のようなＲＯＭコードを形成するかで決定されることで
あり、ＲＯＭコードトランジスタ領域全体ではエンハン
スメント型とデプレッション型が混在することになる
が、エンハンスメント型にする部分では、図面には記載
していないが、ＲＯＭコードトランジスタ領域も第４の
レジストパターン４ｄで保護し、イオン種が注入されな
いようにすればよい。
【００３０】次に、図３（ｆ）に示すように、第４のレ
ジストパターン４ｄを除去した後、表面に形成した酸化
膜３をフッ酸等を用いて除去し、図３（ｇ）に示すよう
に、全面に、例えば膜厚１０ｎｍ程度のゲート酸化膜９
を形成する。この際、薄膜トランジスタ及びＲＯＭコー
ドトランジスタ領域は、後の工程で再度ゲート酸化膜を
形成し直すため、この工程では、厚膜トランジスタに対
応した膜厚となるようにゲート酸化膜９の膜厚を設定す
る。
ジストパターン４ｄを除去した後、表面に形成した酸化
膜３をフッ酸等を用いて除去し、図３（ｇ）に示すよう
に、全面に、例えば膜厚１０ｎｍ程度のゲート酸化膜９
を形成する。この際、薄膜トランジスタ及びＲＯＭコー
ドトランジスタ領域は、後の工程で再度ゲート酸化膜を
形成し直すため、この工程では、厚膜トランジスタに対
応した膜厚となるようにゲート酸化膜９の膜厚を設定す
る。
【００３１】次に、全面にフォトレジストを塗布した
後、図３（ｈ）に示すように、薄膜トランジスタ及びＲ
ＯＭコードトランジスタ部分のみが開口するように第５
のレジストパターン４ｅを形成し、フッ酸等を用いて薄
膜トランジスタ及びＲＯＭコードトランジスタ部分のゲ
ート酸化膜９を除去した後、図４（ｉ）に示すように、
全面に、例えば膜厚８ｎｍ程度のゲート酸化膜１０を新
たに形成する。
後、図３（ｈ）に示すように、薄膜トランジスタ及びＲ
ＯＭコードトランジスタ部分のみが開口するように第５
のレジストパターン４ｅを形成し、フッ酸等を用いて薄
膜トランジスタ及びＲＯＭコードトランジスタ部分のゲ
ート酸化膜９を除去した後、図４（ｉ）に示すように、
全面に、例えば膜厚８ｎｍ程度のゲート酸化膜１０を新
たに形成する。
【００３２】このゲート酸化膜１０によって、薄膜トラ
ンジスタ及びＲＯＭコードトランジスタには最適な膜厚
のゲート酸化膜１０を形成することができ、厚膜トラン
ジスタ部分は、前記した（ｇ）の工程で形成したゲート
酸化膜９にこの工程で形成されたゲート酸化膜１０が追
加されることによって所定の膜厚の厚い酸化膜を形成す
ることができる。
ンジスタ及びＲＯＭコードトランジスタには最適な膜厚
のゲート酸化膜１０を形成することができ、厚膜トラン
ジスタ部分は、前記した（ｇ）の工程で形成したゲート
酸化膜９にこの工程で形成されたゲート酸化膜１０が追
加されることによって所定の膜厚の厚い酸化膜を形成す
ることができる。
【００３３】そして、図４（ｊ）に示すように、各々の
ゲート酸化膜９、１０上にゲート電極１１を形成するこ
とによって、２電源系トランジスタとＲＯＭコードトラ
ンジスタが混在する半導体装置の基本形が形成される。
ゲート酸化膜９、１０上にゲート電極１１を形成するこ
とによって、２電源系トランジスタとＲＯＭコードトラ
ンジスタが混在する半導体装置の基本形が形成される。
【００３４】このように、本実施例では、ＲＯＭコード
トランジスタの反転層１３形成のためのコードリン注入
と薄膜トランジスタのＰチャネルの追加注入を同一工程
で行うことによって、レジストパターン形成を５回行う
ことによって上記の処理を完了することができる。
トランジスタの反転層１３形成のためのコードリン注入
と薄膜トランジスタのＰチャネルの追加注入を同一工程
で行うことによって、レジストパターン形成を５回行う
ことによって上記の処理を完了することができる。
【００３５】すなわち、各領域のイオン注入を独立工程
で行う場合は、レジストパターン形成は、厚膜及び薄膜
トランジスタのＰチャネル領域及びＮチャネル領域、Ｒ
ＯＭコードトランジスタ領域の各ウェル形成に対して４
回、ＲＯＭコードトランジスタの反転層１３形成のため
に１回、薄膜トランジスタのゲート酸化膜形成のために
１回の最低６回が必要であるのに対して、本実施例では
レジストパターン形成は５回であり、レジスト塗布、露
光、現像、レジスト除去という時間のかかるレジストパ
ターン形成工程を減らすことができ、製造工数を削減す
ることができる。
で行う場合は、レジストパターン形成は、厚膜及び薄膜
トランジスタのＰチャネル領域及びＮチャネル領域、Ｒ
ＯＭコードトランジスタ領域の各ウェル形成に対して４
回、ＲＯＭコードトランジスタの反転層１３形成のため
に１回、薄膜トランジスタのゲート酸化膜形成のために
１回の最低６回が必要であるのに対して、本実施例では
レジストパターン形成は５回であり、レジスト塗布、露
光、現像、レジスト除去という時間のかかるレジストパ
ターン形成工程を減らすことができ、製造工数を削減す
ることができる。
【００３６】なお、本実施例では、薄膜及び厚膜の２電
源系のＣＭＯＳトランジスタにＲＯＭコードトランジス
タが混在した例について述べたが、本発明は上記実施例
に限定されるものではなく、ＲＯＭコードトランジスタ
の反転層１３形成のための注入と他のトランジスタのウ
ェル形成のための注入とを同時に行うことができる構成
の半導体装置であればよく、例えば、薄膜系のＣＭＯＳ
トランジスタとＲＯＭコードトランジスタのみの場合等
でも同様の効果が得られることは明らかである。
源系のＣＭＯＳトランジスタにＲＯＭコードトランジス
タが混在した例について述べたが、本発明は上記実施例
に限定されるものではなく、ＲＯＭコードトランジスタ
の反転層１３形成のための注入と他のトランジスタのウ
ェル形成のための注入とを同時に行うことができる構成
の半導体装置であればよく、例えば、薄膜系のＣＭＯＳ
トランジスタとＲＯＭコードトランジスタのみの場合等
でも同様の効果が得られることは明らかである。
【００３７】［実施例２］次に、本発明の第２の実施例
に係る半導体装置の製造方法について、図５乃至図７を
参照して説明する。図５乃至図７は、本発明の第２の実
施例に係るＲＯＭ機能を付加した２電源系のＣＭＯＳト
ランジスタの製造方法を説明するための工程断面図であ
る。なお、図５乃至図７は、一連の製造工程を工程順に
表すものであり、作図の都合上分図している。
に係る半導体装置の製造方法について、図５乃至図７を
参照して説明する。図５乃至図７は、本発明の第２の実
施例に係るＲＯＭ機能を付加した２電源系のＣＭＯＳト
ランジスタの製造方法を説明するための工程断面図であ
る。なお、図５乃至図７は、一連の製造工程を工程順に
表すものであり、作図の都合上分図している。
【００３８】本実施例も前記した第１の実施例と同様
に、ＲＯＭ機能を付加した２電源系のＣＭＯＳトランジ
スタの製造方法のうち、ゲート電極を形成するまでの工
程について記述するものであるが、本実施例では、薄膜
トランジスタのゲート酸化膜形成のためのレジストパタ
ーンを用いて薄膜トランジスタの追加注入のためのイオ
ン注入を行うことにより工程の更なる削減を図るもので
ある。
に、ＲＯＭ機能を付加した２電源系のＣＭＯＳトランジ
スタの製造方法のうち、ゲート電極を形成するまでの工
程について記述するものであるが、本実施例では、薄膜
トランジスタのゲート酸化膜形成のためのレジストパタ
ーンを用いて薄膜トランジスタの追加注入のためのイオ
ン注入を行うことにより工程の更なる削減を図るもので
ある。
【００３９】本実施例の半導体装置の製造方法につい
て、図５乃至図７を参照して説明する。前記した第１の
実施例と同様に、ｐ型シリコン基板１に分離酸化膜２、
酸化膜３を形成する（図５（ａ）参照）。次に、薄膜ト
ランジスタのＮチャネル領域、厚膜トランジスタのＮチ
ャネル領域及びＲＯＭコードトランジスタ領域のみ露出
するように、第１のレジストパターン４ａを形成し、開
口部にホウ素５等のイオンを注入条件を変えて複数回打
ち込み、ｐ型シリコン基板１にＰウェル６を形成すると
ともに、厚膜トランジスタのＮチャネルのしきい値を決
定する（図５（ｂ）参照）。
て、図５乃至図７を参照して説明する。前記した第１の
実施例と同様に、ｐ型シリコン基板１に分離酸化膜２、
酸化膜３を形成する（図５（ａ）参照）。次に、薄膜ト
ランジスタのＮチャネル領域、厚膜トランジスタのＮチ
ャネル領域及びＲＯＭコードトランジスタ領域のみ露出
するように、第１のレジストパターン４ａを形成し、開
口部にホウ素５等のイオンを注入条件を変えて複数回打
ち込み、ｐ型シリコン基板１にＰウェル６を形成すると
ともに、厚膜トランジスタのＮチャネルのしきい値を決
定する（図５（ｂ）参照）。
【００４０】本実施例においても、厚膜トランジスタ領
域と薄膜トランジスタ領域とで同時にＰウェルを形成
し、後の工程で薄膜トランジスタ側に追加注入を行い、
表面の不純物濃度を調整するという構成を取っているた
め、この工程ではイオン注入条件は厚膜トランジスタに
合わせており、例えば、イオン種がホウ素の場合は、エ
ネルギー２００ｋｅＶ、ドーズ量２Ｅ１３ｃｍ−２程度
の条件でＰウェルを形成し、エネルギー３０ｋｅＶ、ド
ーズ量２Ｅ１２ｃｍ−２程度の条件で厚膜トランジスタ
のＮチャネルのしきい値を決定している。
域と薄膜トランジスタ領域とで同時にＰウェルを形成
し、後の工程で薄膜トランジスタ側に追加注入を行い、
表面の不純物濃度を調整するという構成を取っているた
め、この工程ではイオン注入条件は厚膜トランジスタに
合わせており、例えば、イオン種がホウ素の場合は、エ
ネルギー２００ｋｅＶ、ドーズ量２Ｅ１３ｃｍ−２程度
の条件でＰウェルを形成し、エネルギー３０ｋｅＶ、ド
ーズ量２Ｅ１２ｃｍ−２程度の条件で厚膜トランジスタ
のＮチャネルのしきい値を決定している。
【００４１】次に、図５（ｃ）に示すように、薄膜トラ
ンジスタのＰチャネル領域及び厚膜トランジスタのＰチ
ャネル領域のみ露出するように第２のレジストパターン
４ｂを形成し、ヒ素７又はリン等のイオンを注入条件を
変えて複数回打ち込み、Ｐ型シリコン基板１にＮウェル
８を形成するとともに、厚膜トランジスタのＰチャネル
のしきい値を決定する。この工程においても、厚膜トラ
ンジスタ領域及び薄膜トランジスタ領域とで同時にＮウ
ェルを形成し、薄膜側は後の工程で追加注入を行うた
め、イオン注入は厚膜トランジスタに合わせて行ってい
る。イオン注入の条件としては、例えば、イオン種がリ
ンの場合は、エネルギー５００ｋｅＶ、ドーズ量２Ｅ１
３ｃｍ−２程度の条件でＮウェルを形成し、エネルギー
７０ＫｅＶ、ドーズ量２Ｅ１２ｃｍ−２程度の条件で厚
膜トランジスタのＰチャネルのしきい値を決定してい
る。
ンジスタのＰチャネル領域及び厚膜トランジスタのＰチ
ャネル領域のみ露出するように第２のレジストパターン
４ｂを形成し、ヒ素７又はリン等のイオンを注入条件を
変えて複数回打ち込み、Ｐ型シリコン基板１にＮウェル
８を形成するとともに、厚膜トランジスタのＰチャネル
のしきい値を決定する。この工程においても、厚膜トラ
ンジスタ領域及び薄膜トランジスタ領域とで同時にＮウ
ェルを形成し、薄膜側は後の工程で追加注入を行うた
め、イオン注入は厚膜トランジスタに合わせて行ってい
る。イオン注入の条件としては、例えば、イオン種がリ
ンの場合は、エネルギー５００ｋｅＶ、ドーズ量２Ｅ１
３ｃｍ−２程度の条件でＮウェルを形成し、エネルギー
７０ＫｅＶ、ドーズ量２Ｅ１２ｃｍ−２程度の条件で厚
膜トランジスタのＰチャネルのしきい値を決定してい
る。
【００４２】ここで、前記した第１の実施例では、独立
したレジストパターンをマスクにして薄膜トランジスタ
のＮチャネルに追加注入を行っているが、本実施例で
は、薄膜トランジスタのＮチャネルの追加注入は後述す
る薄膜トランジスタのゲート酸化膜形成用のレジストパ
ターンを利用して行うため、追加注入のためのレジスト
パターン形成は不要である。
したレジストパターンをマスクにして薄膜トランジスタ
のＮチャネルに追加注入を行っているが、本実施例で
は、薄膜トランジスタのＮチャネルの追加注入は後述す
る薄膜トランジスタのゲート酸化膜形成用のレジストパ
ターンを利用して行うため、追加注入のためのレジスト
パターン形成は不要である。
【００４３】次に、一旦第２のレジストパターン４ｂを
除去した後、図５（ｄ）に示すように、再度全面にフォ
トレジストを塗布し、薄膜トランジスタのＰチャネル領
域及びＲＯＭコードトランジスタ領域が露出するように
第３のレジストパターン４ｃを形成し、リン１２を打ち
込み、薄膜トランジスタのＰチャネル領域の不純物濃度
を調整するとともに、ＲＯＭコードトランジスタのＰウ
ェル表面に反転層１３を形成する。
除去した後、図５（ｄ）に示すように、再度全面にフォ
トレジストを塗布し、薄膜トランジスタのＰチャネル領
域及びＲＯＭコードトランジスタ領域が露出するように
第３のレジストパターン４ｃを形成し、リン１２を打ち
込み、薄膜トランジスタのＰチャネル領域の不純物濃度
を調整するとともに、ＲＯＭコードトランジスタのＰウ
ェル表面に反転層１３を形成する。
【００４４】なお、前記した第１の実施例と同様に、Ｒ
ＯＭコードトランジスタをエンハンスメント型にするか
デプレッション型にするかは、どのようなＲＯＭコード
を形成するかで決定されることであり、 ＲＯＭコード
トランジスタ領域全体ではエンハンスメント型とデプレ
ッション型が混在することになるが、エンハンスメント
型にする部分は、ＲＯＭコードトランジスタも第３のレ
ジストパターン４ｃで保護するようにすればよい。
ＯＭコードトランジスタをエンハンスメント型にするか
デプレッション型にするかは、どのようなＲＯＭコード
を形成するかで決定されることであり、 ＲＯＭコード
トランジスタ領域全体ではエンハンスメント型とデプレ
ッション型が混在することになるが、エンハンスメント
型にする部分は、ＲＯＭコードトランジスタも第３のレ
ジストパターン４ｃで保護するようにすればよい。
【００４５】次に、全面に形成した酸化膜３をフッ酸等
を用いて除去した後、全面に、例えば膜厚１０ｎｍ程度
のゲート酸化膜９を形成する（図６（ｅ）、（ｆ）参
照）。この際、薄膜トランジスタ及びＲＯＭコードトラ
ンジスタ領域は後の工程で再度ゲート酸化膜を形成し直
すため、この工程では、厚膜トランジスタに対応した膜
厚となるようにゲート酸化膜９の膜厚を設定する。
を用いて除去した後、全面に、例えば膜厚１０ｎｍ程度
のゲート酸化膜９を形成する（図６（ｅ）、（ｆ）参
照）。この際、薄膜トランジスタ及びＲＯＭコードトラ
ンジスタ領域は後の工程で再度ゲート酸化膜を形成し直
すため、この工程では、厚膜トランジスタに対応した膜
厚となるようにゲート酸化膜９の膜厚を設定する。
【００４６】次に、図６（ｇ）に示すように、領域Ａの
薄膜トランジスタ及びＲＯＭコードトランジスタ部分の
みが開口するように第４のレジストパターン４ｄを形成
するが、本実施例ではこの第４のレジストパターン４ｄ
を利用してイオン注入も行うことを特徴としている。
薄膜トランジスタ及びＲＯＭコードトランジスタ部分の
みが開口するように第４のレジストパターン４ｄを形成
するが、本実施例ではこの第４のレジストパターン４ｄ
を利用してイオン注入も行うことを特徴としている。
【００４７】すなわち、前記した第１の実施例の（ｄ）
の工程で行った薄膜トランジスタのＮチャネルの追加注
入を第４のレジストパターン４ｄを用いて行うことによ
り、レジストパターン形成工程の削減を図るものであ
る。このイオン注入は薄膜トランジスタのＮチャネル領
域の不純物濃度を調整することを主な目的とし、薄膜ト
ランジスタのＰチャネル及びＲＯＭコードトランジスタ
にも同時にイオンが注入されるが、前記した（ｂ）から
（ｄ）の工程におけるイオン注入のドーズ量を調整する
ことによって各々のウェルを最適な不純物濃度に調整す
ることができる。
の工程で行った薄膜トランジスタのＮチャネルの追加注
入を第４のレジストパターン４ｄを用いて行うことによ
り、レジストパターン形成工程の削減を図るものであ
る。このイオン注入は薄膜トランジスタのＮチャネル領
域の不純物濃度を調整することを主な目的とし、薄膜ト
ランジスタのＰチャネル及びＲＯＭコードトランジスタ
にも同時にイオンが注入されるが、前記した（ｂ）から
（ｄ）の工程におけるイオン注入のドーズ量を調整する
ことによって各々のウェルを最適な不純物濃度に調整す
ることができる。
【００４８】そして、イオン注入後、第４のレジストパ
ターン４ｄをそのまま用いて、薄膜トランジスタ及びＲ
ＯＭコードトランジスタのゲート酸化膜９を除去し、図
７（ｉ）に示すように、全面に、例えば膜厚８ｎｍ程度
のゲート酸化膜１０を新たに形成し、各々のゲート酸化
膜９、１０上にゲート電極１１を形成することによっ
て、２電源系トランジスタとＲＯＭコードトランジスタ
が混在する半導体装置の基本形が形成される。
ターン４ｄをそのまま用いて、薄膜トランジスタ及びＲ
ＯＭコードトランジスタのゲート酸化膜９を除去し、図
７（ｉ）に示すように、全面に、例えば膜厚８ｎｍ程度
のゲート酸化膜１０を新たに形成し、各々のゲート酸化
膜９、１０上にゲート電極１１を形成することによっ
て、２電源系トランジスタとＲＯＭコードトランジスタ
が混在する半導体装置の基本形が形成される。
【００４９】このように、本実施例では、ＲＯＭコード
トランジスタの反転層１３形成のためのコードリン注入
と薄膜トランジスタのＰチャネルの追加注入を同一工程
で行い、更に、薄膜トランジスタのゲート酸化膜１０形
成工程の第４のレジストパターン４ｄを用いて薄膜トラ
ンジスタのＮチャネルの追加注入を行うことによって、
レジストパターン形成を４回行うのみで上記の処理を完
了することができる。
トランジスタの反転層１３形成のためのコードリン注入
と薄膜トランジスタのＰチャネルの追加注入を同一工程
で行い、更に、薄膜トランジスタのゲート酸化膜１０形
成工程の第４のレジストパターン４ｄを用いて薄膜トラ
ンジスタのＮチャネルの追加注入を行うことによって、
レジストパターン形成を４回行うのみで上記の処理を完
了することができる。
【００５０】すなわち、従来の製造方法では、レジスト
パターン形成はウェル形成に対して４回、ＲＯＭコード
トランジスタの反転層１３形成のために１回、薄膜トラ
ンジスタのゲート酸化膜形成のために１回の最低６回が
必要である。これに対して、本実施例ではレジストパタ
ーン形成４回で、従来と同様の構造の半導体装置を形成
することができ、前記した第１の実施例よりも更に製造
工数を削減することができる。
パターン形成はウェル形成に対して４回、ＲＯＭコード
トランジスタの反転層１３形成のために１回、薄膜トラ
ンジスタのゲート酸化膜形成のために１回の最低６回が
必要である。これに対して、本実施例ではレジストパタ
ーン形成４回で、従来と同様の構造の半導体装置を形成
することができ、前記した第１の実施例よりも更に製造
工数を削減することができる。
【００５１】なお、本実施例においても、薄膜及び厚膜
の２電源系のＣＭＯＳトランジスタにＲＯＭコードトラ
ンジスタが混在した例について述べたが、本発明は上記
実施例に限定されるものではなく、薄膜及び厚膜の２電
源系のトランジスタを有し、ＲＯＭコードトランジスタ
の反転層１３形成のための注入と他のトランジスタのウ
ェル形成のための注入とを同時に行うことができる構成
の半導体装置であれば同様の効果が得られることは明ら
かである。
の２電源系のＣＭＯＳトランジスタにＲＯＭコードトラ
ンジスタが混在した例について述べたが、本発明は上記
実施例に限定されるものではなく、薄膜及び厚膜の２電
源系のトランジスタを有し、ＲＯＭコードトランジスタ
の反転層１３形成のための注入と他のトランジスタのウ
ェル形成のための注入とを同時に行うことができる構成
の半導体装置であれば同様の効果が得られることは明ら
かである。
【００５２】［実施例３］次に、本発明の第３の実施例
に係る半導体装置の製造方法について、図８乃至図１０
を参照して説明する。図８乃至図１０は、本発明の第３
の実施例に係るＲＯＭ機能を付加した２電源系のＣＭＯ
Ｓトランジスタの製造方法を説明するための工程断面図
である。なお、図８乃至図８は、作図の都合上分図した
ものである。
に係る半導体装置の製造方法について、図８乃至図１０
を参照して説明する。図８乃至図１０は、本発明の第３
の実施例に係るＲＯＭ機能を付加した２電源系のＣＭＯ
Ｓトランジスタの製造方法を説明するための工程断面図
である。なお、図８乃至図８は、作図の都合上分図した
ものである。
【００５３】本実施例も前記した第１及び第２の実施例
と同様に、ＲＯＭ機能を付加した２電源系のＣＭＯＳト
ランジスタの製造方法のうち、ゲート電極を形成するま
での工程について記述するものであるが、本実施例で
は、ＲＯＭコードトランジスタの反転層形成のためのイ
オン注入を薄膜トランジスタのゲート酸化膜形成のため
のレジストパターンを用いて行うものである。
と同様に、ＲＯＭ機能を付加した２電源系のＣＭＯＳト
ランジスタの製造方法のうち、ゲート電極を形成するま
での工程について記述するものであるが、本実施例で
は、ＲＯＭコードトランジスタの反転層形成のためのイ
オン注入を薄膜トランジスタのゲート酸化膜形成のため
のレジストパターンを用いて行うものである。
【００５４】本実施例の半導体装置の製造方法につい
て、図８乃至図１０を参照して説明する。前記した第２
の実施例と同様に、ｐ型シリコン基板１に分離酸化膜
２、酸化膜３、薄膜トランジスタ、厚膜トランジスタ及
びＲＯＭコードトランジスタのＰウェル６、Ｎウェル８
を形成する（図８（ａ）〜（ｃ）参照）。
て、図８乃至図１０を参照して説明する。前記した第２
の実施例と同様に、ｐ型シリコン基板１に分離酸化膜
２、酸化膜３、薄膜トランジスタ、厚膜トランジスタ及
びＲＯＭコードトランジスタのＰウェル６、Ｎウェル８
を形成する（図８（ａ）〜（ｃ）参照）。
【００５５】ここで、前記した第２の実施例では、ＲＯ
Ｍコードトランジスタの反転層１３形成ためのイオン注
入を行っているが、本実施例では、ＲＯＭコードトラン
ジスタの反転層１３形成は後述する薄膜トランジスタ用
ゲート酸化膜形成レジストを用いて行うことを特徴とし
ている。
Ｍコードトランジスタの反転層１３形成ためのイオン注
入を行っているが、本実施例では、ＲＯＭコードトラン
ジスタの反転層１３形成は後述する薄膜トランジスタ用
ゲート酸化膜形成レジストを用いて行うことを特徴とし
ている。
【００５６】その変わりに、図８（ｄ）に示すように、
薄膜トランジスタのＮチャネルのみが露出するように第
３のレジストパターン４ｃを形成し、ホウ素５等を打ち
込み、薄膜トランジスタのＮチャネル領域の不純物濃度
の調整を行う。
薄膜トランジスタのＮチャネルのみが露出するように第
３のレジストパターン４ｃを形成し、ホウ素５等を打ち
込み、薄膜トランジスタのＮチャネル領域の不純物濃度
の調整を行う。
【００５７】次に、表面に形成した酸化膜３を除去した
後、全面に、例えば膜厚１０ｎｍ程度のゲート酸化膜９
を形成し、領域Ａの薄膜トランジスタ及びＲＯＭコード
トランジスタ部分のみが開口するように第４のレジスト
パターン４ｄを形成する（図９（ｅ）から（ｇ）参
照）。
後、全面に、例えば膜厚１０ｎｍ程度のゲート酸化膜９
を形成し、領域Ａの薄膜トランジスタ及びＲＯＭコード
トランジスタ部分のみが開口するように第４のレジスト
パターン４ｄを形成する（図９（ｅ）から（ｇ）参
照）。
【００５８】本実施例では、ＲＯＭコードトランジスタ
の反転層１３形成と薄膜トランジスタのＰチャネルの追
加注入を第４のレジストパターン４ｄを用いて行うこと
により、レジストパターン形成工程の削減するものであ
る。なお、薄膜トランジスタのＮチャネルにも同時にイ
オンが注入されるが、前記した（ｄ）の工程におけるイ
オン注入のドーズ量を調整することによって各々のウェ
ルを最適な不純物濃度に調整することができる。
の反転層１３形成と薄膜トランジスタのＰチャネルの追
加注入を第４のレジストパターン４ｄを用いて行うこと
により、レジストパターン形成工程の削減するものであ
る。なお、薄膜トランジスタのＮチャネルにも同時にイ
オンが注入されるが、前記した（ｄ）の工程におけるイ
オン注入のドーズ量を調整することによって各々のウェ
ルを最適な不純物濃度に調整することができる。
【００５９】そして、イオン注入後、第４のレジストパ
ターン４ｄをそのまま用いて、ゲート酸化膜９を除去
し、図１０（ｉ）に示すように、全面に、例えば膜厚８
ｎｍ程度のゲート酸化膜１０を新たに形成し、各々のゲ
ート酸化膜９、１０上にゲート電極１１を形成すること
によって、２電源系トランジスタとＲＯＭコードトラン
ジスタが混在する半導体装置の基本形が形成される。
ターン４ｄをそのまま用いて、ゲート酸化膜９を除去
し、図１０（ｉ）に示すように、全面に、例えば膜厚８
ｎｍ程度のゲート酸化膜１０を新たに形成し、各々のゲ
ート酸化膜９、１０上にゲート電極１１を形成すること
によって、２電源系トランジスタとＲＯＭコードトラン
ジスタが混在する半導体装置の基本形が形成される。
【００６０】このように、本実施例では、ＲＯＭコード
トランジスタの反転層１３形成のためのイオン注入と薄
膜トランジスタのＰチャネルの追加注入を薄膜トランジ
スタのゲート酸化膜形成用レジストを用いて行うことに
よって、レジストパターン形成を４回行うのみで上記の
処理を完了することができる。
トランジスタの反転層１３形成のためのイオン注入と薄
膜トランジスタのＰチャネルの追加注入を薄膜トランジ
スタのゲート酸化膜形成用レジストを用いて行うことに
よって、レジストパターン形成を４回行うのみで上記の
処理を完了することができる。
【００６１】すなわち、従来は、レジストパターン形成
は最低６回必要であるのに対して、本実施例ではレジス
トパターン形成４回で従来と同様の構造の半導体装置を
形成することができ、前記した第２の実施例と同様に製
造工数を削減することができる。
は最低６回必要であるのに対して、本実施例ではレジス
トパターン形成４回で従来と同様の構造の半導体装置を
形成することができ、前記した第２の実施例と同様に製
造工数を削減することができる。
【００６２】なお、本実施例においても、薄膜及び厚膜
の２電源系のＣＭＯＳトランジスタにＲＯＭコードトラ
ンジスタが混在した例について述べたが、ＲＯＭコード
トランジスタの反転層１３形成のための注入と他のトラ
ンジスタのウェル形成のための注入とを薄膜トランジス
タのゲート酸化膜形成用レジストを用いて行うことがで
きる構成の半導体装置であれば同様の効果が得られるこ
とは明らかである。
の２電源系のＣＭＯＳトランジスタにＲＯＭコードトラ
ンジスタが混在した例について述べたが、ＲＯＭコード
トランジスタの反転層１３形成のための注入と他のトラ
ンジスタのウェル形成のための注入とを薄膜トランジス
タのゲート酸化膜形成用レジストを用いて行うことがで
きる構成の半導体装置であれば同様の効果が得られるこ
とは明らかである。
【００６３】
【発明の効果】以上、説明したように、本発明の構成に
よれば、ＲＯＭコードトランジスタの反転層形成のため
のイオン注入を利用して、他のＭＯＳトランジスタの追
加注入を同時に行うため、ＭＯＳトランジスタとＲＯＭ
コードトランジスタが混在する半導体装置において、製
造工程を削減することができるという効果を奏する。
よれば、ＲＯＭコードトランジスタの反転層形成のため
のイオン注入を利用して、他のＭＯＳトランジスタの追
加注入を同時に行うため、ＭＯＳトランジスタとＲＯＭ
コードトランジスタが混在する半導体装置において、製
造工程を削減することができるという効果を奏する。
【００６４】また、薄膜トランジスタと厚膜トランジス
タが混在する２電源系の半導体装置においては、薄膜ト
ランジスタのゲート酸化膜形成のためのレジストパター
ンを利用して、薄膜トランジスタのＮチャネルの追加注
入を行うか、又はＲＯＭコードトランジスタの反転層形
成のためのイオン注入と薄膜トランジスタのＰチャネル
の追加注入を行うことによって、更に製造工程を削減す
ることができる。
タが混在する２電源系の半導体装置においては、薄膜ト
ランジスタのゲート酸化膜形成のためのレジストパター
ンを利用して、薄膜トランジスタのＮチャネルの追加注
入を行うか、又はＲＯＭコードトランジスタの反転層形
成のためのイオン注入と薄膜トランジスタのＰチャネル
の追加注入を行うことによって、更に製造工程を削減す
ることができる。
【図１】薄膜及び厚膜の２電源系のＣＭＯＳトランジス
タにＲＯＭコードトランジスタが混在した半導体装置の
構成を説明するための断面図である。
タにＲＯＭコードトランジスタが混在した半導体装置の
構成を説明するための断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法の一部を模式的に説明するための工程断面図であ
る。
方法の一部を模式的に説明するための工程断面図であ
る。
【図３】本発明の第１の実施例に係る半導体装置の製造
方法の一部を模式的に説明するための工程断面図であ
る。
方法の一部を模式的に説明するための工程断面図であ
る。
【図４】本発明の第１の実施例に係る半導体装置の製造
方法の一部を模式的に説明するための工程断面図であ
る。
方法の一部を模式的に説明するための工程断面図であ
る。
【図５】本発明の第２の実施例に係る半導体装置の製造
方法の一部を模式的に説明するための工程断面図であ
る。
方法の一部を模式的に説明するための工程断面図であ
る。
【図６】本発明の第２の実施例に係る半導体装置の製造
方法の一部を模式的に説明するための工程断面図であ
る。
方法の一部を模式的に説明するための工程断面図であ
る。
【図７】本発明の第２の実施例に係る半導体装置の製造
方法の一部を模式的に説明するための工程断面図であ
る。
方法の一部を模式的に説明するための工程断面図であ
る。
【図８】本発明の第３の実施例に係る半導体装置の製造
方法の一部を模式的に説明するための工程断面図であ
る。
方法の一部を模式的に説明するための工程断面図であ
る。
【図９】本発明の第３の実施例に係る半導体装置の製造
方法の一部を模式的に説明するための工程断面図であ
る。
方法の一部を模式的に説明するための工程断面図であ
る。
【図１０】本発明の第３の実施例に係る半導体装置の製
造方法の一部を模式的に説明するための工程断面図であ
る。
造方法の一部を模式的に説明するための工程断面図であ
る。
【図１１】従来の半導体装置の製造方法を説明するため
の工程断面図である。
の工程断面図である。
【図１２】従来の半導体装置の製造方法を説明するため
の工程断面図である。
の工程断面図である。
【図１３】従来の半導体装置の製造方法を説明するため
の工程断面図である。
の工程断面図である。
１ Ｐ型シリコン基板 ２ 素子分離酸化膜 ３ 酸化膜 ４ａ 第１のレジストパターン ４ｂ 第２のレジストパターン ４ｃ 第３のレジストパターン ４ｄ 第４のレジストパターン ４ｅ 第５のレジストパターン ５ ホウ素 ６ Ｐウェル ７ ヒ素又はリン ８ Ｎウェル ９ ゲート酸化膜（厚膜） １０ ゲート酸化膜（薄膜） １１ ゲート電極 １２ リン １３ 反転層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１
Claims (11)
- 【請求項１】ＲＯＭコードトランジスタを含む複数種の
ＭＯＳトランジスタからなる半導体装置の製造方法にお
いて、 前記ＲＯＭコードトランジスタのチャネル表面に反転層
を形成するためのイオン注入が、前記ＲＯＭコードトラ
ンジスタを除く１以上の他のＭＯＳトランジスタのしき
い値電圧を調整するためのイオン注入を兼ね備える、こ
とを特徴とする半導体装置の製造方法。 - 【請求項２】薄膜トランジスタと厚膜トランジスタとＲ
ＯＭコードトランジスタとを含む複数種のＭＯＳトラン
ジスタからなる半導体装置の製造方法において、 前記ＲＯＭコードトランジスタのチャネル表面に反転層
を形成するためのイオン注入と、前記薄膜トランジスタ
のしきい値電圧を調整するためのイオン注入とを同一工
程にて行う、ことを特徴とする半導体装置の製造方法。 - 【請求項３】薄膜トランジスタと厚膜トランジスタとＲ
ＯＭコードトランジスタとを含む複数種のＭＯＳトラン
ジスタからなる半導体装置の製造方法において、 前記ＲＯＭコードトランジスタの表面に反転層を形成す
るためのイオン注入と、前記薄膜トランジスタのしきい
値電圧を調整するためのイオン注入とを同一工程にて行
い、 かつ、前記薄膜トランジスタのゲート酸化膜形成のため
のレジストパターンを用いて、前記薄膜トランジスタの
しきい値電圧を調整するためのイオン注入を行う、こと
を特徴とする半導体装置の製造方法。 - 【請求項４】薄膜ＣＭＯＳトランジスタと厚膜ＣＭＯＳ
トランジスタとＲＯＭコードトランジスタの少なくとも
５種類のＭＯＳトランジスタを構成要素とする半導体装
置の製造方法において、 前記ＲＯＭコードトランジスタのチャネル表面に反転層
を形成するためのイオン注入と、前記薄膜ＣＭＯＳトラ
ンジスタのしきい値電圧を調整するためのイオン注入と
を同一工程にて行うことにより、４回のレジストパター
ン形成で前記５種類のＭＯＳトランジスタのチャネル表
面の不純物濃度を調整することを特徴とする半導体装置
の製造方法。 - 【請求項５】薄膜ＣＭＯＳトランジスタと厚膜ＣＭＯＳ
トランジスタとＲＯＭコードトランジスタの少なくとも
５種類のＭＯＳトランジスタを構成要素とする半導体装
置の製造方法において、 前記ＲＯＭコードトランジスタのチャネル表面に反転層
を形成するためのイオン注入と、前記薄膜ＣＭＯＳトラ
ンジスタのしきい値電圧を調整するためのイオン注入と
を同一工程にて行い、 かつ、前記薄膜ＣＭＯＳトランジスタのゲート酸化膜形
成のためのレジストパターンを用いて、前記薄膜ＣＭＯ
Ｓトランジスタのしきい値電圧を調整するためのイオン
注入を行うことにより、４回のレジストパターン形成で
前記５種類のＭＯＳトランジスタのチャネル表面不純物
濃度を調整する、ことを特徴とする半導体装置の製造方
法。 - 【請求項６】前記ＲＯＭコードトランジスタのチャネル
表面に反転層を形成するための注入イオン種がリンであ
ることを特徴とする請求項１乃至５のいずれか一に記載
の半導体装置の製造方法。 - 【請求項７】（ａ）薄膜ＣＭＯＳトランジスタと厚膜Ｃ
ＭＯＳトランジスタとＲＯＭコードトランジスタの少な
くとも５種類のＭＯＳトランジスタを含む半導体装置
の、前記薄膜ＣＭＯＳトランジスタのＮチャネル領域
と、前記厚膜ＣＭＯＳトランジスタのＮチャネル領域
と、前記ＲＯＭコードトランジスタ領域とに、第１のレ
ジストパターンをマスクとして第１のイオン種を打ち込
み、Ｐウェルを形成する工程と、 （ｂ）前記薄膜ＣＭＯＳトランジスタのＰチャネル領域
と、前記厚膜ＣＭＯＳトランジスタのＰチャネル領域と
に、第２のレジストパターンをマスクとして第２のイオ
ン種を打ち込み、Ｎウェルを形成する工程と、 （ｃ）前記薄膜ＣＭＯＳトランジスタのＮチャネル領域
に、第３のレジストパターンをマスクとして前記第１の
イオン種を追加注入する工程と、 （ｄ）前記薄膜ＣＭＯＳトランジスタのＰチャネル領域
と、前記ＲＯＭコードトランジスタ領域とに、第４のレ
ジストパターンをマスクとして前記第２のイオン種を打
ち込み、前記ＲＯＭコードトランジスタのチャネル表面
に反転層を形成するとともに、前記薄膜ＣＭＯＳトラン
ジスタのＰチャネルに追加注入する工程と、を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項８】（ａ）薄膜ＣＭＯＳトランジスタと厚膜Ｃ
ＭＯＳトランジスタとＲＯＭコードトランジスタの少な
くとも５種類のＭＯＳトランジスタを含む半導体装置
の、前記薄膜ＣＭＯＳトランジスタのＮチャネル領域
と、前記厚膜ＣＭＯＳトランジスタのＮチャネル領域
と、前記ＲＯＭコードトランジスタ領域とに、第１のレ
ジストパターンをマスクとして第１のイオン種を打ち込
み、Ｐウェルを形成する工程と、 （ｂ）前記薄膜ＣＭＯＳトランジスタのＰチャネル領域
と、前記厚膜ＣＭＯＳトランジスタのＰチャネル領域と
に、第２のレジストパターンをマスクとして第２のイオ
ン種を打ち込み、Ｎウェルを形成する工程と、 （ｃ）前記薄膜ＣＭＯＳトランジスタのＰチャネル領域
と、前記ＲＯＭコードトランジスタ領域とに、第３のレ
ジストパターンをマスクとして前記第２のイオン種を打
ち込み、前記ＲＯＭコードトランジスタのチャネル表面
に反転層を形成するとともに、前記薄膜ＣＭＯＳトラン
ジスタのＰチャネルに追加注入する工程と、 （ｄ）基板全面に厚膜のゲート酸化膜を形成し、前記厚
膜ＣＭＯＳトランジスタのみを覆うように第４のレジス
トパターンを形成する工程と、 （ｅ）前記第４のレジストパターンをマスクとし、前記
第１のイオン種を打ち込み、前記薄膜ＣＭＯＳトランジ
スタのＮチャネルに追加注入した後、前記第４のレジス
トパターンを用いて前記薄膜ＣＭＯＳトランジスタ及び
前記ＲＯＭコードトランジスタのゲート酸化膜を除去す
る工程と、 （ｆ）前記薄膜ＣＭＯＳトランジスタ及び前記ＲＯＭコ
ードトランジスタに薄膜のゲート酸化膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】（ａ）薄膜ＣＭＯＳトランジスタと厚膜Ｃ
ＭＯＳトランジスタとＲＯＭコードトランジスタの少な
くとも５種類のＭＯＳトランジスタを含む半導体装置
の、前記薄膜ＣＭＯＳトランジスタのＮチャネル領域
と、前記厚膜ＣＭＯＳトランジスタのＮチャネル領域
と、前記ＲＯＭコードトランジスタ領域とに、第１のレ
ジストパターンをマスクとして第１のイオン種を打ち込
み、Ｐウェルを形成する工程と、 （ｂ）前記薄膜ＣＭＯＳトランジスタのＰチャネル領域
と、前記厚膜ＣＭＯＳトランジスタのＰチャネル領域と
に、第２のレジストパターンをマスクとして第２のイオ
ン種を打ち込み、Ｎウェルを形成する工程と、 （ｃ）前記薄膜ＣＭＯＳトランジスタのＮチャネル領域
に、第３のレジストパターンをマスクとして前記第１の
イオン種を追加注入する工程と、 （ｄ）基板全面に厚膜のゲート酸化膜を形成し、前記厚
膜ＣＭＯＳトランジスタのみを覆うように第４のレジス
トパターンを形成する工程と、 （ｅ）前記第４のレジストパターンをマスクとしてし、
前記第１のイオン種を打ち込み、前記ＲＯＭコードトラ
ンジスタの反転層形成のためのイオン注入と、前記薄膜
ＣＭＯＳトランジスタのＰチャネルの追加注入を同時に
行った後、前記第４のレジストパターンを用いて前記薄
膜ＣＭＯＳトランジスタ及び前記ＲＯＭコードトランジ
スタのゲート酸化膜を除去する工程と、 （ｆ）前記薄膜ＣＭＯＳトランジスタ及び前記ＲＯＭコ
ードトランジスタに薄膜のゲート酸化膜を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】前記第１のイオン種がホウ素であり、前
記第２の注入イオンがヒ素又はリンであることを特徴と
する請求項７乃至９のいずれか一に記載の半導体装置の
製造方法。 - 【請求項１１】前記第２のイオン種のうち、前記ＲＯＭ
コードトランジスタの反転層形成の注入イオンがリンで
あることを特徴とする請求項１０記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01829099A JP3189819B2 (ja) | 1999-01-27 | 1999-01-27 | 半導体装置の製造方法 |
| KR1020000002847A KR100364881B1 (ko) | 1999-01-27 | 2000-01-21 | 반도체장치의 제조방법 |
| US09/492,366 US6184094B1 (en) | 1999-01-27 | 2000-01-27 | Method for producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01829099A JP3189819B2 (ja) | 1999-01-27 | 1999-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216268A true JP2000216268A (ja) | 2000-08-04 |
| JP3189819B2 JP3189819B2 (ja) | 2001-07-16 |
Family
ID=11967500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01829099A Expired - Fee Related JP3189819B2 (ja) | 1999-01-27 | 1999-01-27 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6184094B1 (ja) |
| JP (1) | JP3189819B2 (ja) |
| KR (1) | KR100364881B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004090989A1 (de) | 2003-04-10 | 2004-10-21 | Infineon Technologies Ag | Bipolar-transistor |
| JPWO2004093192A1 (ja) * | 2003-04-10 | 2006-07-06 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP2006310602A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2008192946A (ja) * | 2007-02-07 | 2008-08-21 | Fujitsu Ltd | マスクレイアウトデータ作成方法、マスクレイアウトデータ作成装置及び半導体装置の製造方法 |
| JP2008235567A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
| JP2008244113A (ja) * | 2007-03-27 | 2008-10-09 | Sharp Corp | 半導体装置の製造方法 |
| JP2009218515A (ja) * | 2008-03-12 | 2009-09-24 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP2010034569A (ja) * | 2009-09-24 | 2010-02-12 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100372027C (zh) * | 2003-10-27 | 2008-02-27 | 上海宏力半导体制造有限公司 | 掩膜式只读存储器的信息写入方法 |
| US7923340B2 (en) * | 2007-02-14 | 2011-04-12 | Agere Systems Inc. | Method to reduce collector resistance of a bipolar transistor and integration into a standard CMOS flow |
| JP4421629B2 (ja) * | 2007-04-25 | 2010-02-24 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2011135945A1 (ja) * | 2010-04-28 | 2011-11-03 | シャープ株式会社 | 半導体装置、表示装置、並びに半導体装置及び表示装置の製造方法 |
| JP5672055B2 (ja) * | 2011-02-23 | 2015-02-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| US5243210A (en) * | 1987-02-21 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US5407849A (en) * | 1992-06-23 | 1995-04-18 | Imp, Inc. | CMOS process and circuit including zero threshold transistors |
| KR100214843B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
| TW434834B (en) * | 1996-06-29 | 2001-05-16 | Hyundai Electronics Ind | Method of manufacturing a complementary metal-oxide semiconductor device |
| JP3304803B2 (ja) * | 1997-02-07 | 2002-07-22 | ヤマハ株式会社 | 多電源半導体装置の製造方法 |
-
1999
- 1999-01-27 JP JP01829099A patent/JP3189819B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-21 KR KR1020000002847A patent/KR100364881B1/ko not_active IP Right Cessation
- 2000-01-27 US US09/492,366 patent/US6184094B1/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004090989A1 (de) | 2003-04-10 | 2004-10-21 | Infineon Technologies Ag | Bipolar-transistor |
| JPWO2004093192A1 (ja) * | 2003-04-10 | 2006-07-06 | 富士通株式会社 | 半導体装置とその製造方法 |
| US7605041B2 (en) | 2003-04-10 | 2009-10-20 | Fujitsu Microelectronics Limited | Semiconductor device and its manufacture method |
| JP4942009B2 (ja) * | 2003-04-10 | 2012-05-30 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2006310602A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2008192946A (ja) * | 2007-02-07 | 2008-08-21 | Fujitsu Ltd | マスクレイアウトデータ作成方法、マスクレイアウトデータ作成装置及び半導体装置の製造方法 |
| TWI383246B (zh) * | 2007-02-07 | 2013-01-21 | Fujitsu Semiconductor Ltd | 建立遮罩佈局資料之方法，用於建立遮罩佈局資料之裝置，以及用於製造半導體元件的方法 |
| JP2008235567A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
| JP2008244113A (ja) * | 2007-03-27 | 2008-10-09 | Sharp Corp | 半導体装置の製造方法 |
| JP2009218515A (ja) * | 2008-03-12 | 2009-09-24 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP2010034569A (ja) * | 2009-09-24 | 2010-02-12 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6184094B1 (en) | 2001-02-06 |
| KR20000057785A (ko) | 2000-09-25 |
| KR100364881B1 (ko) | 2002-12-16 |
| JP3189819B2 (ja) | 2001-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6090652A (en) | Method of manufacturing a semiconductor device including implanting threshold voltage adjustment ions | |
| JPH05190781A (ja) | 半導体装置およびその製造方法 | |
| JP3189819B2 (ja) | 半導体装置の製造方法 | |
| JPH07335883A (ja) | 半導体装置の製造方法 | |
| US20070178648A1 (en) | Different-voltage device manufactured by a cmos compatible process and high-voltage device used in the different-voltage device | |
| US5989949A (en) | Method of manufacturing a complementary metal-oxide semiconductor device | |
| JP3419672B2 (ja) | 半導体装置及びその製造方法 | |
| EP0831518B1 (en) | Semiconductor device and method for producing the same | |
| US6647542B2 (en) | Efficient fabrication process for dual well type structures | |
| US6638804B2 (en) | Method of manufacturing semiconductor device with high and low breakdown transistors | |
| JPS60100469A (ja) | 半導体装置 | |
| US6720222B2 (en) | Method of manufacturing semiconductor device | |
| US5759881A (en) | Low cost well process | |
| JPH08288379A (ja) | 半導体装置及びその製造方法 | |
| JP3128482B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JP2000299387A (ja) | 半導体装置とその製造方法 | |
| JP2979864B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3216110B2 (ja) | 相補型半導体装置の製造方法 | |
| JP3128481B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JP2001110910A (ja) | 半導体装置の製造方法 | |
| JP2921266B2 (ja) | コンプリメンタリｍｏｓ型集積回路装置 | |
| KR0176158B1 (ko) | 특성 개선을 위한 반도체소자의 제조방법 | |
| JP2001144190A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPH09237766A (ja) | 半導体装置の製造方法 | |
| JPH03218662A (ja) | Ｃｍｏｓ半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010417 |
|
| LAPS | Cancellation because of no payment of annual fees |