TWI383246B - 建立遮罩佈局資料之方法，用於建立遮罩佈局資料之裝置，以及用於製造半導體元件的方法 - Google Patents
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Description
本發明關於一種建立遮罩佈局資料之方法及一種遮罩佈局資料生成裝置，利用每個遮罩佈局資料生成裝置為特定工廠設備建立的遮罩佈局資料被用以建立最適於另一工廠設備的遮罩佈局資料，以及一種使用該建立之遮罩佈局資料以製造半導體裝置的方法。
於製造半導體裝置(大型積體電路：LSI)時，首先基於特定需求實行電路設計，其後基於電路設計所使用之資料建立遮罩佈局資料。接著所建立的遮罩佈局資料被用於製造光罩。然後光罩被用於轉送圖案至半導體基板，藉此製造半導體裝置。通常，一種稱做SPICE之軟體(一種電子電路模擬器)被用於電路設計。遮罩佈局資料以稱做GDS的格式被描述。
半導體裝置之電路通常由電路設計部門使用其公司的內部設計準則(SPICE參數)而設計，且由公司內部工廠之製造部門使用電路設計資料來製造半導體裝置。然而，當公司內部工廠中製造之半導體裝置的製造需求緊急增加時，問題產生了，因為在半導體裝置被新建的設備真正製造出來之前，公司內部工廠設備之擴展不僅需要大額投資也需要長久時間。而且另一個問題是，隨著新設備之啟動，各
種不同的風險也會產生。
為此，於某些案例中，半導體裝置之製造是外包的(給另一家公司)。於這案例中，該公司的內部設計準則(SPICE參數)自然與另一家公司不同。因此，縱然使用相同之遮罩佈局資料(GDS資料)以製造半導體裝置，構成半導體裝置之電晶體特性也會有種種的差異。
第1圖同時顯示外包者製造之電晶體特性(閘長度－閾電壓特性)的實例以及承包者(締約人)製造之電晶體特性的實例。如上所示，不同的公司有不同的設計準則。藉此，即使使用相同的遮罩佈局資料，分別由外包者及承包者所製造之電晶體特性也會不同。電晶體特性不僅與閘長度有關也與延展層之接合深度、閘絕緣膜之厚度、側壁之寬度、通道層中之雜質濃度等等有關。依此，這些參數迄今被控制著以使承包者製造之電晶體特性與外包者製造之電晶體特性相接近。
日本專利申請早期公開案Hei4－255266號描述藉著引入雜質進入作為本徵MOS電晶體，長通道MOS電晶體與短通道MOS電晶體的通道部份而達到特性之最佳化。此外，在日本專利申請早期公開案2002－299611描述之方法中，決定用於具有特定閘長度之電晶體的雜質注射條件、計算電晶體雜質的濃度、然後基於計算結果計算具有小於特定閘長度之電晶體雜質的濃度，藉此得到電晶體的特性。
如上所述，為使承包者製造之電晶體特性與外包者製造之電晶體特性接近，必須做到藉著控制各種參數確實製造
電晶體、測定所製造電晶體的特性、然後回饋控制參數之測定結果。然而，上述操作如此繁雜，所以必須耗費一段長時間來決定參數。
更且，當閘絕緣膜厚度由於控制參數變薄時，電晶體之崩潰電壓變低，如此降低了半導體裝置的信賴度。製程中的主要改變及新製造設備的引入對改變延展層的接合深度是進一步必要的。
本發明目的之一係提供一種遮罩佈局資料建立方法及一種遮罩佈局資料建立裝置，每一個都使為特定工廠設備建立之遮罩佈局資料用於有效率地建立另一工廠設備之最佳化的遮罩佈局資料，以及使用該遮罩佈局資料以製造半導體裝置方法。
依據本發明之一面向，係提供一種使用第一工廠設備之遮罩佈局資料來建立用於第二工廠設備資料之遮罩佈局資料的遮罩佈局資料建立方法，其中該方法包括：從關於具有在預定範圍內之閘長度的電晶體之用於第一工廠設備的遮罩佈局資料提取一閘電極及一元件區域之重疊區域的製程，擴展重疊區域以設定擴展區域的製程，建立對應於擴展區域之資料以將建立之資料加入至用於第一工廠設備之遮罩佈局資料的製程，藉此建立用於第二工廠設備之遮罩佈局資料。
依據本發明之另一面向，提供一種遮罩佈局資料生成
裝置，其使用用於第一工廠設備之遮罩佈局資料來建立用於第二工廠設備之遮罩佈局資料，其中該裝置包括用於輸入第一工廠設備之遮罩佈局資料的一輸入段，用於從輸進輸入段之第一工廠設備遮罩佈局資料提取一閘電極及一元件區域之重疊區域的一重疊區域提取段，該第一工廠設備遮罩佈局資料係關於具有在預定範圍內之閘長度的電晶體，及用於建立第二工廠設備之遮罩佈局資料之一遮罩佈局資料修正段，其藉著擴展從重疊區域提取段提取之重疊區域以設定擴展區域，且藉著建立對應於擴展區域之資料以將建立之資料加入第一工廠設備之遮罩佈局資料。
依據本發明之再一面向，提供一種半導體裝置製造方法，其中該方法包括從數個構成半導體裝置之電晶體中基於閘長度選擇第一群組及第二群組的選擇製程，於具有第一及第二群組之電晶體的半導體基板中實施第一通道雜質注射的第一注射製程，於具有第一群組之電晶體的半導體基板中實施第二通道雜質注射的第二注射製程，於具有第一及第二群組之電晶體的半導體基板上形成一閘絕緣膜及一閘電極的閘極形成製程，及在位於閘電極之兩側上的半導體基板中引入雜質的源汲極形成製程。
於本發明中，構成半導體裝置之電晶體基於閘長度被分成數個群組。各個群組之通道層的雜質濃度被控制以基本上僅藉由通道層的雜質濃度將第一工廠設備製造之電晶體與第二工廠設備製造之電晶體之間的特性差異減至最低。所以，不必改變參數諸如延展層之接合深度、閘絕緣
膜之厚度及側壁寬度。因此，參數決定之前所消耗的時間可以減少。
於本發明中，具有預定範圍內閘長度之閘電極及元件區域的重疊區域被從第一工廠設備遮罩佈局資料中提取。該重疊區域朝縱向的與橫向方向擴展，該擴展區域之形狀被設定成用於將雜質引入通道層之遮罩的形狀。然後，擴展區域形狀的資料(即是遮罩的形狀)被加入第一工廠設備之遮罩佈局資料。以此等方式，另一工廠(第二工廠設備)設備之遮罩佈局資料可從第一工廠設備遮罩佈局資料輕鬆地建立。
第1圖同時顯示外包者製造之電晶體特性(閘長度－閾電壓特性)的實例以及承包者(締約人)製造之電晶體特性的實例。
第2圖顯示在雜質被引入通道層中前之半導體基板的頂視圖。
第3A至3D圖顯示於承包者工廠設備中之半導體裝置製造方法的橫切面圖。
本發明第4圖顯示藉著應用本發明外包者之電晶體特性及承包者製造之電晶體特性。
第5圖顯示與本發明之實施例有關之遮罩佈局資料生成裝置之建構的方塊圖。
第6圖顯示遮罩佈局資料生成裝置之操作的流程圖。
第7圖顯示遮罩佈局資料建立裝置之操作的電晶體形
成區域的頂面圖。
第8A及8B圖顯示關於實例1之變更之一種用於引入雜質進入電晶體T1及T2通道層之方法。
第9A及9B圖顯示關於實例2之變更之一種用於引入雜質進入電晶體T1及T2通道層之方法。
本發明實施例將描述於下。
參數諸如延展層之接合深度、閘絕緣膜之厚度、側壁之寬度及通道層之雜質濃度迄今由承包者(第二工廠設備)控制使得其等之特性變得接近由外包者(第一工廠設備)製造之電晶體的閘長度－閾電壓特性。相反地，在本發明中，從一方面而言，如果外包者與承包者製造的電晶體特性相差很小的話，閘長度－閾電壓特性不必要是連續的。構成半導體裝置之電晶體基於閘長度被分成數個群組，其後於各個群組中分別設定通道層中之雜質濃度以基本上只藉著通道層中之雜質濃度來控制閘長度－閾電壓特性。
參看第2及3圖，以下將為特定之描述。第2圖顯示在雜質(導電雜質)被引入通道層中前之半導體基板10的頂視圖。圖中虛線指示之閘電極12a及12b形成於雜質被引入通道層中之後。第3A至3D圖顯示於承包者工廠設備中之半導體裝置(電晶體)製造方法的橫切面圖。此處，如第2圖所示，具有閘長度L50nm以上(L>50nm)之電晶體T1的閘長度－閾電壓特性以及具有閘長度L50nm以下(L≦50nm)之電晶體
T2的閘長度－閾電壓特性被認為係分別地控制。為便於描述，電晶體T1及T2之導電型式此處被認為係p型。
首先，電晶體資料從外包者建立之遮罩佈局資料中提取。這些電晶體然後基於閘長度L為50nm以下或以上分類為兩群組(電晶體T1及T2)。另一方面，一種測試被先行實施，藉此決定通道層之雜質濃度C1，使得電晶體T1之特性(閘長度－閾電壓特性)變得接近(等於)外包者電晶體之特性(然而是具有閘長度L 50 nm以上之電晶體的特性)。且決定通道層之雜質濃度C2使得電晶體T2之特性變得接近(等於)外包者電晶體之特性(然而是具有閘長度L 50 nm以下之電晶體的特性)。
如第3A圖所示，一遮罩(光阻膜)21然後形成在半導體基板10之電晶體T2形成區域上。且p型雜質諸如硼(B)或銦(In)以濃度C1被引入電晶體T1形成區域中之半導體基板10的表面。其後，遮罩21被移除。
如第3B圖所示，一遮罩(光阻膜)22然後形成在半導體基板10的電晶體T1形成區域，且p型雜質諸如硼(B)或銦(In)以濃度C2被引入電晶體T2形成區域中之半導體基板10的表面。其後，遮罩22被移除。以此種方式，電晶體T1之通道層中的雜質濃度及電晶體T2之通道層中的雜質濃度分別達成為C1及C2。
如第3C圖所示，一閘絕緣膜11、一閘電極12a與12b接著形成在半導體基板10上。且n型雜質諸如磷(P)或砷(As)被引入使用閘電極12a與12b作為遮罩以形成延展層13a的
半導體基板10。
如第3D圖所示，側壁14接著分別形成在閘電極12a與12b的兩側上。且n型雜質引入使用閘電極12與12b的半導體基板10以及作為遮罩的側壁14以形成源汲極13b。以此種方式，完成電晶體T1及T2。於本實施例中，異於通道層之雜質濃度之參數，即閘絕緣膜11之厚度、延展層13a之接合深度、側壁14之寬度、源汲極13b之雜質濃度等等係與外包者相同。
第4圖顯示藉著應用本發明外包者之電晶體特性及承包者製造之電晶體特性。如第4圖所示，藉著應用本發明，關於承包者所製造之電晶體，一曲線顯示閘長度及閾電壓之間的關係不是連續的。然而，外包者及承包者之電晶體特性的不同最多只有數十mV，這比先前(參看第1圖)更小。
於本實施例中，遮罩21及22(參看第3A及3B圖)係必要的，因為如上所述雜質被選擇地分別引入電晶體T1形成區域或電晶體T2形成區域。然而，用於上述過程的遮罩資料沒有包括在外包者建立的遮罩佈局資料(GDS資料)中。所以，從遮罩佈局資料建立製造用於上述過程之遮罩的資料是必要的以將該資料加到遮罩佈局資料。
第5圖顯示與本發明之實施例有關之遮罩佈局資料生成裝置30之建構的方塊圖。本實施例之遮罩佈局資料生成裝置30輸入為特定工廠設備(外包者)建立的遮罩佈局資料，且輸出用於在通道層中射出雜質之遮罩圖案資料。
本實施例之遮罩佈局資料生成裝置30由電腦(工作站)與精密軟體構成，且如第5圖所示包括一輸入段31、一重疊區域提取段32、一遮罩佈局資料修正段33及一輸出段34。於輸入段31中，由外包者建立之遮罩佈局資料(GDS資料)被輸入。重疊區域提取段32分析從輸入段31輸入的遮罩佈局資料以提取閘電極及具有特定閘長度或更少之電晶體元件區域(主動區域)的重疊區域。
遮罩佈局資料修正段33建立用於在通道層中射出雜質的遮罩圖案資料，該射出使用重疊區域提取段32的輸出。然後添加資料至外包者建立之遮罩佈局資料。然後，添加資料的遮罩佈局資料經由輸出段34輸出。
藉著比較外包者製造之電晶體特性及承包者使用外包者建立的遮罩佈局資料所製造之電晶體特性，特定之閘長度必須先前地被決定。於本實施例中，一元件區域為一電晶體元件與類似物形成之區域。各個元件區域為元件分隔膜諸如STI(淺溝槽隔離)或LOCOS(矽局部氧化)所分隔。
上述遮罩佈局資料生成裝置30之操作將參考第6圖所示之流程圖及第7圖所示之電晶體形成區域的頂面圖(概略圖形)詳細描述於下。然而，如第7圖所示，兩電晶體T1及T2此處被認為是在元件區域40中彼此接近而形成。電晶體T1之閘長度(閘電極41之寬度)L被認為是80nm，電晶體T2之閘長度(閘電極42之寬度)L被認為是50nm，閘電極41及42之間的距離被認為是270nm。元件區域40於閘電極41及42縱向方向之長度被認為是200nm。更且，構成半導體裝
置之電晶體此處被認為可分類成兩個群組，其一之閘長度為50nm或更少，另一之閘長度為超過50nm。
首先，於步驟S11中，外包者建立的遮罩佈局資料(GDS資料)經由遮罩佈局資料生成裝置30中之輸入段31而輸入。然後，於步驟S12中，重疊區域提取段32分析遮罩佈局資料以提取所有電晶體之閘電極與元件區域(主動區域)40的重疊區域。
然後，移向步驟S13，重疊區域提取段32更從提取重疊區域中提取具有閘長度L為50nm或更少之電晶體T2之閘電極42與元件區域40的重疊區域(第7圖中的劃線區域)。然後，移向步驟S14，遮罩佈局資料修正段33朝橫向方向(水平方向)與縱向方向(垂直方向)擴展步驟13中提取的重疊區域來設定擴展區域。此處，電晶體T1之閘電極41與電晶體T2之閘電極42之間的距離為270nm。所以，約該距離的一半(140mm)被設定為擴展距離。然後，如第7圖之虛線所示，電晶體T2之閘電極42與元件區域40的重疊區域朝橫向方向及縱向方向都擴展140nm以設定擴展距離。
然後，移向步驟S15，遮罩佈局資料修正段33建立遮罩之資料來覆蓋步驟S14中所設定之擴展區域(或是具有對應於該擴展區域之開口的遮罩)。且遮罩資料被加入到外包者建立的遮罩佈局資料中以經由輸出段34輸出該結果資料作為承包者的最佳化遮罩資料。
接著，移向步驟S16，光罩基於由遮罩佈局資料生成裝置30輸出之遮罩佈局資料(GDS資料)而製造。遮罩佈局資料
轉換為光罩圖形資料來製造使用該遮罩佈局資料的光罩。此時，必要時可執行一處理程序(諸如產生仿線或光學鄰近修正術)。以此種方式，用於將雜質引入每個電晶體通道層之過程中的光罩製造已經完成。然後，藉由使用光罩，用於第3A及3B圖所示方法的遮罩21及22已經形成。
於該實例中，閘長度L為50nm或更少之電晶體T2的閘電極42與元件區域40的重疊區域被提取，且該重疊區域被擴展以決定遮罩的尺寸(或遮罩開口的尺寸)，或者，閘長度L超過50nm之電晶體T1的閘電極41與元件區域40的重疊區域可被提取，且該重疊區域被擴展以決定遮罩的尺寸(或遮罩開口的尺寸)的事例描述於下。
曝光裝置中，最小曝光區域係特定的。當曝光區域小於最小曝光區域時，無法形成想要的遮罩形狀。所以，較佳的是遮罩的尺寸(或遮罩開口的尺寸)大於最小曝光區域。作為一實例，以下描述曝光裝置之最小曝光區域係0.12μm2
的事例。當閘電極42與元件區域40重疊區域以此種方式各朝橫向方向及縱向方向擴展140nm時，遮罩區域係0.16μm2(0.33μm×048μm)。於此事例中，因為曝光區域較曝光裝置之最小曝光區域為大，所以可以形成所要的遮罩形狀。當電晶體T1之閘電極41與電晶體T2之閘電極42之間的距離短時，在橫向方向(水平方向)的擴展距離應該降低，且在縱向方向(垂直方向)擴展距離應該增加。
更且，於該實例中，構成半導體裝置之電晶體被分成兩組(一組是閘長度50nm或更少，另一組是閘長度超過
50nm)的事例將被描述。構成半導體裝置之電晶體基於閘長度可被分成三組以上以設定每組通道層中的雜質濃度。
依據本實施例，對於承包者之工廠設備最適化的遮罩佈局資料僅可藉由以遮罩佈局資料生成裝置30處理外包者建立的遮罩佈局資料(GDS資料)而得到。相較於以往，承包者生產半導體裝置所需的時間可顯著地降低。使用具有不同設計準則之工廠設備容易地生產具有一致特性之半導體裝置也變得可能。於本實施例中，因為通道層雜質濃度之外的參數毋庸變動，所以包括隨著閘絕緣膜厚度的減少半導體裝置的可信賴性降低，以及隨著延展層接合深度之改變劇烈修改該方法與導入新設備等等問題可以進一步地避免。
於實施例中，如第3A及3B圖所示，必須有兩個光微影技術方法來使得電晶體T1及T2之通道區域的雜質濃度分別為C1及C2。或者，也可能經由一個光微影技術方法使得電晶體T1及T2之通道區域的雜質濃度分別為C1及C2。方法將描述於下。
第8A及8B圖顯示關於實例1之變更之一種用於引入雜質進入電晶體T1及T2通道層之方法的橫切面圖。為便於描述，此處電晶體T1及T2通道層之導電型式被認為是p型。
如第8A圖所示，p型雜質首先以濃度C1被引入電晶體T1與T2形成區域中之半導體基板10的表面。其後，如第8B圖所示，一遮罩(光阻膜)23形成在電晶體T1形成區域中。
然後，p型雜質被引入電晶體T2形成區域中之半導體基板10的表面，使得電晶體T2形成區域中之通道層內的雜質濃度為C2。以此等方式，經由一光微影技術方法，可以形成具有雜質濃度C1的通道層與具有雜質濃度C2的通道層
第9A及9B圖顯示關於實例2之變更之一種用於引入雜質進入電晶體T1及T2通道層之方法的橫切面圖。為便於描述，此處電晶體T1及T2通道層之導電型式也被認為是p型。如第9A圖所示，p型雜質首先以濃度C2被引入電晶體T1與T2形成區域中之半導體基板10的表面。其後，如第9B圖所示，一遮罩(光阻膜)24形成在電晶體T2形成區域中。然後，n型雜質被引入電晶體T1形成區域中之半導體基板10的表面，使得電晶體T1形成區域中之通道層內的雜質濃度為C1。以此等方式，經由一光微影技術方法，可以形成具有雜質濃度C1的通道層與具有雜質濃度C2的通道層。
10‧‧‧半導體基板
11‧‧‧閘絕緣膜
12a,12b‧‧‧閘電極
13a‧‧‧延展層
13b‧‧‧源汲極
14‧‧‧側壁
21,22,23,24‧‧‧遮罩
30‧‧‧遮罩佈局資料生成裝置
31‧‧‧輸入段
32‧‧‧重疊區域提取段
33‧‧‧遮罩佈局資料修正段
34‧‧‧輸出段
40‧‧‧元件區域
41,42‧‧‧閘電極
第1圖同時顯示外包者製造之電晶體特性(閘長度－閾電壓特性)的實例以及承包者(締約人)製造之電晶體特性的實例。
第2圖顯示在雜質被引入通道層中前之半導體基板的頂視圖。
第3A至3D圖顯示於承包者工廠設備中之半導體裝置製造方法的橫切面圖。
本發明第4圖顯示藉著應用本發明外包者之電晶體特
性及承包者製造之電晶體特性。
第5圖顯示與本發明之實施例有關之遮罩佈局資料生成裝置之建構的方塊圖。
第6圖顯示遮罩佈局資料生成裝置之操作的流程圖。
第7圖顯示遮罩佈局資料建立裝置之操作的電晶體形成區域的頂面圖。
第8A及8B圖顯示關於實例1之變更之一種用於引入雜質進入電晶體T1及T2通道層之方法。
第9A及9B圖顯示關於實例2之變更之一種用於引入雜質進入電晶體T1及T2通道層之方法。
10‧‧‧半導體基板
12a,12b‧‧‧閘電極
Claims (8)
- 一種藉由利用用於第一遮罩之第一遮罩佈局資料而建立用於第二遮罩之第二遮罩佈局資料的遮罩佈局資料建立方法，其包括下列步驟：針對一電晶體而從該第一遮罩佈局資料提取一閘電極與一元件區域的一重疊區域，該電晶體所具有之閘長度是在一預定範圍內；擴展該重疊區域以設定一擴展區域；以及藉由建立對應於該擴展區域的資料並藉由將所建立之該資料添加至該第一遮罩佈局資料，建立該第二遮罩佈局資料，其中該第一遮罩佈局資料是用在一第一設備，並且該第二遮罩佈局資料是用在一第二設備。
- 如申請專利範圍第1項之遮罩佈局資料建立方法，其中該擴展區域之擴展距離為形成於相同元件區域中的電晶體之閘電極間之距離的一半。
- 如申請專利範圍第1項之遮罩佈局資料建立方法，其中該擴展區域之尺寸不小於使用形成自該第二遮罩佈局資料的一光罩的一曝光裝置之最小曝光區域。
- 一種用於藉由利用第一遮罩佈局資料而建立用於第二遮罩之第二遮罩佈局資料的遮罩佈局資料建立裝置，其包括：一電腦；以及由該電腦所執行的一軟體， 其中該電腦會進行下列步驟：針對一電晶體而從該第一遮罩佈局資料提取一閘電極與一元件區域的一重疊區域，該電晶體所具有之閘長度是在一預定範圍內，擴展該重疊區域以設定一擴展區域，藉由建立對應於該擴展區域的資料並藉由將所建立之該資料添加至該第一遮罩佈局資料，建立該第二遮罩佈局資料，其中該第一遮罩佈局資料是用在一第一設備，並且該第二遮罩佈局資料是用在一第二設備。
- 如申請專利範圍第4項之遮罩佈局資料建立裝置，其中該電腦將該擴展區域之擴展距離設定成形成於相同元件區域中的電晶體之閘電極間之距離的一半。
- 如申請專利範圍第4項之遮罩佈局資料建立裝置，其中該電腦決定使該擴展區域之尺寸不小於一曝光裝置之最小曝光區域。
- 一種用於製造半導體裝置之方法，其包括下列步驟：從構成一半導體裝置的數個電晶體中，基於閘長度而選擇一第一群組和一第二群組，該選擇行為包括下列步驟：從第一遮罩佈局資料提取一閘電極與一元件區域的一重疊區域，該閘電極所具有之閘長度是在預定範圍內；擴展該重疊區域以設定一擴展區域；及 藉由建立對應於該擴展區域的遮罩資料並藉由將該遮罩資料添加至該第一遮罩佈局資料，建立第二遮罩佈局資料；於具有該等第一和第二群組之電晶體的半導體基板中實行一第一通道雜質注射；於具有該第一群組之電晶體的半導體基板中實行一第二通道注射；於具有該等第一和第二群組之電晶體的該等半導體基板上形成一閘絕緣膜和一閘電極；以及將雜質引入位在該閘電極之兩側上的半導體基板內，其中該第一遮罩佈局資料是用在一第一設備，並且該第二遮罩佈局資料是用在一第二設備。
- 如申請專利範圍第7項之用於製造半導體裝置之方法，其中係以會使得以該第二設備製造的該等第一和第二群組各者之電晶體的閾電壓等於以該第一設備製造的電晶體之閾電壓，來決定經由該等第一和第二通道雜質注射所注射入一通道層的雜質之濃度。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120266123A1 (en) * | 2011-04-12 | 2012-10-18 | Texas Instruments Incorporated | Coherent analysis of asymmetric aging and statistical process variation in electronic circuits |
| US10713405B2 (en) * | 2015-05-19 | 2020-07-14 | Synopsys, Inc. | Parameter generation for semiconductor device trapped-charge modeling |
| US10747916B2 (en) * | 2015-06-29 | 2020-08-18 | Synopsys, Inc. | Parameter generation for modeling of process-induced semiconductor device variation |
| US10740525B2 (en) | 2015-10-08 | 2020-08-11 | Synopsys, Inc. | Semiconductor device simulation |
Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03149851A (ja) * | 1989-11-06 | 1991-06-26 | Rohm Co Ltd | 集積回路用マスクパターン作成方法 |
| JPH06260380A (ja) * | 1993-03-04 | 1994-09-16 | Toshiba Corp | 半導体生産システム |
| US5633807A (en) * | 1995-05-01 | 1997-05-27 | Lucent Technologies Inc. | System and method for generating mask layouts |
| JPH11329924A (ja) * | 1998-05-11 | 1999-11-30 | Mitsubishi Electric Corp | Ｌｓｉ製造システム、レイアウトデータ作成装置、およびレイアウトマスクパターン転写装置 |
| JP2000216268A (ja) * | 1999-01-27 | 2000-08-04 | Nec Corp | 半導体装置の製造方法 |
| US6237133B1 (en) * | 1997-03-14 | 2001-05-22 | Nec Corporation | Mask pattern data creation method and system that are not subject to data stream data format limitations |
| US20020011574A1 (en) * | 2000-07-27 | 2002-01-31 | Kabushiki Kaisha Toshiba | Charged beam exposure apparatus having blanking aperture and basic figure aperture |
| US20020142495A1 (en) * | 2001-03-30 | 2002-10-03 | Fujitsu Limited | Method of calculating characteristics of semiconductor device having gate electrode and program thereof |
| US20020164085A1 (en) * | 1998-04-20 | 2002-11-07 | Fuji Photo Film Co., Ltd. | Image processing method and apparatus |
| US20040058255A1 (en) * | 2002-09-24 | 2004-03-25 | Scott Jessen | Substrate topography compensation at mask design: 3D OPC topography anchored |
| JP2004111530A (ja) * | 2002-09-17 | 2004-04-08 | Seiko Epson Corp | マスクデータ作成方法、マスク製造方法、半導体装置の製造方法及び半導体装置 |
| US20040107410A1 (en) * | 1999-03-04 | 2004-06-03 | Matsushita Electric Industrial Co., Ltd. | Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI |
| US20040227563A1 (en) * | 2003-05-15 | 2004-11-18 | Matsushita Electric Industrial Co., Ltd | Voltage generation device, signal charge transfer device, solid-state imaging device, solid-state imaging system, and voltage generation method |
| US20040232494A1 (en) * | 2002-05-14 | 2004-11-25 | Takashi Nagano | Semiconductor device and its manufacturing method, and electronic device |
| JP2006086443A (ja) * | 2004-09-17 | 2006-03-30 | Sharp Corp | 半導体製造装置の製造方法 |
| US20060238480A1 (en) * | 2005-04-26 | 2006-10-26 | Nec Electronics Corporation | Display control apparatus and method of creating look-up table |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091324A (en) | 1990-08-10 | 1992-02-25 | Advanced Micro Devices, Inc. | Process for producing optimum intrinsic, long channel, and short channel mos devices in vlsi structures |
| JP2002353083A (ja) * | 2001-05-23 | 2002-12-06 | Hitachi Ltd | 半導体集積回路の製造方法 |
| JP2002353084A (ja) * | 2001-05-23 | 2002-12-06 | Hitachi Ltd | 情報処理システム及び情報処理方法 |
| JP2003036282A (ja) * | 2001-07-23 | 2003-02-07 | Hitachi Ltd | 情報処理方法及び半導体集積回路 |
| JP4537680B2 (ja) * | 2003-08-04 | 2010-09-01 | 株式会社東芝 | 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム |
| JP2005190262A (ja) * | 2003-12-26 | 2005-07-14 | Renesas Technology Corp | 半導体集積回路の設計方法 |
| US7793240B2 (en) * | 2006-09-29 | 2010-09-07 | Advanced Micro Devices, Inc. | Compensating for layout dimension effects in semiconductor device modeling |
-
2007
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2008
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- 2008-02-06 US US12/026,753 patent/US7913195B2/en not_active Expired - Fee Related
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03149851A (ja) * | 1989-11-06 | 1991-06-26 | Rohm Co Ltd | 集積回路用マスクパターン作成方法 |
| JPH06260380A (ja) * | 1993-03-04 | 1994-09-16 | Toshiba Corp | 半導体生産システム |
| US5633807A (en) * | 1995-05-01 | 1997-05-27 | Lucent Technologies Inc. | System and method for generating mask layouts |
| US6237133B1 (en) * | 1997-03-14 | 2001-05-22 | Nec Corporation | Mask pattern data creation method and system that are not subject to data stream data format limitations |
| US20020164085A1 (en) * | 1998-04-20 | 2002-11-07 | Fuji Photo Film Co., Ltd. | Image processing method and apparatus |
| JPH11329924A (ja) * | 1998-05-11 | 1999-11-30 | Mitsubishi Electric Corp | Ｌｓｉ製造システム、レイアウトデータ作成装置、およびレイアウトマスクパターン転写装置 |
| JP2000216268A (ja) * | 1999-01-27 | 2000-08-04 | Nec Corp | 半導体装置の製造方法 |
| US20040107410A1 (en) * | 1999-03-04 | 2004-06-03 | Matsushita Electric Industrial Co., Ltd. | Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI |
| US20020011574A1 (en) * | 2000-07-27 | 2002-01-31 | Kabushiki Kaisha Toshiba | Charged beam exposure apparatus having blanking aperture and basic figure aperture |
| US20020142495A1 (en) * | 2001-03-30 | 2002-10-03 | Fujitsu Limited | Method of calculating characteristics of semiconductor device having gate electrode and program thereof |
| US20040232494A1 (en) * | 2002-05-14 | 2004-11-25 | Takashi Nagano | Semiconductor device and its manufacturing method, and electronic device |
| JP2004111530A (ja) * | 2002-09-17 | 2004-04-08 | Seiko Epson Corp | マスクデータ作成方法、マスク製造方法、半導体装置の製造方法及び半導体装置 |
| US20040058255A1 (en) * | 2002-09-24 | 2004-03-25 | Scott Jessen | Substrate topography compensation at mask design: 3D OPC topography anchored |
| US20040227563A1 (en) * | 2003-05-15 | 2004-11-18 | Matsushita Electric Industrial Co., Ltd | Voltage generation device, signal charge transfer device, solid-state imaging device, solid-state imaging system, and voltage generation method |
| JP2006086443A (ja) * | 2004-09-17 | 2006-03-30 | Sharp Corp | 半導体製造装置の製造方法 |
| US20060238480A1 (en) * | 2005-04-26 | 2006-10-26 | Nec Electronics Corporation | Display control apparatus and method of creating look-up table |
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