CN104750904B - 用以改进晶体管匹配的方法 - Google Patents

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Abstract

本申请案涉及一种用以改进晶体管匹配的方法。本发明涉及一种用以调整设计数据库中的晶体管栅极几何形状以补偿晶体管间栅极作用区重叠差异并形成光罩的方法。本发明涉及一种用以调整设计数据库中的晶体管几何形状以补偿晶体管间栅极作用区重叠差异并补偿在晶体管栅极与隔离区/作用区界面交叉之处的晶体管接通电压降的方法。

Description

用以改进晶体管匹配的方法
技术领域
本发明涉及集成电路的领域。更明确地说，本发明涉及减小晶体管间可变性。
背景技术
强加于晶体管的沟道上的应力用于增强晶体管性能。举例来说，应力记忆技术用于将拉伸应力强加于NMOS晶体管沟道以增强NMOS晶体管性能，且硅锗替换物源极及漏极用于将压缩应力强加于PMOS晶体管沟道上以增强PMOS晶体管性能。
在晶体管间的强加于晶体管沟道上的应力的变化导致在晶体管间的驱动电流(Ids)的变化。应力的变化的一个来源是晶体管栅极的作用区重叠。在晶体管间的晶体管栅极的作用区重叠的变化导致在晶体管间的驱动电流的变化。通常，设计放宽其晶体管设计裕度，使得尽管应力诱发驱动电流中的晶体管间不匹配，但集成电路仍可适当地操作。放宽晶体管设计裕度可导致集成电路的性能的降低。
发明内容
以下呈现简化概要，以便提供对本发明的一或多个方面的基本理解。此概要并非本发明的扩展概述，且既不打算识别本发明的关键性或决定性元素，也不打算描写其范围。而是，所述概要的主要目的是以简化形式呈现本发明的一些概念，以作为稍后所呈现的较详细说明的前言。
本发明揭示一种用以调整设计数据库中的晶体管栅极几何形状以补偿晶体管间驱动电流中由栅极作用区重叠中的差异造成的差异并形成光罩的方法。本发明揭示一种用以调整设计数据库中的晶体管几何形状以补偿晶体管间驱动电流中由栅极作用区重叠中的差异造成的差异并补偿在晶体管栅极与隔离区/作用区界面交叉之处的晶体管接通电压降的方法。
附图说明
图1图解说明具有相同栅极长度及晶体管宽度但具有晶体管间栅极作用区重叠差异的晶体管。
图2是根据实施例而形成的晶体管。
图3是根据实施例而形成的晶体管。
图4是根据实施例的用于确定驱动电流对栅极作用区重叠的步骤的流程图。
图5是根据实施例而形成的集成电路的制作中的步骤的流程图。
具体实施方式
以下同在申请中的专利申请案是相关的且特此以引用的方式并入：美国专利申请案13/288,584(德州仪器公司(Texas Instruments)案号TI-66968)，2011年11月3日提出申请。关于此专利申请案在此部分中的提及，所述专利申请案并不被认为是关于本发明的现有技术。
参考附图描述本发明，其中贯穿所述各图，相似元件符号用于指定类似或等效元件。所述各图未按比例绘制且其仅为图解说明本发明而提供。下文参考用于图解的实例应用来描述本发明的几个方面。应理解，众多特定细节、关系及方法经陈述以提供对本发明的理解。然而，所属领域的技术人员将易于认识到，可在不具有特定细节中的一或多者的情况下或借助其它方法来实践本发明。在其它例子中，未详细展示众所周知的结构或操作以避免使本发明模糊。本发明不限于动作或事件的所图解说明次序，因为一些动作可以不同次序发生及/或与其它动作或事件同时发生。此外，未必需要所有所图解说明动作或事件来实施根据本发明的方法。
栅极作用区重叠从一个晶体管到另一晶体管的变化可导致晶体管之间的驱动电流中的差异。通常，设计者放松晶体管设计裕度以使得电路能够在存在这些驱动电流变化的情况下适当地起作用。以较大设计裕度进行设计可降低电路性能且降低具有可接受性能的部件的合格率。
尽管图1中的全部三个晶体管102、104及106具有相同栅极长度及相同晶体管宽度130，但由于沟道区域中的应力因栅极作用区重叠中的差异所致的差异，晶体管驱动电流(Ids)可显著不同。举例来说，在参考晶体管102中，栅极108的作用区重叠110及112是相同的，而在晶体管104中，栅极114的作用区重叠116及118是不同的。晶体管104的驱动电流可因强加于晶体管沟道上的不同应力而不同于参考晶体管102的驱动电流。可跨越晶体管沟道的宽度130调整晶体管114的栅极长度，使得晶体管104的驱动电流变得匹配到参考晶体管102的驱动电流。
在晶体管106中，栅极120在晶体管106的下部部分中的作用区重叠122及124与参考晶体管102相同，而栅极120在晶体管106的上部部分中的作用区重叠126是不同的。
如图2中所展示，晶体管106的上部部分132的栅极长度134可与晶体管106的下部部分的栅极长度136单独地进行调整以使驱动电流匹配到参考晶体管102的驱动电流。
在图1中的设计布局中，晶体管栅极108、114及120沿着虚拟栅极128以恒定间距放置以改进晶体管间匹配。
具有SiGe源极/漏极的PMOS晶体管的Ids因栅极作用区重叠中的差异而对应力差异特别敏感。在SiGe源极/漏极工艺中，从源极区及漏极区移除单晶硅以形成沟槽，且接着用外延生长的SiGe重新填充这些沟槽。由于SiGe的品格常数大于单晶硅的品格常数，因此将压缩应力施加到晶体管沟道区域中的单晶体。此压缩应力增强空穴迁移率且因此增强PMOS Ids。PMOS栅极的较大SiGe作用区重叠将较大压缩应力施加到PMOS沟道区域，从而导致较高PMOS Ids。PMOS栅极的SiGe作用区重叠从一个晶体管到另一晶体管的变化导致PMOSIds可变性。
具有横跨用于集成电路的栅极设计空间的作用区重叠的栅极作用区重叠的NMOS及PMOS晶体管测试结构可用于构造Ids对栅极作用区重叠的查找表或可用于产生根据栅极作用区重叠而计算Ids的方程式。对于PMOS晶体管，查找表可针对SiGe栅极作用区重叠而构造且还可针对非SiGe栅极作用区重叠而构造，如果两种类型的PMOS晶体管均存在于设计数据库中的话。这些查找表可用于在OPC之前对PMOS晶体管做出调整以降低PMOS晶体管间Ids可变性。在具有经降低晶体管间Ids可变性的情况下，可减小设计裕度，此可改进电路性能及改进电路合格率。
术语“参考晶体管”是指具有给定晶体管栅极长度、晶体管宽度及栅极作用区重叠的晶体管。优选地，参考晶体管是设计数据库中最经常使用的晶体管。如果需要，可针对每一晶体管类型、针对每一不同晶体管宽度及针对每一不同晶体管栅极长度而定义不同参考晶体管。
晶体管间可变性的另一来源是晶体管接通电压(vt)在晶体管栅极横穿作用区/隔离区边界处的改变。当来自隔离区电介质的压缩应力在从约.5GPa到1.5GPa的范围内变化时，尤其NMOS晶体管的vt在紧邻近于隔离区的沟道区域中减小约5mv到50mv。vt中的此减小不仅增加晶体管的驱动电流，而且可提升晶体管关断电流(Ioff)，从而导致高得不可接受的待机电流。
图3图解说明减小由此应力邻近效应所致的晶体管变化的实施例方法。晶体管300的栅极长度304在栅极与隔离区/作用区边界308交叉之处延长到沟道区域302中。具有标称泄漏的晶体管的栅极长度304可每侧向沟道中延长约10％达小于沟道宽度310的约20％(每侧10％)的距离302。将到沟道中的栅极长度增加超过约20％可导致晶体管性能中的不可接受的降低。在具有40nm×150nm的尺寸的具有标称泄漏(约50nm或50nm以下的栅极长度)的第一实例实施例晶体管中，可将晶体管栅极长度304增加到44nm，每侧向沟道中延伸约15nm(每侧约10％)的距离302。
低泄漏栅极长度晶体管的栅极长度(约80nm或80nm以上的栅极长度)的长度可增加约10％达小于沟道的约35％(每侧17.5％)的距离。将具有110nm×150nm的尺寸的实例实施例低泄漏晶体管的栅极长度从110nm增加到约130nm，每侧向沟道中延伸约25nm(16.7％)。
图4是用于确定可对晶体管的栅极长度做出怎样调整(根据栅极作用区重叠)以使驱动电流匹配到参考晶体管的驱动电流的实例工艺流程。
在步骤402中，检查集成电路的设计数据库以确定针对集成电路中的每一晶体管类型的栅极作用区重叠的所有变化。
在步骤404中，产生具有在横跨集成电路晶体管设计空间的晶体管栅极作用区重叠中具有变化的晶体管的测试芯片光罩组。
在步骤406中，使用用于制造集成电路的工艺流程来制作测试芯片晶体管。
在步骤408中，对每一晶体管类型采取例如Ids、Ioff及vt的晶体管数据。在步骤410中，使用此数据来构建针对每一晶体管类型根据栅极作用区重叠而预测每单位晶体管宽度的Ids的模型。
在步骤412中，可使用在步骤410中产生的模型来产生可根据栅极作用区重叠对栅极长度做出怎样改变以使晶体管的Ids匹配到参考晶体管的方程式或查找表。通常，将参考晶体管选择为具有电路中最经常使用的作用区重叠的晶体管。
图5是实施方案的实例工艺流程。在设计者完成集成电路的设计数据库502之后，在步骤504中，可将设计数据库502加载到经运行以选择具有不同于参考晶体管的栅极作用区重叠的晶体管(目标晶体管)的计算机及软件程序中。此程序可使用例如图4的步骤412中所产生的子例程或查找表来确定可对目标晶体管栅极的栅极长度做出怎样改变以使目标晶体管的Ids匹配到参考晶体管的Ids。
在步骤506中，可在晶体管栅极与隔离区/作用区边界交叉之处调整目标晶体管及参考晶体管的晶体管栅极长度以补偿可能不可接受地增加晶体管Ioff的应力效应。
在步骤508中，可对设计数据库运行OPC程序以校正光学及工艺诱发的几何效应。
在步骤510中，可使用校正Ids可变性及OPC的设计数据库来形成栅极光掩模。
在步骤512中，在集成电路的制造期间，可在晶片上以光致抗蚀剂印刷栅极图案。
在步骤514中，可通过使用光致抗蚀剂栅极图案来蚀刻栅极材料而形成晶体管栅极。
在步骤516中，额外处理包含形成源极及漏极延伸部、源极及漏极扩散部及到晶体管的源极及漏极及栅极的触点以完成构建晶体管及集成电路。
虽然上文已描述本发明的各种实施例，但应理解，所述实施例仅以实例方式且不以限制方式呈现。在不背离本发明的精神或范围的情况下，可根据本文中的揭示内容对所揭示实施例做出众多改变。因此，本发明的广度及范围不应受上文所描述实施例中的任一者限制。而是，本发明的范围应根据所附权利要求书及其等效物来界定。

Claims (9)

1.一种形成集成电路的方法，其包括以下步骤：
选择所述集成电路的设计数据库中具有目标栅极作用区重叠的目标晶体管，所述目标晶体管的所述目标栅极作用区重叠不同于参考晶体管的参考栅极作用区重叠；
确定目标晶体管栅极长度改变，所述目标晶体管栅极长度改变将使所述目标晶体管的驱动电流与所述参考晶体管的驱动电流匹配；
将所述目标晶体管栅极长度改变应用于所述设计数据库中的所述目标晶体管的栅极；
改变所述目标晶体管的栅极长度，其中所述目标晶体管栅极跨越所述目标晶体管的隔离区与所述目标晶体管的作用区之间的边界，且其中所述目标晶体管栅极的经延长的一部分延伸到所述目标晶体管的作用区上小于目标晶体管作用区宽度的约20％；
改变所述参考晶体管的栅极长度，其中所述参考晶体管栅极跨越所述参考晶体管的所述隔离区与所述参考晶体管的作用区之间的边界，且其中所述参考晶体管栅极的经延长的一部分延伸到所述参考晶体管的作用区上小于参考晶体管作用区宽度的约20％；及
在半导体晶片上制作具有所述目标晶体管栅极长度改变的所述目标晶体管。
2.根据权利要求1所述的方法，其中改变所述目标晶体管的所述栅极长度的步骤将所述栅极长度增加约10％，且其中改变所述参考晶体管的所述栅极长度的步骤将所述栅极长度增加约10％。
3.一种形成集成电路的方法，其包括以下步骤：
选择所述集成电路的设计数据库中具有目标栅极作用区重叠的目标晶体管，所述目标晶体管的所述目标栅极作用区重叠不同于参考晶体管的参考栅极作用区重叠；
确定目标晶体管栅极长度改变，所述目标晶体管栅极长度改变将使所述目标晶体管的驱动电流与所述参考晶体管的驱动电流匹配；
将所述目标晶体管栅极长度改变应用于所述设计数据库中的所述目标晶体管的栅极；及
在半导体晶片上制作具有所述目标晶体管栅极长度改变的所述目标晶体管；以及
改变所述目标晶体管的所述栅极长度及所述参考晶体管的所述栅极长度，其中所述目标晶体管栅极跨越所述目标晶体管的隔离区与所述目标晶体管的作用区之间的边界，且所述参考晶体管栅极跨越所述参考晶体管的隔离区与所述参考晶体管的作用区之间的边界，且其中所述目标晶体管栅极的经延长的一部分延伸到所述目标晶体管的所述作用区上小于所述目标晶体管的所述作用区的宽度约35％，且所述参考晶体管栅极的经延长的一部分延伸到所述参考晶体管的所述作用区上小于所述参考晶体管的所述作用区的宽度约20％，且其中所述目标晶体管及所述参考晶体管是具有低泄漏的晶体管。
4.根据权利要求3所述的方法，改变所述目标晶体管的所述栅极长度将所述栅极长度增加约10％，且其中改变所述参考晶体管的所述栅极长度将所述栅极长度增加约10％。
5.根据权利要求1所述的方法，其进一步包括具有拥有第一栅极作用区重叠的第一栅极区域及拥有第二栅极作用区重叠的第二栅极区域的目标晶体管，且其中将第一目标栅极改变应用于所述第一栅极区域，且将第二目标栅极改变应用于所述第二栅极区域。
6.一种形成集成电路的方法，其包括以下步骤：
设计具有测试晶体管的测试芯片，所述测试晶体管横跨栅极设计空间的晶体管作用区重叠，所述栅极设计空间用于所述集成电路中的晶体管；
在测试晶片上使用所述测试芯片且使用用于制造所述集成电路的工艺流程来制作测试晶体管；
选择参考晶体管以及目标晶体管；
收集来自所述测试晶体管的驱动电流数据；
使用来自所述测试晶体管的所述驱动电流数据来确定使目标晶体管的所述驱动电流匹配到所述参考晶体管的目标晶体管栅极长度改变，其中跨越所述目标晶体管的宽度做出所述目标晶体管栅极长度改变；
跨越所述集成电路的设计数据库中的目标晶体管的沟道的所述宽度而应用所述目标晶体管栅极长度改变以使所述设计数据库中的目标晶体管的所述驱动电流匹配到所述设计数据库中的参考晶体管的所述驱动电流；
沿着所述设计数据库中的所述目标晶体管的一部分增加栅极长度，其中在所述目标晶体管的所述部分处所述目标晶体管栅极跨越隔离区至作用区边界，以及沿着所述设计数据库中的所述参考晶体管的一部分增加栅极长度，其中所述参考晶体管栅极的所述部分跨越隔离区至作用区边界；
使用OPC软件程序来调整所述设计数据库中的所述目标晶体管及参考晶体管的所述栅极长度以补偿光刻及工艺效应；
使用所述设计数据库来形成栅极光掩模；及
在所述集成电路的制造期间在晶片上使用所述栅极光掩模来印刷栅极光致抗蚀剂图案；
其中所述目标晶体管的所述部分在所述目标晶体管作用区上延伸小于目标晶体管作用区的宽度约20％，且其中所述参考晶体管栅极在所述参考晶体管作用区上延伸小于参考晶体管作用区的宽度约20％。
7.根据权利要求6所述的方法，其中沿着所述目标晶体管的一部分增加栅极长度的步骤将所述目标晶体管的所述栅极长度增加约10％，且沿着所述参考晶体管的一部分增加栅极长度的步骤将所述参考晶体管的所述栅极长度增加约10％。
8.一种形成集成电路的方法，其包括以下步骤：
设计具有测试晶体管的测试芯片，所述测试晶体管横跨栅极设计空间的晶体管作用区重叠，所述栅极设计空间用于所述集成电路中的晶体管；
在测试晶片上使用所述测试芯片且使用用于制造所述集成电路的工艺流程来制作测试晶体管；
选择参考晶体管以及目标晶体管；
收集来自所述测试晶体管的驱动电流数据；
使用来自所述测试晶体管的所述驱动电流数据来确定使目标晶体管的所述驱动电流匹配到所述参考晶体管的目标晶体管栅极长度改变，其中跨越所述目标晶体管的宽度做出所述目标晶体管栅极长度改变；
跨越所述集成电路的设计数据库中的目标晶体管的沟道的所述宽度而应用所述目标晶体管栅极长度改变以使所述设计数据库中的目标晶体管的所述驱动电流匹配到所述设计数据库中的参考晶体管的所述驱动电流；
沿着所述设计数据库中的所述目标晶体管栅极的第一部分增加栅极长度，其中在所述目标晶体管栅极的第一部分处所述目标晶体管栅极跨越隔离区至作用区边界，以及沿着所述设计数据库中的所述参考晶体管栅极的一部分增加栅极长度，其中所述参考晶体管栅极的所述部分跨越隔离区至作用区边界；
使用OPC软件程序来调整所述设计数据库中的所述目标晶体管及参考晶体管的所述栅极长度以补偿光刻及工艺效应；
使用所述设计数据库来形成栅极光掩模；及
在所述集成电路的制造期间在晶片上使用所述栅极光掩模来印刷栅极光致抗蚀剂图案；
其中所述目标晶体管的所述部分在所述目标晶体管作用区上延伸小于目标晶体管作用区的宽度约35％，且其中所述参考晶体管栅极在所述参考晶体管作用区上延伸小于参考晶体管作用区的宽度约35％。
9.根据权利要求8所述的方法，其进一步包括具有拥有第一栅极作用区重叠的第一栅极区域及拥有第二栅极作用区重叠的第二栅极区域的目标晶体管，且其中将第一目标栅极改变应用于所述第一栅极区域，且将第二目标栅极改变应用于所述第二栅极区域。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564375B2 (en) * 2013-10-15 2017-02-07 Globalfoundries Inc. Structures and methods for extraction of device channel width
US9665675B2 (en) * 2013-12-31 2017-05-30 Texas Instruments Incorporated Method to improve transistor matching
KR102450329B1 (ko) * 2017-11-27 2022-10-04 삼성전자주식회사 마스크 설계 방법 및 이를 이용한 반도체 장치 제조 방법
JP6898211B2 (ja) * 2017-11-27 2021-07-07 浜松ホトニクス株式会社 光計測方法、光計測装置、光計測プログラム、及び光計測プログラムを記録する記録媒体
US11303285B1 (en) 2021-06-07 2022-04-12 International Business Machines Corporation Multi-mode design and operation for transistor mismatch immunity

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675348A (zh) * 2007-06-01 2010-03-17 新思科技有限公司 用于补偿mosfet集成电路中工艺诱生性能变化的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7032194B1 (en) * 2003-02-19 2006-04-18 Xilinx, Inc. Layout correction algorithms for removing stress and other physical effect induced process deviation
US20120117519A1 (en) 2010-11-03 2012-05-10 Texas Instruments Incorporated Method of transistor matching
US8336011B2 (en) * 2011-02-07 2012-12-18 GlobalFoundries, Inc. Methods for fabricating an electrically correct integrated circuit
US9665675B2 (en) * 2013-12-31 2017-05-30 Texas Instruments Incorporated Method to improve transistor matching

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675348A (zh) * 2007-06-01 2010-03-17 新思科技有限公司 用于补偿mosfet集成电路中工艺诱生性能变化的方法

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