TWI574377B

TWI574377B - 積體電路模組及其製作方法與應用

Info

Publication number: TWI574377B
Application number: TW104126442A
Authority: TW
Inventors: 楊淑怡; 許振賢; 王進賢
Original assignee: 聯華電子股份有限公司
Priority date: 2011-07-01
Filing date: 2011-07-01
Publication date: 2017-03-11
Also published as: TW201543645A

Description

積體電路模組及其製作方法與應用

本發明是有關於一種積體電路模組及其製造方法與應用，且特別是有關於一種包含具有反短通道效應(Reverse Short Channel Effect，RSCE)之電晶體的積體電路模組及其應用方法。

隨著積體電路的日益複雜，特徵尺寸以及佈線空間日益限縮，為了滿足特大型積體電路(super large scale integration)對效能及體密度與日俱增的要求，提高製程密度，將元件縮小，對於半導體製程與設計者而言，仍是一項持續不間斷的挑戰。

然而，由於目前製程的特徵尺寸已迫近光學機具之物理極限，是故在定位、顯影、蝕刻、化學機械研磨等諸多步驟，皆無法如傳統製程一般，輕易達成預期之精準度。因此在進行電路設計時，若完全不考慮製程極限，將可能誘發短通道效應(Short Channel Effect，SCE)、導致電晶體臨界電壓(Threshold Voltage，Vth)漂移、穿隧效應(Punch-Through)以及漏電流增加等問題，進而導致良率下降。

為了改善短通道效應，環型佈植(pocket implant)結構是一種普遍採用的方式。其係於p型金屬-氧化物-半導體元件(例如pMOS)中植入n型摻雜物質(nMOS反之)。其佈植位置在源極與汲極靠近閘極的外圍，將源極與汲極包圍住，這樣可抑制穿隧效應，提高元件臨界電壓降低漏電流。

但是如此一來，當半導體元件在次臨界電壓下操作時，將造成元件負面的反短通道效應的發生。這是因為，環型佈植會減弱汲極感應能障降低(Drain Induced Barrier Lowing，DIBL)的效應，使得環型佈植過度補嘗元件臨界電壓，造成元件驅動能力減弱，電力消耗增加，以及時脈偏差(timing violation)。

為了解決這些問題，目前已有利用全面地增加元件通道長度，來稀釋反短通道效應在互補式金屬-氧化物-半導體元件所造成的臨界電壓增加現象。然而，全面增加元件通道長度，將同時使關鍵尺寸增加，有違降低製程密度的設計目的。

另一種習知作法，則藉由將積體電路的操作電壓，固定在次臨界電下，利用反短通道效應的效果，將電晶體尺寸縮小，以省下佈局面積，降低汲極與源極電容負載，改善電路功率表現。然而此一作法，嚴重限制了邏輯電路的設計空間及應用範圍。

因此有需要提供一種先進的積體電路模組及其應用方法，可適用在任何範圍的操作電壓，並在兼顧積體電路的操作速度與節省電力消耗的前提下，降低製程密度與製造成本。

本發明的目的之一，是在提供一種積體電路模組，其包括：具有第一通道以及第一臨界電壓(threshold voltage)絕對值的第一電晶體，以及與第一電晶體電性連結的第二電晶體。其中第二電晶體具有第二通道，其長度大於第一通道的長度，以及具有小於第一臨界電壓絕對值的第二臨界電壓絕對值，且第一電晶體與第二電晶體具有相同的臨界電壓摻雜(Threshold Voltage implant，Vt implant)濃度。

在本發明的一實施例中，第二電晶體的源極接地。在本發明的一實施例中，第二通道長度為第一通道長度的2倍。在本發明的一實施例中，第一電晶體和第二電晶體，皆具有環型佈植(pocket implant)結構。

在本發明的一實施例中，積體電路模組係在次臨界電壓(sub threshold voltage)之下進行操作。其中，其操作電壓實質不大於 0.5V。在本發明的一實施例中，積體電路模組具有實質高於、低於或等於範圍介於0.9V至1.2V的操作電壓。

在本發明的一實施例中，積體電路模組，更包含與第一電晶體和第二電晶體電性連結的第三電晶體。其中，第三電晶體具有與第二電晶體相同的臨界電壓摻雜濃度，且具有長度小於第二通道的第三通道，以及大於第二臨界電壓絕對值的第三臨界電壓絕對值。

本發明的另一目的，是在提供一種積體電路模組的製造方法，包括下述步驟：

首先提供基材；並於基材上依序形成閘介電層以及閘極材料層。接著，於閘極材料層上進行臨界電壓摻雜製程，以於基材中定義出臨界電壓摻雜區。然後，於基材上形成彼此電性連結的第一電晶體及第二電晶體，使其分別於臨界電壓摻雜區中，定義出第一通道以及第二通道，其中第二通道的長度大於第一通道的長度。

在本發明的一實施例中，第一電晶體及第二電晶體的形成，包括下述步驟：先圖案化閘介電層和閘極材料層，以形成第一閘極和第二閘極。接著，進行至少一次的離子摻雜製程，於基材之中，定義出第一源極/汲極和第二源極/汲極，鄰接第一閘極和第二閘極。

在本發明的一實施例中，積體電路模組的製造方法，還包括進行環型佈植製程，分別於第一通道以及第二通道下方，形成第一環型佈植區及第二環型佈植區，鄰接第一源極/汲極和第二源極/汲極。在本發明的一實施例中，更包括形成接地迴路，使第二電晶體的源極接地。

在本發明的一實施例中，第二通道長度為第一通道長度的2倍。

在本發明的一實施例中，形成第一電晶體及第二電晶體的同時，更包括，形成第三電晶體，與第一電晶體和第二電晶體電性連結，並具有小於第二通道長度的第三通道長度。

本發明的又一目的，是在提供一種邏輯電路的設計方法，包括下述步驟：

先模擬設計一個由複數個標準積體電路模組所組成的邏輯電路。接著，分析此一邏輯電路，以決定關鍵路徑(critical path)。然後提供一個反短通道效應積體電路模組，來替換關鍵路徑中的至少一個標準積體電路模組。其中，反短通道效應積體電路模組包括：具有第一通道以及第一臨界電壓絕對值的第一電晶體，以及與第一電晶體電性連結的第二電晶體。其中第二電晶體具有第二通道，其長度大於第一通道的長度，以及具有小於第一臨界電壓絕對值的第二臨界電壓絕對值，且第一電晶體與第二電晶體具有相同的臨界電壓摻雜濃度。

在本發明的一實施例中，第二電晶體的源極接地。在本發明的一實施例中，反短通道效應積體電路模組，係在次臨界電壓之下進行操作，具有實質不大於0.5V的操作電壓。在本發明的一實施例中，反短通道效應積體電路模組，具有實質高於、低於或等於範圍介於0.9V至1.2V的操作電壓。

在本發明的一實施例中，第一電晶體和第二電晶體，皆具有環型佈植結構。

在本發明的一實施例中，反短通道效應積體電路模組，更包含第三電晶體，與第一電晶體和第二電晶體電性連結，並具有與第二電晶體相同的臨界電壓摻雜濃度，且具有小於第二通道長度的第三通道長度，以及大於第二臨界電壓絕對值的第三臨界電壓絕對值。

根據上述，本發明的實施例，是在同一個半導體製程中，製作出一個積體電路模組，其包含至少兩種不同通道長度，且具有反短通道效應的電晶體。將其運用在邏輯電路的設計時，僅需選擇關鍵路徑的部份電路模組，進行低電壓操作，以增加電路效能，即可改善時脈偏差的問題；而不需將邏輯電路中的電晶體，全部替換成具有反短通道效應的電晶體；更不需要將邏輯電路的操作電壓，固定在次臨界電之下，故可保留電路設計的自由度。又因積體電路模組，是利用的固有電晶體製程來加長部分電晶體的通道長度，並未改變電晶體的關鍵尺寸，並不會減少製程密度。反而因通道長度拉長，相對地增加了電晶體製程的抗變異能力，更可節省製程成本。因此可解決習知的問題，達成上述發明目的。

100‧‧‧互補式金屬-氧化物半導體反向器

101‧‧‧基材

102‧‧‧閘介電層

103‧‧‧閘極材料層

104‧‧‧臨界電壓摻雜製程

105‧‧‧臨界電壓摻雜區

106‧‧‧第一閘極

107‧‧‧第二閘極

108‧‧‧離子摻雜製程

109‧‧‧第一源極/汲極

109a‧‧‧汲極

110‧‧‧第二源極/汲極

110a‧‧‧源極

110b‧‧‧汲極

111a‧‧‧第一輕摻雜區

111b‧‧‧第二輕摻雜區

112‧‧‧間隙壁

113‧‧‧第一通道

114‧‧‧第二通道

115a‧‧‧第一環型佈植區

115b‧‧‧第二環型佈植區

116‧‧‧第一電晶體

117‧‧‧第二電晶體

118‧‧‧內連線

119‧‧‧接地迴路

120‧‧‧第三電晶體

200‧‧‧及閘

300‧‧‧邏輯閘電路

301‧‧‧及閘

302‧‧‧及閘

303‧‧‧及閘

304‧‧‧或閘

305‧‧‧互斥或閘

306‧‧‧反相器

307‧‧‧反相器

308‧‧‧反相器

309‧‧‧反相器

310‧‧‧反相器

311‧‧‧反相器

第1A圖到第1F係根據本發明的一較佳實施例，所繪示的一種具有反短通道效應之互補式金屬-氧化物半導體反向器的製程剖面圖。

圖1G係根據第1A圖到第1F的較佳實施例，所繪示之具有反短通道效應的互補式金屬-氧化物半導體反向器的結構上視圖。

圖1H係根據第1A圖到第1F的較佳實施例，所繪示的具有反短通道效應的互補式金屬-氧化物半導體反向器的電晶體級電路圖。

圖2係根據本發明另一較佳實施例所繪示，具有反短通道效應的及閘的電晶體級電路圖。

圖3係根據本發明又一較佳實施例，所繪示的一種邏輯閘電路設計圖。

本發明的目的就是在提供一種積體電路模組及其製造方法與應用，可適用在任何範圍的操作電壓，並兼顧積體電路的操作速度與電力消耗，降低製程密度與製造成本。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個具有反短通道效應的積體電路模組及其應用方法做較佳實施例，並配合所附圖式，作詳細說明如下。

請參照第1A圖到第1F圖，第1A圖到第1F圖係根據本發明的一較佳實施例，所繪示的一種具有反短通道效應之互補式金屬-氧化物半導體反向器(CMOS inverter)100的製程剖面圖。

其中，互補式金屬-氧化物半導體反向器100的製造方法包含下述步驟：首先提供基材101，並於基材101上依序形成閘介電層102以及閘極材料層103(如圖1A所繪示)。接著，於閘極材料層 103上進行臨界電壓摻雜製程104，以於基材101中定義出臨界電壓摻雜區105(如圖1B所繪示)。在本發明的較佳實施例之中，臨界電壓摻雜製程104是採用p型掺質(但不限定)，例如硼，在基材101表面進行摻雜製程，以形成由基材表面向下延伸的臨界電壓摻雜區105。

然後，圖案化閘介電層102和閘極材料層103，以形成第一閘極106和第二閘極107(如圖1C所繪示)。接著以第一閘極106為罩幕，選擇性地進行一輕摻雜製程，藉以在基材101之中形成P型第一輕摻雜區111a；以第二閘極107為罩幕，進行另一輕摻雜製程，藉以在基材101之中形成N型第二輕摻雜區111b，並在臨界電壓摻雜區105中，分別定義出第一通道113以及第二通道114(如圖1D所繪示)。其中第二通道114的長度大於第一通道113的長度；第二通道114較佳為第一通道113長度的2倍。

之後，選擇性地進行環型佈植製程，分別於第一輕摻雜區111a和第二輕摻雜區111b下方，形成N型的第一環型佈植區115a及P型的第二環型佈植區115b(如圖1E所繪示)。接著，藉由沉積及/或熱氧化製程，在第一閘極106和第二閘極107側壁上形成間隙壁112。再以第一閘極106、第二閘極107及間隙壁112為罩幕，進行離子植入製程108，以定義出P型第一源極/汲極109和N型第二源極/汲極110，而形成第一電晶體116和第二電晶體117(如圖1F所繪示)。

後續再由後段製程，形成一導線，例如內連線118，使第一電晶體116和第二電晶體117電性連結，完成具有反短通道效應的互補式金屬-氧化物半導體反向器100的製備。

請參照圖1G，圖1G係根據上述較佳實施例所繪示的具有反短通道效應的互補式金屬-氧化物半導體反向器100的結構上視圖。其中，第一電晶體116和第二電晶體117兩者係共用同一閘極線；第一電晶體116的第一閘極106寬度，實質為第二電晶體117之第二閘極107寬度的二分之一。另外，第二電晶體117的源極110a與接地迴路119導通。第二電晶體117的汲極110b，則經由內連線118，與第一電晶體116的汲極100a導通。

值得注意的是，由於第一電晶體116和第二電晶體117，是利用的同一製作流程，圖案化相同的基材101、閘介電層102和閘極材料層103所產生。因此，可使第一電晶體116與第二電晶體117具有相同的臨界電壓摻雜濃度絕對值。根據反短通道效應，當元件通道長度增加時，元件的臨界電壓值會降低，同時可以獲得較高的驅動電流。因此，當第一電晶體116的第一通道113長度，在不改變具有反短通道效應的互補式金屬-氧化物半導體反向器100之整體的關鍵尺寸的前提下相對地縮短時，第一通道113長度相對地小於第二電晶體117的第二通道114長度，第二電晶體117的第二臨界電壓絕對值，便會小於第一電晶體116的第一臨界電壓絕對值。亦即是，第二電晶體117的臨界電壓值相對地降低，通過第二電晶體117的電流相對地增加。

利用反短通道效應，又由於，第一電晶體116和第二電晶體117係共用同一閘極線，可在不改變第一閘極106原有之關鍵尺寸的前提下，縮短第二閘極107的尺寸，來達到加長第二電晶體117通道長度的目的。故不需要增加額外的光罩或蝕刻步驟，即可形成兩種具有不同通道長度的電晶體。加上，第二電晶體117通道長度拉長，相對地增加了電晶體製程的抗變異能力。例如，通道長度加長，可稀釋摻雜步驟對抗隨機摻雜擾動(Random Dopant Fluctuation，RDF)對電晶體臨界電壓的影響，因此可增加一定程度的製程良率。另外，將本發明所提供的積體電路模組套用於邏輯電路，可明顯改善元件驅動能力減弱，電力消耗增加，以及時脈偏差問題。由於邏輯電路中相互疊接的兩相鄰電晶體，通常會在金屬導線間所產生寄生電容，導致電晶體切換速度遲延，造成邏輯電路的反應速度下降。例如，在本實施例之中，利用第二電晶體117所提供的反短通道效應，有助於降低第二電晶體117的臨界電壓值，提高流經第二電晶體117的操作電流，進而加速互補式金屬-氧化物半導體反向器100的反應。

一般而言，本發明所提供的積體電路模組，係套用於最靠近接地線路的電晶體上。請參照圖1H，圖1H係根據上述較佳實施例所繪示的具有反短通道效應的互補式金屬-氧化物半導體反向器100的電晶體級電路圖(transistor-level schematic)。在本實施例之中，具有反短通道效應的積體電路模組的第二電晶體117，就是最靠近接地線路的電晶體。由於，這樣的設計方法，並不需要改變邏輯電路中的每個電晶體的通道長度，只需要相對地加大最靠近接地線路之第二電晶體117的通道長度，即可加速邏輯閘的切換速度。既可以省下佈局面積，又可改善邏輯電路時脈偏差的問題。

不過，為了突顯互補式金屬-氧化物半導體反向器100的反短通道效應，互補式金屬-氧化物半導體反向器100較佳係在次臨界電壓之下，例如操作電壓實質不大於0.5V，進行操作。

這是因為反短通道效應會改變了元件的臨界電壓值，而臨界電壓對於次臨界電流呈指數倍的影響，所以驅動電流會隨著通道長度持續增加至飽和點。若互補式金屬-氧化物半導體反向器100是在範圍介於0.9V至1.2V的一般電壓之下操作，由於反短通道效應所改變的臨界電壓值，比起電晶體通道尺寸改變對於飽和區電流的影響要來的微小，故反短通道效應可能較不明顯。但在本發明的一些實施例中，積體電路模組仍可在實質高於、低於或等於一般操作電壓下進行操作。

值得注意的是，上述實施例僅係用以說明本發明的特徵，具有反短通道效應的積體電路模組，仍可運用於其他積體電路模組，例如標準的邏輯閘。請參照圖2，圖2係根據本發明另一較佳實施例所繪示，具有反短通道效應的及閘(AND gate)200的電晶體級電路圖。

及閘200除了包含第一電晶體116及第二電晶體117之外，還包括複數個與第一電晶體116和第二電晶體117電性連結的第三電晶體120。其中，第三電晶體120的通道長度小於第二電晶體117之通道長度。在本發明的一些實施例之中，第三電晶體120與第一電晶體116和第二電晶體117，係藉由同一製程步驟所完成。且第三電晶體120的通道長度，較佳係等於第一電晶體116的通道長度。但在另外一些實施例之中，第三電晶體120與第一電晶體116和第二電晶體117，係藉由不同製程步驟完成，且第三電晶體120的通道長度雖然小於第二電晶體117的通道長度，但第三電晶體120的通道長度，並不等於第一電晶體116的通道長度。

另外，上述具有反短通道效應的積體電路模組，可整合為電路設計的標準元件(standard cells)，用來進行邏輯電路的模擬設計。

請參照圖3，圖3係根據本發明又一較佳實施例，所繪示的一種邏輯閘電路300設計圖。其中邏輯閘電路300是一種經由實驗室根據產品需求，所設計的邏輯電路圖。其係由複數個標準元件，例如反及閘(NAND gate)301、302和303、或閘(OR gate)304、互斥或閘(XOR gate)305及反相器306、307、308、309、310和311所組成。

為了改善改善邏輯閘電路300的時脈偏差的問題，首先藉由模擬工具，例如半導體設計自動化(Electronic Design Automation EDA)工具，分析此一邏輯電路300，以決定一條關鍵路徑(如箭頭所示，此即由反相器306、307、308和309反及閘301和303以及或閘304所構成的最長延遲路徑)。然後，由標準元件庫(standard cells library)中，選用至少一個具有反短通道效應之積體電路模組，來替換關鍵路徑中的一般標準元件，例如反及閘閘301和303以及或閘304。藉由反短通道效應，縮短長延遲路徑與短延遲路徑的差距，進而改善因最長延遲路徑限制的最快工作頻率值，減低時脈偏差。

雖然，為了凸顯反短通道效應，具有反短通道效應之標準積體電路模組，較佳係在次臨界電壓之下，例如操作電壓實質不大於0.5V，進行操作。但在本發明的一些實施例中，邏輯電路300仍可在實質高於、低於或等於範圍介於0.9V至1.2V的一般操作電壓下進行操作。

根據上述，本發明的實施例，是在同一個半導體製程中，製作出一個積體電路模組，其包含至少兩種不同通道長度，且具有反短通道效應的電晶體。將其運用在邏輯電路的設計時，僅需選擇關鍵路徑的部份電路模組，進行低電壓操作，以增加電路效能，即可改善時脈偏差的問題；而不需將邏輯電路中的電晶體，全部替換成具有反短通道效應的電晶體；更不需要將邏輯電路的操作電壓，固定在次臨界電之下，故可保留電路設計的自由度。又因積體電路模組，是利用的固有電晶體製程來加長部分電晶體的通道長度，並未改變電晶體的關鍵尺寸，並不會減少製程密度。反而因通道長度拉長，相對地增加了電晶體製程的抗變異能力，更可節省製程成本。因此可解決解決習知的問題，達成上述發明目的。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。