CN101740627B - 非对称金属-氧化物-半导体晶体管 - Google Patents

Abstract

本发明提供了混合栅极的金属氧化物半导体晶体管。该晶体管可以具有表现出增大的输出电阻的非对称配置。每个晶体管可以由形成在半导体上的栅极绝缘层形成。栅极绝缘层可以是高K的材料。在半导体中的源极区和漏极区可以限定晶体管栅极长度。栅极长度可以比半导体制造设计规则所指定的最小值大。晶体管栅极可以由具有不同功函数的第一栅极导体和第二栅极导体形成。在给定晶体管中的第一栅极导体和第二栅极导体的相对尺寸控制晶体管的阈值电压。还可以使用计算机辅助设计工具来从用户那里接收电路设计。该工具可以产生用于特定设计的制造掩模，该设计包括具有优化的阈值电压的混合栅极晶体管以符合电路设计标准。

Description

非对称金属-氧化物-半导体晶体管

技术领域

本发明涉及用于集成电路的晶体管，更特别地，涉及像具有混合栅极和增大的输出电阻的金属氧化物半导体场效应晶体管这样的晶体管。

背景技术

随着工艺技术的改进，生产符合设计标准的集成电路用的晶体管，正变得越来越具有挑战性。先进的半导体制造技术，使得人们能够生产短栅极长度的金属氧化物半导体晶体管。然而，在短栅极长度的器件中，相对于栅极区而言，源极漏极区可能对器件行为产生不希望大的影响。利用局部化的口袋式注入(pocket implant)可以减轻这些不希望的短沟道效应。

对于短栅极长度的金属氧化物半导体晶体管，口袋式注入有助于恢复正常的器件运行特性。对于数字应用来说，经常使用具有双口袋式注入的对称布局。

当模拟晶体管与具有低泄漏电流要求的数字晶体管被同时制造时，模拟晶体管性能可能会受到影响。数字晶体管中的双口袋式注入减少了泄漏电流，但造成晶体管表现出随着漏极电压增加而漏极电流增加的现象。由于漏极电压影响漏极侧口袋式注入能量势垒的高度，所以产生了漏极电流对漏极电压的依赖关系。这种效果，有时被称为漏极感应阈值偏移，可导致下降的输出电阻值。

输出电阻是漏极-源极电压的变化对漏极电流产生影响的度量。理想地，在饱和状态下漏极电流应该不依赖于漏极-源极电压，产生高晶体管增益。对于希望高增益的模拟应用来说，下降的输出电阻值往往是不能接受的。

为了解决在模拟晶体管中的双口袋式注入的缺点，常利用非对称布局来制造传统的模拟晶体管。用这种类型的方法，省略了漏极侧的口袋式注入，留下单个的(不对称的)源极侧口袋式注入。这还可以增加晶体管的沟道长度，减轻短沟道效应。

虽然由口袋式注入形成的传统的非对称晶体管能展现出令人满意的输出电阻值，然而在离子注入操作期间，形成非对称的口袋式注入需要使用一个额外的光刻掩模来阻挡不需要的漏极侧口袋式注入。

因此，希望能够提供表现出增大的输出电阻的改进型非对称晶体管结构以及用于制造这种非对称晶体管结构的方法。

发明内容

金属氧化物半导体晶体管可以设置在半导体衬底上。用于每个晶体管的源极区和漏极区可以形成在衬底中。例如高介电常数的电介质的栅极绝缘体可以形成在源极区和漏极区之间。每个晶体管的栅极可以由栅极绝缘体上的第一栅极导体和第二栅极导体形成。

栅极可以具有相关的栅极长度。在给定的集成电路上，栅极长度可以比用于制造该给定的集成电路的工艺的半导体制造设计规则所指定的最小栅极长度大几倍。

每个晶体管的栅极可以具有不同功函数的第一栅极导体和第二栅极导体。第一栅极导体和第二栅极导体可以具有各自的第一和第二栅极导体长度。第一栅极导体长度和第二栅极导体长度的比率设置了晶体管的阈值电压。第一栅极导体和第二栅极导体的使用制造出非对称晶体管配置，这种非对称晶体管配置减少或消除了对源极侧的口袋式注入的需求，而同时使得晶体管显示出增大的输出电阻。增大的输出电阻有助于非对称晶体管产生用于像模拟电路这样的应用的增强增益。

计算机辅助设计工具可以从电路设计人员那里接收电路设计。工具可以分析设计并且自动地识别设计中的哪些晶体管将最优地具有各种幅值的阈值电压。以该分析为基础能产生并存储光刻掩模设计。掩模可以用于制造集成电路。在集成电路中，混合栅极晶体管中的栅极导体长度比率随着需要而改变以满足设计标准，例如在开关速度不关键时最小化开关速度而同时减少功耗。

本发明更多的特点、特性和各种优点将从附图和优选实施例的下列详细描述中更易理解。

附图说明

图1是具有源极侧口袋式注入的传统金属氧化物半导体晶体管的截面图；

图2是和根据本发明实施例的金属氧化物半导体晶体管中的源极区有关的能量势垒的示图；

图3是说明根据本发明实施例，在存在n+栅极结构的情况下，p型衬底能带怎么向下弯曲的能带图；

图4是说明根据本发明实施例，在存在p+栅极结构的情况下，p型衬底能带怎样相对地不受影响的能带图；

图5是根据本发明实施例的示例性的n沟道金属氧化物半导体晶体管的截面图；

图6是根据本发明实施例的示例性的p沟道金属氧化物半导体晶体管的截面图；

图7、图8、图9、图10、图11、图12、图13和图14是根据本发明实施例的示例性金属氧化物半导体晶体管在制造过程中的截面图；

图15是示出了根据本发明实施例的集成电路如何可以具有阈值电压不同的非对称晶体管的电路图；

图16是根据本发明实施例的示例性电路设计系统的图示；

图17是根据本发明实施例的示例性计算机辅助设计工具的图示，该计算机辅助设计工具可以用于设计包含阈值电压不同的非对称晶体管的集成电路以使电路性能最优化；

图18是根据本发明实施例的示例性步骤的流程图，该示例性步骤包括设计和制造以下电路，该电路具有阈值电压选定为使综合性能最优化的非对称金属氧化物半导体晶体管；

图19是根据本发明实施例的示图，说明了与具有传统栅极的同等大小的晶体管相比，具有混合栅极的非对称晶体管如何表现出增大的输出电阻。

具体实施方式

本发明涉及例如金属氧化物半导体晶体管这样的晶体管。金属氧化物半导体晶体管可以具有由多于一种类型的金属形成的栅极。通过改变在沟道之上的不同位置处的栅极金属的成分，可以形成非对称金属氧化物半导体晶体管结构。这些晶体管可以显示出输出电阻的改进值(例如，增大的输出电阻)，使得它们适合于例如要求高增益的模拟电路的应用。可以减少或去除口袋式注入的使用，由此简化工艺过程。在不需要复杂的工艺步骤的情况下，就可以在集成电路内改变晶体管栅极的栅极金属部分的大小比率。这样使得集成电路被形成为具有很多阈值电压不同的非对称晶体管。通过在集成电路上由具有适合的阈值电压的晶体管来形成各个体电路，可以使整个集成电路性能最优化。

可以在任何适合类型的集成电路上使用根据本发明实施例的金属氧化物半导体晶体管。可以采用晶体管的集成电路包括可编程的逻辑器件集成电路、微处理器、逻辑电路、模拟电路、特定应用集成电路、存储器、数字信号处理器、模拟-数字和数字-模拟转换器电路，等等。

图1示出了传统金属氧化物半导体场效应晶体管(MOSFET)的截面图。如图1中所示，晶体管100可以由在硅衬底112中的体(阱)区114形成。在图1的例子中，晶体管100是n沟道金属氧化物半导体(NMOS)晶体管，因此，体区114由掺杂p型的硅形成。P+注入区124用于形成体B的体端子126和p型硅的体区114之间的欧姆接触。

源极S和漏极D形成在栅极G的任一侧。源极S具有要连接源极端子122的n+注入区118。漏极D具有要连接漏极端子120的n+注入区116。栅极G具有电连接栅极结构128的栅极端子134。栅极结构128具有栅极氧化物层130和栅极导体132。栅极氧化物层130由氧化硅形成。栅极导体132可以由硅化的掺杂多晶硅形成。在图1的例子中，栅极导体132可以由n+多晶硅形成。

在电路中的晶体管100的工作期间，可以向栅极G施加栅极电压。如果向栅极G施加一足够大的正电压，则少数载流子(图1的NMOS晶体管中的电子)将形成位于栅极G下面的沟道区136中的沟道。当沟道形成的时候，电流就能很容易地流动在源极区S和漏极区D之间。

如图1中所示，晶体管10可以以栅极长度L为特征。垂直于栅极长度L(即，进入图1的页面方向)，晶体管100具有相关的栅极宽度W(通常大于长度L)。

往往有利的是，形成具有尽可能短的栅极长度L的晶体管。具有短栅极长度的晶体管可以被更加紧密地封装在集成电路上，使得逻辑设计人员能设计更加复杂的电路并且趋于减少器件成本。更小的晶体管还可以表现出更快的切换速度，其有助于提高电路性能。然而，短栅极长度的使用，例如具有小于大约一微米的长度L的栅极，可能导致不理想的晶体管行为。例如，具有短栅极长度的晶体管可能受到击穿的风险增加。短栅极长度还可能导致由增大的泄漏电流所引起的不希望的大量功耗。

为了解决例如增加击穿风险的短沟道效应，提供一个具有改进掺杂分布的金属氧化物半导体晶体管可能是有利的。例如，口袋式注入可以形成在源极区和漏极区附近的区域中，例如图1中的区域138和区域140，以帮助防止不希望的侵入沟道区。离子注入可以形成口袋式注入。口袋式注入的掺杂类型与相邻的源-漏区的掺杂类型相反。例如，在具有n型源-漏区的晶体管中，口袋式注入是p型。

口袋式注入在源极和漏极处产生了能量势垒。在用于数字逻辑应用的晶体管中，由口袋式注入所产生的能量势垒有助于防止击穿。然而，对于在希望高增益的模拟应用中所使用的晶体管来说，在源极和漏极处都使用了口袋式注入的对称设计可能会产生问题。这是因为，漏极电压值影响由漏极侧口袋式注入产生的能量势垒值。即使在饱和之后，随着漏极电压增加，漏极侧势垒高度减少。结果，漏极电流随着漏极电压增加而增加，降低了输出电阻，而由此降低了增益。

为了解决这个问题，例如晶体管100这样的传统的晶体管可以省略在区域140中的漏极侧的口袋式注入。在区域138中的源极侧的口袋式注入可以保留，以确保晶体管100表现出合适的阈值电压。

从传统晶体管的区域140中取消漏极侧的口袋式注入需要使用额外的光刻掩模。这是因为在制造期间，阻挡结构必须形成在半导体晶片的表面，以阻挡杂质注入到区域140中，而同时形成区域138的源极侧口袋式注入。

根据本发明的实施例，通过由多于一种的导电材料来形成栅极，可以减少或消除对口袋式注入的需求。在一个给定的栅极结构中的栅极导体可以各自具有不同的功函数。这使得在不需要形成口袋式注入的情况下，形成的能量势垒与用传统的源极侧口袋式注入所形成的能量势垒相似。因此，可以创造出具有更高输出电阻和提高增益的非对称晶体管，同时减少或消除了口袋式注入的需求。

栅极中的栅极导体可以是例如不同掺杂类型的多晶硅这样的半导体或是具有不同导电特性的金属(如例子所示)。在一个给定的晶体管中的栅极材料形成在沿晶体管的沟道区的不同横向位置处(即，在衬底表面的平面中的晶体管栅极结构内的不同位置处)。

采用一种合适的布置，以此处描述举例来说，每个晶体管的栅极结构是混合的，因为其由多种金属形成，每种金属具有不同的功函数。在传统地需要包含有源极侧口袋式注入的沟道区部分上方，可以由具有相对高的功函数的金属来形成栅极。在n沟道金属氧化物半导体晶体管中，这种金属可以例如具有大约5.1eV的功函数，这使得其电性能比得上重掺杂的p型栅极导体、例如p+多晶硅栅极导体的电性能。在n沟道晶体管中的沟道区的其余部分上方，可以由具有相对低的功函数的金属来形成栅极。例如，这部分栅极可以具有大约4.2eV的功函数，这使得其电性能比得上重掺杂的n型栅极导体、例如n+多晶硅栅极导体的电性能。还可以采用其它布置，例如其中通过不同量(例如，通过少于0.3eV、通过0.3eV或0.3eV以上、通过至少0.6eV、通过至少0.9eV、等等)来区分用于不同栅极导体的金属功函数的布置。还可以形成包括混合栅极的PMOS晶体管。

其中栅极的源极侧部分的栅极由不同类型的金属形成而栅极的其余部分不是由不同类型的金属形成的晶体管，可以具有与带源极侧口袋式注入的传统晶体管相类似的能带图结构。特别是，根据本发明实施例的多导体栅极晶体管可以具有图2所示类型的能带图。在图2的例子中，通过源极S、沟道CH和漏极D得到晶体管的能带图。如图2中所示，存在源极侧能量势垒148。当晶体管无供电时(漏极电压Vd接地电压，例如0伏)和当晶体管供电时(漏极电压Vd接正向电源电压Vdd，例如1.0伏)都存在能量势垒148。通过在具有不同功函数的晶体管的栅极结构中包含两个不同的栅极导体来产生能量势垒148。

栅极结构中的栅极导体可以形成在沿沟道长度的不同横向位置处。栅极结构的源极侧部分可以由第一栅极导体形成。其余的栅极结构可以由第二栅极导体形成。第一栅极导体和第二栅极导体可以由任何合适的金属材料形成，包括元素金属、金属合金以及其它含金属化合物、例如金属硅化物、金属氮化物、等等。采用一种合适的布置，以此处描述举例来说，栅极导体由金属形成(即，纯金属元素或金属合金)。可以用作栅极导体的具有较低功函数的金属的例子包括铝和钽。可以用作栅极导体的具有较高功函数的金属的例子包括金和钨。这些仅仅是举例。任何合适的导体材料都可以用作如所希望的栅极导体。

参考图3和图4可以理解在采用不同功函数的栅极导体的晶体管中能量势垒148的形成。

图3的能带图对应于以下晶体管结构，在该晶体管结构中由具有n型特性的金属或其它材料形成栅极导体。区域150对应于该栅极导体并且为了图示目的而显示为具有适合于n+硅的费米能级。区域152对应于栅极绝缘体。区域154对应于晶体管体区中的p型硅。平衡状态下，区域154的能带可以向下弯曲，如图3中所示，在靠近p型区154和栅极绝缘体152之间的界面处产生耗尽区156。这种耗尽区使得更容易在栅极绝缘体下面(即，在晶体管的沟道区中)产生反相层。因此，在栅极导体由n+半导体或例如具有等效功函数(例如，4.2eV的功函数)的的导体材料形成的晶体管栅极布置中，耗尽层156的存在说明了更低的导带和更低的晶体管阈值电压Vt。当晶体管中含有相对更多的这种栅极导体时，减少了晶体管的整个阈值电压。

图4的能带图对应于以下晶体管结构，在该晶体管结构中由具有p型特性的金属或其它材料形成栅极导体。区域158对应于该栅极导体并且为了图示目的而显示为具有适合于p+硅的费米能级。区域160对应于栅极绝缘体。区域162对应于晶体管体中的p型硅。因为栅极导体的特性是“p型”以及因为体区是p型(在该例中)，所以在平衡状态下，区域162的能带几乎不存在弯曲，如图4中所示。因此，栅极导体由p+半导体或金属或具有等效功函数(例如，5.1eV的功函数)的其它导电材料形成的晶体管栅极布置，趋向于以导带来表征，该导带没有按照图3的区域156中的导带降低的方式而降低。

图3的第一栅极导体和图4的第二栅极导体的相对行为可以用于产生图2的图中所示类型的能带形状。以举例来思考图5的NMOS晶体管布置。如图5中所示，晶体管164可以由例如硅衬底的半导体衬底166来形成。体区168可以掺杂有p型掺杂剂。体接触区176可以由p+离子注入区或其它重掺杂p型区来形成。源极区174和漏极区184可以由n+离子注入区或其它重掺杂n型区形成。导电栅极结构182可以具有第一栅极导体178和第二栅极导体180。导体178和180可以形成在栅极绝缘层186上。

栅极绝缘层186可以由任何合适的材料形成，例如二氧化硅或具有比二氧化硅更高的介电常数K的高K电介质材料(即，例如硅酸铪、二氧化铪、硅酸锆、二氧化锆的电介质)。在图5的晶体管164中，栅极绝缘层186形成在例如p型硅体区168的半导体上。在图6的晶体管164中，栅极绝缘层形成在例如p型硅体168的半导体上。典型的栅极导体厚度在一千埃至几千埃的数量级。典型的栅极绝缘体厚度在40埃的数量级(作为例子来说)。如所需要的，还可以采用更大或更小的膜厚度。

晶体管164中的栅极G的栅极导电层可以由多种材料形成。在沟道区170之上，栅极导体178可以由具有p+特征的金属或其它导电材料来形成，如结合图4所描述的。晶体管164的栅极的这些部分将不会导致阱168中降低的导带。在沟道区172之上，栅极导体180可以由具有n+特征的金属或其它导电材料来形成，如结合图3所描述的。对于体168的区域172来说，这将导致降低的导带，如在图2的区域CH中。晶体管栅极的每个栅极导体可以具有相应的长度。如图5中所示，栅极导体178可以具有长度L1，而栅极导体180可以具有长度L2。

在给定的集成电路上，对于每个晶体管来说，长度L1和L2不必是相同的。相反地，不同的晶体管可以制造为具有L1/L2的不同比率，由此调整不同的晶体管的阈值电压以适合用于各种电路应用。在设计过程期间，可以用计算机辅助设计工具人工地或自动地来选择这些L1/L2比率，以便使整个电路性能最优化。

图3和图4的能带图与图5的晶体管164中的栅极导体180和178相关。图4中的区域158对应于栅极导体178并且可以由具有p+半导体特性的材料形成，例如金属或具有等效功函数(例如，5.1eV的功函数)的其它导电材料。图3中的区域150对应于栅极导体180并且可以由具有n+半导体特性的材料形成，例如金属或具有等效功函数(例如，4.2eV的功函数)的其它导电材料。

在晶体管164的栅极结构182中的不同材料有时要求沿晶体管164的沟道的不同横向位置处布置，这是因为每种材料位于邻近沟道区的不同的各自部分。栅极导体178邻近体区170，而栅极导体180邻近体区172。如果需要，在栅极结构182中可以包括另外的导电材料。例如，可以形成导体(例如，金属)的毯层，其与导电结构178和导电结构180的部分或全部相交叠。

可以沿垂直于长度L的维度(即，进入到图5的页面方向)来度量晶体管164的栅极宽度。晶体管164可以具有任何适合的栅极宽度。例如，晶体管164可以具有如下栅极宽度，该栅极宽度大于栅极长度L、大于栅极长度L的两倍、大于栅极长度的三倍，等等。长度L可以等于栅极导体长度L1和L2的总和。长度L可以相对短或可以更长(例如，形成所谓的长沟道器件)。在典型的长沟道器件布置中，长度L可以是半导体制造设计规则允许的最小栅极长度Lmin的两倍长、三倍长、四倍长、或两倍、三倍或四倍以上。

当区域178位于体168之上时比当区域180位于体168之上时会导致更大的导带高度，由此产生了图2的能量势垒148。如结合图2中所描述的，能量势垒148可以有助于改善晶体管性能。通过调整区域178和180的相对大小，可以调整能量势垒148的横向延伸以及晶体管的阈值电压Vt。由于采用不同功函数的栅极导体178和180可以产生能量势垒148，因此不必在晶体管164中使用口袋式注入。在与图5的结构的结合中也不必使用源极侧口袋式注入，如可选的p+口袋式注入区188所指示的。与例如掺杂浓度小于10¹⁷/cm³、10¹⁸/cm³等的用于传统的口袋式注入的掺杂水平相比，口袋式注入区188可以具有更低的掺杂水平。

如图6中所示，可以形成具有含有功函数不同的多种栅极导体的栅极的p沟道金属氧化物半导体(PMOS)非对称晶体管。

在图7、图8、图9、图10、图11、图12、图13和图14中示出了用于形成例如图5和图6中的晶体管164的晶体管示例性技术。这些图展示出在制造的连续阶段期间，具有由两种横向分隔的导体材料形成的栅极的金属氧化物半导体晶体管结构的截面图。结合图7、图8、图9、图10、图11、图12、图13和图14所描述的制造工艺使用了基于掩模的栅极导体形成技术，其中使用光刻掩模来限定栅极导体178和180的相对尺寸(即，长度L1和L2)。这有可能会使得在集成电路上的大量晶体管被构造为具有个体定制的阈值电压Vt。因为源极侧口袋式注入是可选的，就可以避免在制造期间使用额外的掩模层来形成口袋式注入阻挡结构。

在图7的部分形成的晶体管结构164中，在硅体区168上形成了栅极绝缘层186(GOX)。栅极绝缘层186可以由氧化硅或高-K栅极绝缘体(即，具有比氧化硅的介电常数大的介电常数的栅极绝缘体)形成。可以在栅极绝缘层186的顶部上淀积并构图牺牲多晶硅栅极结构190。在形成结构190以后，可以进行两个源漏离子注入步骤中的第一步以开始形成源极区和漏极区174和184。例如，可以形成有时称为轻掺杂漏极注入的低浓度注入类型。在轻掺杂漏极注入过程期间，牺牲多晶硅层190可以用作注入掩模以保护栅极绝缘层186下面的沟道区。

如图8中所示，可以相邻于多晶硅栅极结构190形成例如间隔物194这样的间隔物。然后可以进行两个源漏离子注入步骤中的第二步骤，以完成形成源极区174和漏极区184的过程。在第二离子注入步骤期间，间隔物194用作注入掩模，以确保注入与位于栅极绝缘层186下面的沟道区横向分隔。

在进行第二源漏注入之后，可以淀积氧化硅层196。然后抛光晶体管结构以制造平坦的上部表面，如图8中所示。

如图9中所示，可以去除牺牲多晶硅层190以在栅极绝缘层186之上产生开口192。可以采用任何合适的多晶硅蚀刻工艺以去除多晶硅层190(例如，干法或湿法蚀刻，等等)。

去除多晶硅之后，可以淀积用于第一金属栅极178的金属层，如图10中所示。

抛光(例如，使用化学机械抛光技术)之后，可以淀积光刻胶层198，并且在金属层178的顶上光刻构图，如图11所示。

可以采用蚀刻来去除金属栅极部分178的不需要的部分，如图12中所示。在蚀刻完成后，可以去除光刻胶198。

如图13中所示，在图12的蚀刻操作中所形成开口的顶部上可以淀积用作第二栅极导体180的金属层。抛光之后，就产生了图14所示的晶体管164。如图14所示，晶体管164的栅极结构182具有位于栅极绝缘层186上的第一栅极导体178和第二栅极导体180，它们由具有两种不同功函数的金属或其它导电材料形成。沿栅极绝缘层186表面的不同横向位置布置栅极导体，并且该栅极导体在界面200处电连接。

在制造期间，使用光刻掩模来限定晶体管结构的形状和大小，例如栅极导体178和180的形状和大小。更具体地，可以使用光刻掩模来限定图11的构图光刻胶层198与图11的层178交叠的程度，由此在后续的蚀刻操作期间保护层178的交叠部分。在其中掩模图案具体限定了要保护相对大量的层178的晶体管中，所得到的栅极导体178的长度(图5的长度L1)与栅极导体180的长度(图5的长度L2)的比率将很大。在其它晶体管中，掩模图案可以指定要保护的相对小量的层178。在这些晶体管中，栅极导体178的长度与栅极导体180的长度的比率将相对小。

在一给定的晶体管中，长度L1与L2的比率影响晶体管的阈值电压。例如，当L1/L2较大时，阈值电压就可以较大。因此，对于集成电路上的晶体管来说，用来形成栅极导体178和180的掩模图案可以用来产生个体化的晶体管阈值电压。

在一给定的集成电路上可以有很多例如晶体管164这样的晶体管(例如，成千上万的晶体管164)。每个晶体管的阈值电压可以是不同的，或者如果需要，可以制造晶体管的组，每组具有完全不同的阈值电压。例如在集成电路上可以有两个不同的组、三个不同的组、四个不同的组或多于四个不同组的晶体管，每组的特征在于不同的栅极导体长度比率L1/L2和相应的阈值电压。

图15示出了含有混合栅极晶体管164的示例性集成电路200。如图15中所示，集成电路200可以包括很多晶体管164。可以形成各种不同组的晶体管164，每组具有由该组的晶体管内的栅极导体的大小来确定的不同的阈值电压Vt。可以制造晶体管164，使得与在不同电路中的或需要执行不同类型功能的晶体管相比，作为部分具体电路或需要执行具体类型功能的晶体管可以具有不同的阈值电压。例如，需要表现出特别快的开关速度的晶体管可以具有较低的阈值电压，而对于需要低功耗并且不怎么要求开关速度的晶体管可以具有较高的阈值电压。可以利用电路设计系统人工地或自动地来完成这些阈值电压分配。

在图15的例子中，例如集成电路200中的电路202、204和206这样的电路各自具有不同阈值电压Vt的大量晶体管164。在制造期间，并行地制造这些晶体管164中每一个的适合的栅极导体时，可以使用在构图晶体管164的栅极导体尺寸时所使用的光刻掩模。在集成电路200的操作期间，通过确保每个晶体管利用最优阈值电压执行其想要的功能，个体化的晶体管阈值电压可以提高电路200的性能。

在给定的集成电路上通常存在很多晶体管。这些晶体管中的部分或全部可以使用混合的栅极布置来制造。可以使用以计算机辅助设计工具为基础的电路设计系统，以帮助电路设计人员设计并制造具有混合栅极的晶体管的集成电路。图16中示出了可以用来设计混合栅极晶体管的示例性电路设计系统56。

图16的逻辑设计系统56可以帮助电路设计人员设计并测试系统的复杂电路，例如包括例如晶体管164这样的混合栅极的晶体管的电路。当设计完成时，逻辑设计系统可以用来产生并存储用于相应集成电路的光刻掩模的掩模设计。光刻掩模可以用来制造集成电路。

逻辑电路设计系统56可以以一个或多个计算机以及它们配套的存储硬件为基础，因此可以包括处理电路部分和存储器。为了支持与实现需要的电路功能有关的设计操作，软件在系统56的处理电路和存储器上运行，并且用于进行设计决策，例如栅极导体结构的大小和形状，其它器件特征的大小和形状、互连和掩模的布局图案等。

任何适合的硬件都可以用于实现系统56。例如，系统56可以以一个或多个处理器为基础，例如个人计算机、工作站等。可以利用网络(例如，局域网或广域网)来链接处理器。这些计算机中的存储器或外部存储器和储存器件，例如内部和/或外部硬盘可以用来存储指令和数据。

基于软件的组成部分、例如计算机辅助设计工具62和数据库63驻留在系统56上。在操作期间，在系统56的处理器上运行可执行软件、例如计算机辅助设计工具62的软件。数据库63用于存储电路设计数据、掩模设计数据和用于系统56操作的其它数据。一般而言，软件和数据可以存储在系统56中的任何计算机可读介质(存储器)上。这种存储器可以包括计算机存储芯片、可移动和固定介质例如硬盘驱动、闪存、光盘(CD)、DVD、其它光学介质、软盘、磁带或任何其它合适的存储器或储存器件。当安装系统56的软件时，系统56的储存器具有让系统56中的计算设备执行各种方法(处理)的指令和数据。当执行这些处理时，计算设备被配置用来实现电路设计系统的功能。

计算机辅助设计(CAD)工具62，其部分或全部有时统称为CAD工具，可以由一个供应商或多个供应商来提供。工具62可以提供为一套或多套工具和/或一个或多个独立的软件部件(工具)。数据库63可以包括仅由特定的一个或多个工具访问的一个或多个数据库，以及可以包括一个或多个共享数据库。可以由多个工具来访问共享数据库。例如，第一工具可以在共享数据库中存储用于第二工具的数据。第二工具可以访问共享数据库以检索由第一工具存储的数据。这样使一个工具将信息传递到另一个工具。如果需要，多个工具还可以在彼此之间传递信息，而不用在共享数据库中存储信息。

当电路设计人员利用工具62来实现一电路时，电路设计人员要面对大量潜在的有挑战性的设计决策。设计人员必须权衡各种因素，例如成本、大小和性能以制造出可行的最终产品。其间涉及了权衡。例如，可以实现给定设计的电路，以便其能快速运行，但消耗了大量功率和片上资源，或者可以实现给定设计的电路，使其运行更慢、却消耗更少的功率和更少的资源。

当权衡上面这些因素时，电路设计人员可以使用CAD工具62来人工和自动地制造各种晶体管164的栅极导体178和180，如所需要地来定制这些晶体管的阈值电压Vt。较低的阈值电压可以用于速率是最重要的那部分电路中，而较高的阈值电压可以用于尽可能地节省功率。

电路设计人员可以利用工具62来人工或自动作出设计决策，使得作出对晶体管的阈值电压最优化的选择，同时满足设计约束，例如定时裕度、功耗、面积消耗等。为了清楚起见，阈值电压的优化功能和其它功能有时在这里在逻辑设计系统56和CAD工具62的上下文中来描述。通常，任何合适数量的软件部分(例如，一个或多个工具)可以用于给电路设计人员提供有用于混合栅极晶体管电路的设计帮助。这些软件部分可以独立于工具62中的逻辑设计工具、掩模布局工具和其它软件，或提供电路设计帮助功能的软件部件中的部分或全部可以提供在逻辑分析和优化工具、布局工具、等等中。

图17中示出了可以在例如图16的系统56的电路设计系统中使用的示例性计算机辅助设计工具62。

设计过程通常始于电路功能规格的制定。电路设计人员利用设计输入工具64能具体规划需要的电路将如何实现功能。设计输入工具64可以包括例如设计和约束输入辅助器以及设计编辑器这样的工具。设计输入辅助器可用于帮助电路设计人员从现有设计的库中找出所需要的设计，并可以在输入所需要设计时给设计人员提供计算机辅助的帮助。例如，设计输入辅助器可用于给用户呈现可选项的屏幕。用户可以点击屏幕上的选项来选择正设计的电路是否应具有某些特征。设计编辑器可用来输入设计(例如，通过输入硬件描述语言代码行)，可以用来编辑由库中所得到(例如，利用设计输入辅助器)的设计，或可以协助用户选择和编辑合适的预封装代码/设计。

设计录入工具64可用来允许电路设计人员利用任何合适的格式提供所需要电路设计。例如，设计录入工具64可以包括使电路设计人员使用真值表输入逻辑设计的工具。可以利用文本文件或时序图来指定或从库中导入真值表。真值表逻辑设计和约束录入可以用于大电路的一部分或整个电路。

另一个例子是，设计录入工具64可以包括原理图捕获工具。原理图捕获工具可以让逻辑设计人员根据例如逻辑门和逻辑门的组的组成部分中在视觉上构造逻辑电路。先前存在的模拟和数字电路的库可以用来让设计的所需要的部分用原理图捕获工具导入。

如果需要，设计录入工具64可以让电路设计人员利用硬件描述语言(例如，寄存器传输级设计)向电路设计系统56提供电路设计。电路的设计人员可以通过用编辑器编写硬件描述语言代码输入设计。可以从用户维护的库或商业库中导入代码块。

在利用设计录入工具64输入设计之后，行为仿真工具72可用于对设计的功能性能进行仿真。如果设计的功能性能不完整或不正确，设计人员可以利用设计和约束录入工具64对设计作出改变。在利用工具74执行合成操作之前，利用行为仿真工具72来验证新设计的功能操作。如果需要，例如工具72的仿真工具还可以用在设计流程的其它阶段(例如，在逻辑合成之后)。可以以任何合适的形式(例如，真值表、时序图，等等)，给电路设计人员提供行为仿真工具72的输出。

一旦电路设计功能操作已被确定是令人满意的，合成工具74可用于执行特定器件技术(即，在可用晶体管164和相关电路的具体组中)中的设计。例如，系统56可能在数据库63中保持各种预定义晶体管164的列表，各自有由其L1/L2比率确定的具体阈值电压Vt。在使用合成工具74期间，可以从预定义结构的池中选择合适的晶体管164。工具74或其它工具62还可以用于人工和自动设计具有适当L1/L2比率的晶体管164。

工具74可用于优化操作。例如，如工具74的工具可用于通过作出适当的硬件选择以实现电路设计中不同的逻辑功能来优化设计，该电路设计以由电路设计人员用工具64输入的电路设计数据和约束数据为基础。

在利用工具74合成和优化之后，电路设计人员可使用例如布图布线工具76的工具来执行的物理设计步骤(布局合成操作)。布图布线工具76可用来帮助确定如何最优地在集成电路的芯片内放置用于各种功能的电路。如果需要，设计人员可以提供指导(例如，确定用于芯片的最优“平面图”)。布图布线工具76优选地帮助有序地创建并高效实现给定的集成电路的电路设计。

如工具74和76的工具可能是成套工具的一部分。如果需要，像工具74和76这样的工具可以人工和自动地来考虑在混合栅极晶体管内利用不同栅极导体长度(L1和L2)的效应来调整其阈值电压，同时实现所需要的电路设计。这使得工具74和76功耗得以最小化(例如，由穿通晶体管的泄漏电流引起的功耗)，同时满足像定时约束这样的设计限制。

在布图布线工具产生了用于电路设计的布局之后，可以使用分析工具78来分析和测试设计。在利用工具62完成满意的优化操作之后，工具62可以产生和储存用来生成以下掩模组的布局数据，该掩模组用于制造具有所需要的设计的集成电路。

图18中示出了涉及制造具有各种阈值电压的混合栅极晶体管的集成电路的示例性操作。

在步骤230处，如设计录入工具64的工具可以使用输入屏幕以从电路设计人员那里获取所需要的电路设计。该设计可能包括例如时序限制、信号强度限制、逻辑功能限制等的设计约束。设置屏幕和其它适合的用户输入安排可用于采集与选择用于混合栅极晶体管的合适的L1/L2比率相关的设置。如果需要，部分或全部的设置可能会提供为默认值。这类用户输入安排还可用于获得其它设计限制等等。例如，电路设计人员可以指定如延迟或速度限制、所需的电源电压、电流驱动限制、噪声水平限制、逻辑电压设置、I/O电路的电压设置、功耗水平等这样的约束。举例来说，电路设计人员可以指定特定的电路路径应以特定的最低速度运行。如果需要，例如这些的设置可以提供为默认值(例如，当设计人员没有指定任何这种约束时)。

在步骤232处，可以利用工具72、74、76和78来执行逻辑合成和优化、物理设计和定时仿真操作。在这些操作期间，CAD工具62可以处理在步骤230处所得到的设计约束，用来产生用于光刻掩模的掩模设计，该光刻掩模可用来制造所需的集成电路以及与集成电路一起适合地配置的混合栅极晶体管。该设计可以储存在例如图16的存储器63中。然后可以制造这些掩模(例如，通过利用掩模制造工具取回存储数据并进行e束光刻和其它适合的制造操作来产生掩模)。在232步骤期间，CAD工具标识栅极长度L1/L2合适的比率，其将允许集成电路中的电路在不消耗额外功率量的情况下，满足定时约束和其它约束(例如，通过选择晶体管164的最优阈值电压并相应地调整那些晶体管的L1/L2比率，使得功耗最小化，而同时满足定时约束)。基于在步骤230期间所采集的用户供给的设置可以进行这些操作。

在步骤234处，可以利用在步骤232处产生的掩模来制造集成电路。该集成电路通常会包含不具有混合栅极的一些晶体管和具有混合栅极的一些晶体管。混合栅极晶体管可以有非对称配置，与同样大小的传统晶体管相比，混合栅极晶体管表现出增大的输出电阻和增强的增益。这使得混合栅极晶体管可用于如模拟电路的应用。在混合栅极晶体管中，每个晶体管的阈值电压可能使得整个集成电路的性能最优化。

在步骤236处，在步骤234期间制造的集成电路器件可用于系统中。例如，集成电路可安装在印刷电路板上，并与其它集成电路结合使用来执行适当的功能。

图19是输出电阻Rout如何随晶体管的漏电流(Id)对漏源电压(Vds)特性斜率反向改变的示图。输出电阻Rout是漏源电压对漏电流作用的度量。对于需要高增益的模拟电路的应用来说，Rout高是特别有益的，使得其倒数(1/Rout)为低。

图19的图说明了当利用图5和图6的晶体管164这样的混合栅极晶体管代替同等大小的传统的晶体管时所预期的性能改善。图19的曲线238对应于传统的金属氧化物半导体晶体管，其具有相对较低的Rout值，从而导致比较陡峭的曲线的斜率。图19的曲线240对应于与传统晶体管的大小和形状都相同的非对称混合栅极晶体管164。由于非对称晶体管的混合栅极，对于相同栅极大小来说，输出电阻增加了。这导致了相对高的Rout值和曲线240的曲线斜率，其比传统晶体管曲线斜率238小。

前述仅说明了本发明的原理，在本不背离本发明范围和实质的情况下，本领域普通技术人员可做出各种变更。

附加实施例

附加实施例1。一种集成电路包括：第一晶体管；和第二晶体管，其中第一晶体管和第二晶体管分别具有不同功函数的两个栅极导体的栅极和各自的第一栅极导体长度和第二栅极导体长度，其中第一晶体管的栅极和第二晶体管的栅极具有相等的长度，以及其中第一晶体管中的第一栅极导体长度与第二晶体管中的第一栅极导体长度不同。

附加实施例2。附加实施例1的集成电路进一步包括在第一晶体管中的源侧口袋式注入。

附加实施例3。附加实施例1的集成电路进一步包括：具有与第一晶体管中的栅极长度相等长度的栅极的第三晶体管，其中第三晶体管具有各自为第一栅极导体长度和第二栅极导体长度的第一栅极导体和第二栅极导体，以及其中在第三晶体管中的第一栅极导体长度与在第一晶体管中的第一栅极导体长度不同，并且与第二晶体管中的第一栅极导体长度不同。

附加实施例4。附加实施例3的集成电路，其中在第一晶体管中的第一栅极导体和第二栅极导体是不同的金属，其中在第二晶体管中的第一栅极导体和第二栅极导体是不同的金属，以及其中在第三晶体管中的第一栅极导体和第二栅极导体是不同的金属。

附加实施例5。附加实施例4的集成电路，其中第一、第二和第三晶体管分别具有相应的栅极绝缘层，该栅极绝缘层由从下列材料构成的组中选出的电介质形成：硅酸铪、二氧化铪、硅酸锆和二氧化锆。

附加实施例6。附加实施例1的集成电路，其中第一晶体管和第二晶体管分别具有相应的栅极绝缘层，该栅极绝缘层由从下列材料构成的组中选出的电介质形成：硅酸铪、二氧化铪、硅酸锆和二氧化锆。

附加实施例7。附加实施例6的集成电路，其中在第一晶体管和第二晶体管中的第一栅极导体和第二栅极导体由金属形成。

附加实施例8。附加实施例1的集成电路，其中第一晶体管具有栅极绝缘层，其中氧化硅具有介电常数，其中栅极绝缘层具有比氧化硅更大的介电常数，以及其中第一晶体管的栅极具有比其长度更大的宽度。

附加实施例9。附加实施例8的集成电路，进一步包括具有由半导体制造设计规则允许的最小栅极长度的栅极的多个晶体管，以及其中第一晶体管和第二晶体管分别具有至少是最小栅极长度三倍的相关的栅极长度。

附加实施例10。附加实施例8的集成电路，其中在第一晶体管和第二晶体管中的第一栅极导体和第二栅极导体由金属形成。

附加实施例11。附加实施例10的集成电路进一步包括具有由半导体制造设计规则允许的最小栅极长度的栅极的多个晶体管，以及其中第一晶体管和第二晶体管分别具有至少是最小栅极长度三倍的相关的栅极长度。

附加实施例12。一种使用电路设计系统设计集成电路的方法，该集成电路含有多个混合栅极的金属氧化物半导体晶体管，每个晶体管均具有各自栅极导体长度和相关的栅极导体长度比率的相关的成对的栅极导体，包括：使用电路设计系统，以使电路设计人员指定所需要的电路设计；以及产生并存储光刻掩模用的掩模设计，其中对于至少一些混合栅极的晶体管来说，栅极导体长度比率不同。

附加实施例13。附加实施例12的方法，其中产生并存储掩模设计包括确定所需要的电路设计的哪些部分包括具有第一阈值电压的第一组混合栅极晶体管，以及确定所需要的电路设计的哪些部分包括具有与第一阈值电压不同的第二阈值电压的第二组混合栅极晶体管。

Claims (9)

1.一种集成电路，包括：

第一晶体管，具有：

半导体；

在所述半导体上的高介电常数栅极绝缘层；以及

第一栅极，其中所述第一栅极包括形成在所述栅极绝缘层上的第一栅极导体和第二栅极导体，其中所述第一栅极导体和所述第二栅极导体具有相应的第一栅极导体长度和第二栅极导体长度，并且所述第一栅极导体和第二栅极导体具有不同的功函数，以及

第二晶体管，具有第二栅极，其中所述第二栅极包括具有相应的第三栅极导体长度和第四栅极导体长度的第三栅极导体和第四栅极导体，并且所述第三栅极导体和第四栅极导体具有不同的功函数，

其中所述第一晶体管的栅极和所述第二晶体管的栅极具有相同的长度，其中所述第一晶体管的所述第一栅极导体长度与所述第二栅极导体长度的比率不同于所述第二晶体管的所述第三栅极导体长度与所述第四栅极导体长度的比率，使得所述第一晶体管和所述第二晶体管具有不同的阈值电压，其中所述高介电常数栅极绝缘层包括选自由以下材料构成的组中的电介质：硅酸铪、二氧化铪、硅酸锆和二氧化锆，并且所述第一晶体管和所述第二晶体管每个都具有相应的体接触区。

2.根据权利要求1所述的集成电路，其中所述第一晶体管的所述第一栅极导体包括具有第一功函数的导电材料，以及所述第一晶体管的所述第二栅极导体包括具有与所述第一功函数不同的第二功函数的导电材料，使得所述第一晶体管表现出比不用混合栅极的同等尺寸的晶体管更大的输出电阻。

3.根据权利要求1所述的集成电路，其中所述第一晶体管的所述第一栅极导体和所述第一晶体管的所述第二栅极导体是带有各自不同的功函数的不同金属。

4.根据权利要求1所述的集成电路，其中在所述第一晶体管中的所述第一栅极导体和在所述第一晶体管中的所述第二栅极导体是不同的金属。

5.根据权利要求4所述的集成电路，其中所述第一晶体管进一步包括邻近所述栅极绝缘层并限定所述第一晶体管栅极长度的半导体中的源极区和漏极区，其中在形成所述第一晶体管中所使用的半导体设计规则指定了最小栅极长度，以及其中所述第一晶体管的栅极长度是最小栅极长度的至少三倍。

6.根据权利要求5所述的集成电路，其中所述第一晶体管进一步包括源极侧口袋式注入。

7.根据权利要求1所述的集成电路，其中所述第一晶体管进一步包括邻近所述栅极绝缘层并限定所述第一晶体管栅极长度的半导体中的源极区和漏极区，其中用具有指定了最小栅极长度的设计规则的半导体制造工艺来制造所述第一晶体管，以及其中栅极长度是最小栅极长度的至少两倍。

8.根据权利要求7所述的集成电路，其中所述第一晶体管进一步包括源极侧口袋式注入。

9.根据权利要求8所述的集成电路，其中氧化硅具有介电常数，其中所述栅极绝缘层具有大于氧化硅的介电常数的介电常数，并且其中在所述第一晶体管中的所述第一栅极导体和所述第二栅极导体形成栅极宽度大于栅极长度的栅极。

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