CN105164809B - 具有异质结和改进的沟道控制的FinFET - Google Patents

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Abstract

粗略地描述，一种计算机程序产品描述了具有鳍、鳍支撑部、栅极和栅极电介质的晶体管。鳍包括第一晶体半导体材料，该第一晶体半导体材料包括在第一晶体管的源极区域和该晶体管的漏极区域之间的该晶体管的沟道区域。鳍在鳍支撑部上。鳍支撑部包括与第一晶体半导体材料不同的第二晶体半导体材料。鳍的第一晶体半导体材料和鳍支撑部的第二晶体半导体材料在其间形成第一异质结。栅极、栅极电介质和/或隔离电介质可以被定位以改进沟道内的控制。

Description

具有异质结和改进的沟道控制的FinFET
交叉引用
本申请要求2013年06月26日提交的案卷号SYNP2336-0、美国临时申请第61/839534号的优先权，该申请通过引用整体并入于此。
技术领域
本发明涉及半导体制造并且更具体地涉及用于具有晶体鳍和晶体鳍支撑部的FinFET的改进的栅极控制的技术。
背景技术
随着集成电路技术继续推进到更高的密度，涉及利用栅极电极包裹的一个或多个窄沟道结构的很多晶体管类型已经变得流行。例如在D.Hisamoto et al.,IEDM,1998和N.Lindert et al.,IEEE Electron Device Letters,p.487,2001中描述的沟道结构通道经常被称作鳍，并且包括它们的晶体管有时被称作FinFET，因为它们的教导，该两篇文章通过引用并入于此。鳍包括通常在衬底上平行布置的半导体主体，使得它们从衬底垂直向上突出。栅极电介质层覆盖鳍的侧部和顶部，并且可以使用例如金属或多晶硅实施的栅极导体横跨鳍且在栅极电介质层之上延伸。在栅极导体的任一侧上，在鳍中实施源极区域和漏极区域。产生的FET晶体管在鳍中具有源极区域、沟道区域和漏极区域以及覆盖鳍的栅极。因为栅极导体包裹着鳍的三侧，并且因此增加了沟道的有效宽度，所以这种晶体管经常被称作多栅极晶体管。
FinFET晶体管一般由在氧化硅支撑部上的硅鳍或在硅支撑部上的硅鳍制造。在氧化硅支撑部上的硅鳍的情况下，晶体硅鳍在非晶氧化硅支撑部上。非晶氧化物不影响晶体硅鳍的晶格性质。在硅支撑部上的硅鳍的情况下，鳍和硅鳍由具有相同带隙、相同晶格常数等的相同的晶体硅构成。因此FinFET晶体管在鳍和鳍支撑部中还没有由不同的晶体材料制造。这种不同的晶体材料要求两种晶体材料的晶格常数和带隙相兼容。而且具有这种不同的晶体材料的CMOS类逻辑的可行性要求两种晶体材料的晶格常数和带隙对n类型器件和p类型器件都兼容。这种问题阻碍了FinFET晶体管在鳍和鳍支撑部上由不同的晶体材料制造。
用于实施FinFET晶体管的鳍可以相当窄。作为多栅极的栅极结构和鳍的窄宽度的结果，FinFET晶体管具有优异的性能特性和小的布图面积。但是即便是这种窄的鳍，由栅极控制电压产生的电场也可能在深度上受限并且可能不能充分地延伸到鳍的截面中部。在关断状态下，这导致经过鳍的中部的漏电。在导通状态下，这导致经过鳍的中部的降低的电流。鳍越宽，在鳍中部的降低了的栅极电压控制更加糟糕，这样因为鳍的中部变得离栅极更远。制造商可以通过进一步地窄化鳍而减少该问题，但是因为这种窄鳍的机械不稳定性和线条边缘的粗糙度可以导致良率损失，使该方案难以实施。
不期望从接近晶体鳍支撑部的栅极产生的边缘电场来解决鳍中部的降低的栅极电压控制的问题。导体终止电场线，并且绝缘体支持电场。因为晶体鳍支撑部不是绝缘体，所以期望晶体鳍支撑部终止来自这种边缘电场的电场线。
因此，需要更好的方式以改进在鳍和鳍支撑部中具有不同晶体材料的FinFET晶体管。此外，需要更好的方式以改进FinFET晶体管中的栅极控制电压。
发明内容
因此，出现了创建对在鳍和鳍支撑部中具有不同晶体材料的FinFET晶体管中的降低的栅极控制电压的问题的鲁棒解决方案的机会。这可能导致更好地芯片良率和更密集并且更强大的电路、部件和系统。
技术的第一方面包括计算机程序产品，其包括具有存储在其上的电路的物理实现的机器可读规格的非瞬态存储器设备，该电路包括第一晶体管。机器可读规格的示例包括单元库的单元、送交制造(tapeout)以及在单元库阶段和送交制造阶段之间的中间设计规格。
在一个实施例中，第一晶体管包括第一鳍、第一鳍支撑部、第一栅极和第一栅极电介质。
第一鳍包括第一晶体半导体材料。第一晶体半导体材料包括在第一晶体管的源极区域和第一晶体管的漏极区域之间的第一晶体管的第一沟道区域。第一鳍在第一鳍支撑部上。
第一鳍支撑部包括与第一晶体半导体材料不同的第二晶体半导体材料。第一鳍的第一晶体半导体材料和第一鳍支撑部的第二晶体半导体材料在其间形成第一异质结。
第一栅极电介质具有内表面(inner surface)和连接到第一栅极的外表面(outersurface)。内表面包括(i)连接到与第一异质结相邻的第一鳍的第一部分和(ii)连接到与第一异质结相邻的第一鳍支撑部的第二部分。
在一个实施例中，第一栅极电介质的第一部分具有匹配于与第一异质结相邻的第一鳍的外部表面(exterior surface)的内部表面(interior surface)，并且第一栅极电介质的第二部分具有匹配于与第一异质结相邻的第一鳍支撑部的外部表面的内部表面。
在一个实施例中，第一晶体半导体材料具有第一带隙，并且第二晶体半导体材料具有比第一带隙更宽的第二带隙。
在一个实施例中，电路包括第二晶体管，该第二晶体管包括第二鳍、第二鳍支撑部、第二栅极电介质和第二栅极。
第二鳍包括与第一晶体半导体材料不同的第三晶体半导体材料。第三晶体半导体材料可以与第二晶体半导体材料相同或不同。第三晶体半导体材料包括在第二晶体管的源极区域和第二晶体管的漏极区域之间的第二晶体管的第二沟道区域。第二鳍在第二鳍支撑部上。
第二鳍支撑部包括第二晶体半导体材料。第二鳍的第三晶体半导体材料和第二鳍支撑部的第二晶体半导体材料在其间形成第二异质结。
第二栅极电介质包括：(i)连接到与第二异质结相邻的第二鳍的第一部分和(ii)连接到与第二异质结相邻的第二鳍支撑部的第二部分。
第二晶体管的第二栅极连接到第二栅极电介质的第一部分，并且连接到第二栅极电介质的第二部分。
第一晶体管是n型晶体管并且第二晶体管是p型晶体管。
在一个实施例中，第三晶体半导体材料具有第三带隙，并且第二晶体半导体材料的第二带隙比第三带隙更宽。
在一个实施例中，第一晶体管的第一沟道具有张应力并且第二晶体管的第二沟道具有压应力。
在一个实施例中，在第一晶体管的导通状态和第一晶体管的关断状态下，在第一鳍中的第一电流密度幅度比在第一鳍支撑部中的第二电流密度更高。
在一个实施例中，第一鳍包括在第一晶体管的导通状态下最小第一电流密度幅度的位置，该位置与第一鳍的外部相邻但是并不沿着第一异质结。
技术的第二方面包括计算机程序产品，其包括具有存储在其上的电路的物理实现的机器可读规格的非瞬态存储器设备，该电路包括第一晶体管。机器可读规格的示例包括单元库的单元、送交制造以及在单元库阶段和送交制造阶段之间的中间设计规格。
在一个实施例中，第一晶体管包括第一鳍、第一鳍支撑部和绝缘氧化物。
第一鳍包括第一晶体半导体材料。第一晶体半导体材料包括在第一晶体管的源极区域和第一晶体管的漏极区域之间的第一晶体管的第一沟道区域。第一鳍在第一鳍支撑部上。
第一鳍支撑部包括与第一晶体半导体材料不同的第二晶体半导体材料。第一鳍的第一晶体半导体材料和第一鳍支撑部的第二晶体半导体材料在其间形成第一异质结。
第一绝缘氧化物沿着第一鳍支撑部的相对侧延伸并且将第一鳍支撑部与相邻的鳍支撑部电绝缘。绝缘氧化物仅被定位在第一异质结之下。
在一个实施例中，第一晶体管进一步包括具有内表面的第一栅极电介质，该内表面包括：(i)连接到与第一异质结相邻的第一鳍的第一部分，(ii)连接到与第一异质结相邻的第一鳍支撑部的第二部分和(iii)连接到仅定位在第一异质结之下的第一绝缘氧化物的第三部分。
在一个实施例中，第一晶体管进一步包括具有内表面的第一栅极，该内表面包括：(i)连接到第一栅极电介质的第一部分的第一部分，(ii)连接到第一栅极电介质第二部分的第二部分。
在一个实施例中，第一晶体半导体材料具有第一带隙，并且第二晶体半导体材料具有比第一带隙更宽的第二带隙。
在一个实施例中，电路包括第二晶体管，该第二晶体管包括第二鳍、第二鳍支撑部和第二绝缘氧化物。
第二鳍包括与第一晶体半导体材料不同的第三晶体半导体材料。第三晶体半导体材料可以与第二晶体半导体材料相同或不同。第三晶体半导体材料包括在第二晶体管的源极区域和第二晶体管的漏极区域之间的第二晶体管的第二沟道区域。第二鳍在第二鳍支撑部上。
第二鳍支撑部包括第二晶体半导体材料。第二鳍的第三晶体半导体材料和第二鳍支撑部的第二晶体半导体材料在其间形成第二异质结。
第二绝缘氧化物沿着第二鳍支撑部的相对侧延伸并且将第二鳍支撑部与相邻的鳍支撑部电绝缘。绝缘氧化物仅定位第二异质结之下。
第一晶体管是n型晶体管，并且第二晶体管是p型晶体管。
在一个实施例中，第三晶体半导体材料具有第三带隙，并且第二晶体半导体材料的第二带隙比第三带隙更宽。
在一个实施例中，第一晶体管的第一沟道具有张应力，并且第二晶体管的第二沟道具有压应力。
在一个实施例中，在第一晶体管的导通状态和第一晶体管的关断状态下，第一鳍中的第一电流密度幅度比第一鳍支撑部中的第二电流密度更高。
在一个实施例中，第一鳍包括在第一晶体管的导通状态下最低第一电流密度幅度的位置，该位置与第一鳍的外部相邻但是并不沿着第一异质结。
技术的第三方面包括计算机程序产品，包括具有存储在其上的电路的物理实现的机器可读规格的非瞬态存储器设备，该电路包括第一晶体管。机器可读规格的示例包括单元库的单元、送交制造以及在单元库阶段和送交制造阶段之间的中间设计规格。
在一个实施例中，第一晶体管包括第一鳍、第一鳍支撑部、第一栅极。
第一鳍包括第一晶体半导体材料。第一晶体半导体材料包括在第一晶体管的源极区域和第一晶体管的漏极区域之间的第一晶体管的第一沟道区域。第一鳍在第一鳍支撑部上。
第一鳍支撑部包括与第一晶体半导体材料不同的第二晶体半导体材料。第一鳍的第一晶体半导体材料和第一鳍支撑部的第二晶体半导体材料在其间形成第一异质结。
第一晶体管的第一栅极具有内部表面，该内部表面包括(i)以大约第一距离与第一鳍的外部表面隔开的第一区域和(ii)以大约第一距离与第一鳍支撑部的一部分隔开的第二区域。“大约”的意思是+/-1nm。
在一个实施例中，第一晶体管进一步包括第一栅极电介质，该第一栅极电介质位于(i)在第一栅极的第一区域和第一鳍之间，和(ii)在第一栅极的第二区域和第一鳍支撑部之间。在一个实施例中，在第一栅极的内部表面的第一区域和第一栅极的内部表面的第二区域处的第一栅极电介质具有大约等于第一距离的厚度。
在一个实施例中，第一晶体半导体材料具有第一带隙，并且第二晶体半导体材料具有比第一带隙更宽的第二带隙。
在一个实施例中，电路包括第二晶体管，该第二晶体管包括第二鳍、第二鳍支撑部、第二栅极电介质和第二栅极。
第二鳍包括与第一晶体半导体材料不同的第三晶体半导体材料。第三晶体半导体材料可以与第二晶体半导体材料相同或不同。第三晶体半导体材料包括在第二晶体管的源极区域和第二晶体管的漏极区域之间的第二晶体管的第二沟道区域。第二鳍在第二鳍支撑部上。
第二鳍支撑部包括第二晶体半导体材料。第二鳍的第三晶体半导体材料和第二鳍支撑部的第二晶体半导体材料在其间形成第二异质结。
第二晶体管的第二栅极具有内部表面，该内部表面包括(i)以大约第二距离与第二鳍的外部表面隔开的第一区域和(ii)以大约第二距离与第二鳍支撑部的一部分隔开的第二区域。“大约”的意思是+/-1nm。
第一晶体管是n型晶体管，并且第二晶体管是p型晶体管。
在一个实施例中，第三晶体半导体材料具有第三带隙，并且第二晶体半导体材料的第二带隙比第三带隙更宽。
在一个实施例中，第一晶体管的第一沟道具有张应力，并且第二晶体管的第二沟道具有压应力。
在一个实施例中，在第一晶体管的导通状态和第一晶体管的关断状态下，在第一鳍中的第一电流密度幅度比在第一鳍支撑部的第二电流密度更高。
在一个实施例中，第一鳍包括在第一晶体管的导通状态下最低第一电流密度幅度的位置，该位置与第一鳍的外部相邻但是并不沿着第一异质结。
技术的进一步的方面针对物理制造或部分制造的FinFET电路本身。
技术的再进一步的方面针对到具有物理制造或部分制造的FinFET电路的晶圆。
提供本发明的上文中的发明内容是为了提供本发明的一些方面的基本理解。该发明内容并不旨在标识本发明的重点或关键要素或者描绘本发明的范围。它的唯一的目的是以简化的形式呈现本发明的一些构思作为对后续呈现的更细节的描述的前序。本发明的具体的方面在权利要求、说明书和附图中描述。
附图说明
美国优先权申请的专利文件或申请文件至少包括一个以彩色实施的附图。在请求和支付必要费用的情况下，美国专利商标局将提供具有彩色附图的本专利或专利申请公开的副本。通过引用将彩色附图并入于此。
本申请将关于它的特定实施例并且将参考附图描述，其中：
图1图示具有晶体鳍和晶体鳍支撑部的简化的FinFET晶体管。
图2图示具有晶体鳍、晶体鳍支撑部和改进的栅极控制的简化的FinFET晶体管。
图3示出调节元素比例以优化带隙和晶格常数的示例。
图4示出支撑具有改进的栅极控制的FinFET的制造的示例晶圆。
图5示出在图案化鳍和鳍支撑部之后的图4的示例晶圆。
图6示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出了鳍和鳍支撑部。
图7示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出了浅沟槽隔离氧化物。
图8示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出栅极限定和在限定的栅极位置和源极/漏极位置之间的间隔件。
图9示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出从源极/漏极位置的鳍的刻蚀。
图10示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出源极和漏极的生长。
图11示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出栅极和源极/漏极接触。
图12示出具有在图11中的改进的栅极控制的FinFET的另一视图。
图13是在导通状态下比较具有和不具有改进栅极控制的FinFET的电流密度图。
图14是在关断状态下比较具有和不具有改进栅极控制的FinFET的电流密度图。
图15是在关断状态下比较具有和不具有改进栅极控制的FinFET的图。
图16示出在图案化鳍和鳍支撑部并且在相邻鳍支撑部之间的隔离氧化物的图4的示例晶圆。
图17示出合并有技术的特征的解释性的集成电路设计流程的简化表示。
图18是合并有本技术的方面的实施软件的计算机系统的简化的框图。
具体实施方式
以下的描述被呈现以使任何本领域技术人员能够制作和使用本发明并且被提供在具体的应用的它的要求的上下文中。对公开实施例的各种修改对本领域技术人员而言是显而易见的，并且本文中限定的普遍原理可以应用到其他实施例和应用而不脱离本发明的精神和范围。因此，本发明并不旨在受示出的实施例的限制，而是被赋予与本文中所公开的原理和特征一致的最宽的范围。
图1图示具有晶体鳍和晶体鳍支撑部的简化的FinFET晶体管。
该图是FinFET的沟道部分的截面，电流在与页面垂直的Z方向的方向上流动。示出的鳍9的那部分是沟道区域，其中鳍的源极区域和漏极区域在Z方向上在沟道区域之前和之后。鳍9和鳍支撑部12由不同的晶体半导体材料形成。异质结14形成在鳍9和鳍支撑部12的不同的晶体半导体材料之间的界面处。由于鳍9和鳍支撑部12中的不同的晶体半导体材料具有不同的晶格常数，一些实施例利用应力工程以调整鳍9中的器件性质。
在各种实施例中，在鳍9和鳍支撑部12之间不存在限定鳍9中的电子和空穴的电介质。在这种实施例中，挑选鳍9和鳍支撑部12中的不同的晶体半导体材料的带隙，使得鳍支撑部12中的晶体半导体材料的带隙比鳍9中的晶体半导体材料的带隙更宽。在异质结14的区域中，导带边缘在鳍9和鳍支撑部12之间改变，使得在鳍支撑部12中的导带边缘处的电子具有相对较高的电子能量并且在鳍9中的导电边缘处的电子具有相对较低的电子能量。在异质结14的区域中，价带边缘在鳍9和鳍支撑部12之间也改变，使得在鳍支撑部12中的价带边缘处的空穴具有相对较高的空穴能量并且在鳍9中的价电边缘处的空穴具有相对较低的空穴能量。因此，鳍9和鳍支撑部12中的不同晶体半导体材料的能带结构帮助限定鳍9中的电子和空穴，即便鳍9和鳍支撑部12之间没有电介质。
可以是浅沟槽隔离氧化硅16和17的隔离电介质将鳍支撑部12与在示出的鳍支撑部12的任一侧上的相邻的鳍支撑部电隔离。浅沟槽隔离氧化物16和17的上表面在异质结14处的鳍支撑部12的任一侧上开始，并且与异质结14有距离地向下倾斜。
栅极电介质27保形地覆盖鳍9和浅沟槽隔离氧化硅16和17。栅极电介质27可以是将栅极与鳍9电分离并且支撑从栅极到鳍9的电场的电介质。在一个实施例中，栅极电介质27是多层结构，包括氧化硅的多个单层(诸如0.6nm到0.9nm厚的2个或3个单层)和大约1nm厚的氧化铪。由于栅极漏电要求，物理厚度不能太薄，并且由于晶体管性能要求，物理厚度不能太厚。在一些实施例中，物理厚度在大约1.5nm到2nm的范围。厚度和材料是解释性的并且可以变化。厚度受制造变异性的影响，使得“大约”一些距离可以指示正负1nm的差异。
栅极电极28覆盖保形地覆盖鳍9的栅极电介质27。栅极电极28也可以覆盖保形地覆盖浅沟槽隔离氧化物16和17的栅极电介质27的一部分。
在示出的实施例中，鳍支撑部12未被栅极电介质27覆盖。相反地，鳍支撑部12被浅沟槽隔离氧化物16和17覆盖。栅极电极28的底表面由栅极电介质27的上表面确定，并且浅沟槽隔离氧化物16和17导致鳍支撑部12和栅极电介质27的上表面之间的变化的距离。因此，浅沟槽隔离氧化物16和17导致鳍支撑部12和栅极电极28的底表面之间的变化的距离。该变化的距离确保由浅沟槽隔离氧化物16和17上方的栅极电极产生的任何边缘电场在到达鳍9和对鳍9施加栅极控制之前减弱。
在各种实施例中，鳍9和鳍支撑部12未掺杂。在其他实施例中，鳍9被掺杂、鳍支撑部12被掺杂或鳍9和鳍12两者被掺杂。另一方面，掺杂通常已经调整了半导体材料的导电性。另一方面，未掺杂的半导体材料可以导致改善的电子迁移率和空穴迁移率并且解决了导致随机波动的器件行为的掺杂剂浓度的随机空间波动。
图2图示具有晶体鳍、晶体鳍支撑部和改进的栅极控制的简化的FinFET晶体管。
图2总体上与图1相似，示出FinFET的沟道部分的截面，其中电流在与页面垂直的Z方向上流动。如同在图1中，异质结14形成在鳍9和鳍支撑部12的不同的晶体半导体材料之间的界面处。在图2的各种实施例中，鳍9和鳍支撑部12之间不存在限定鳍9中的电子和空穴的电介质。可以是浅沟槽隔离氧化硅15和18的隔离电介质将鳍支撑部12与在示出的鳍支撑部12的任一侧上的相邻的鳍支撑部电隔离。
然而，在图2中，浅沟槽隔离氧化物15和18的上表面在异质结14下方的鳍支撑部12的任一侧上开始，并且与异质结14有距离地向下倾斜。相对于异质结14，浅沟槽隔离氧化物15和18以距离“r”凹陷。在一些实施例中，“r”在1-20nm的范围，并且更优选地在1-10nm范围。在一些实施例中，浅沟槽隔离氧化物15和18仅定位在异质结14下方。
栅极电介质27不仅保形地覆盖鳍9和浅沟槽隔离氧化物15和18，而且覆盖异质结14下方的鳍支撑部12的一部分。因此，栅极电介质27包括连接到鳍9的异质结14上方的一部分、距离“r”的连接到鳍支撑部12的异质结下方的一部分和连接到仅定位在异质结14下方的浅沟槽隔离氧化物15和18的一部分。在异质结14的上方，栅极电介质27具有与鳍9的外部表面匹配的内部表面。在异质结的下方，栅极电介质27具有与鳍支撑部12的外部表面匹配的内部表面。
如同在图1中，栅极电极28覆盖保形地覆盖鳍9的栅极电介质27并且也可以覆盖保形地覆盖浅沟槽隔离氧化物16和17的栅极电介质27的一部分。此外，栅极电极28覆盖栅极电介质27，该栅极电介质27覆盖在异质结14下方距离“r”的鳍支撑部12的一部分。
图3示出调节元素比例以优化带隙和晶格常数的示例。在鳍和鳍支撑部中，Sn基合金被用作不同的晶体半导体。在一个示例中，GeSn和SiGeSn在Si兼容的平台中为了带隙和应力工程而扩展设计空间。对于n沟道器件和p沟道器件，在鳍支撑部中的公共缓冲层减轻了n沟道器件和p沟道器件在不同沟道材料的集成上的困难。在图3中，SiGeSn中的Si/Sn比被调节，并且带隙和晶格常数被去耦合。在一个示例中，具有32％的Si和8％的Sn的SiGeSn的公共缓冲层与Ge晶格匹配并且具有0.87eV的带隙。
其他实施例可以使用其他材料，根据上文中讨论的价带和导带重叠因素和应力工程因素来对n型晶体管施加张应力和对p型晶体管施加压应力。
图4示出支撑具有改进的栅极控制的FinFET的制造的示例晶圆。对p型晶体管和n型晶体管，公共应力弛豫缓冲(SRB)作为鳍支撑部的材料。与Ge 62晶格匹配的SiGeSn被用作SRB 64。对于鳍外延层，外延Ge 68被用于NMOS鳍并且外延GeSn(4％Sn)66被用于PMOS。该多个层生长在硅晶圆60上。
图5示出在图案化鳍和鳍支撑部之后的图4的示例晶圆。在图5中，鳍10在鳍支撑部12上。通过浅沟槽隔离氧化物16和17电隔离鳍支撑部12的相邻鳍支撑部。在图1中示出了得到的鳍10、鳍支撑部12和浅沟槽隔离氧化物16和17的放大视图。鳍10包括由外延Ge形成的NMOS鳍70和由外延GeSn(4％Sn)形成的PMOS鳍72。单元行80包括与多个相邻NMOS鳍相邻的多个相邻的PMOS鳍。单元行82包括与多个相邻NMOS鳍相邻的多个相邻的PMOS鳍。
NMOS鳍的晶体半导体材料、PMOS鳍的晶体半导体材料和鳍支撑部的晶体半导体材料与彼此都不相同。鳍支撑部的晶体半导体材料的带隙比NMOS鳍和PMOS鳍两者的晶体半导体材料的带隙更宽。
在一个实施例中，具有不同晶体半导体材料的鳍和鳍支撑部的晶圆被制造。这种晶圆可以由一方制作，并且提供给能够完成余下制造的另一方。
图6示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出了其间形成异质结14的鳍10和鳍支撑部12。鳍10和鳍支撑部12可以通过任意方法形成，诸如鳍支撑部材料和鳍材料的沉积，接下来是光刻图案化和刻蚀。在存在多种类型的鳍材料的情况下，诸如一种用于p型和一种用于n型，分别沉积不同类型的鳍材料。
图7示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出了浅沟槽隔离氧化物。
浅沟槽隔离氧化硅可以通过任意的方法形成，诸如鳍的沉积和光刻图案化以及氧化硅材料的刻蚀。刻蚀的量确定结果是图1中的FinFET器件还是图2中的FinFET器件。如果氧化硅材料的刻蚀在氧化硅材料的上边缘在所示的异质结14的水平的上方或附近时停止，则结果是图1中的FinFET器件。如果氧化硅材料的刻蚀进一步继续使得氧化硅材料的上边缘在异质结14下方，结果是图2中的FinFET器件。
图8示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出栅极限定和在限定的栅极位置和源极/漏极位置之间的间隔件。
诸如多晶硅19的材料的伪(dummy)栅极通过任意方法形成在鳍10的沟道区域上方，诸如伪栅极材料的沉积和光刻图案化和刻蚀。绝缘间隔件22和23形成在与沟道区域相邻的鳍10的区域上方，通过诸如绝缘材料的沉积和各向异性刻蚀的任意方法。间隔件22和23会将沟道区域上方的栅极与源极区域和漏极区域上方的接触电隔离。
图9示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出从源极/漏极位置的鳍的刻蚀。
与间隔件22和23相邻的鳍区域被刻蚀并且与间隔件22和23相邻的鳍区域被钻蚀(underetch)以为源极区域和漏极区域的再生长让路。
图10示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出源极区域和漏极区域的生长。
在一些实施例中，外延生长源极区域和漏极区域。在一些实施例中，源极区域和漏极区域由不同的材料形成。在一个实施例中，PMOS源极和漏极由GeSn(8％Sn)形成，并且NMOS源极和漏极由SiGe(70％Ge)形成。
图11示出具有改进的栅极控制的FinFET的制造的示例工艺流程中的步骤，示出栅极接触和源极/漏极接触。
去除伪多晶硅栅极的内部并且利用高-K栅极电介质20和21和栅极28替换。源极接触30和漏极接触31形成在源极/漏极25上。金属栅极28可以包括诸如金属(例如TiN、TiAl和TiAlN)的导体。
图12示出在图11中的具有改进的栅极控制的FinFET的另一视图。在一些实施例中，利用鳍沟道9和鳍支撑部12的不同的晶体半导体材料实现应力工程。在一些实施例中，部分地或全部地利用源极/漏极25和26实现在鳍沟道9中的应力工程。因此，利用源极/漏极25和26拓宽了鳍沟道9和鳍支撑部12的不同的晶体半导体材料的材料选择。在鳍沟道9和鳍支撑部12的不同的晶体半导体材料具有合适的能带结构但是不足的应力工程的情况下，源极/漏极25和26可以用来增加期望的应力。
图13是在导通状态下比较具有和不具有改进栅极控制的NMOS FinFET的电流密度图。
在图13中，左边部分42与图1的FinFET对应，并且右边部分44与图2的FinFET对应。为了比较的方便，来自不同的FinFET的左边部分42和右边44被组合。
在左边部分42中，浅沟槽隔离氧化硅16具有上表面，该上表面开始于鳍支撑部12的在异质结14处的那侧上并且与异质结14有距离地向下倾斜。
在右边部分44中，浅沟槽隔离氧化硅15具有上表面，该上表面开始于鳍支撑部12的在异质结14下方的那侧上并且与异质结14有距离地向下倾斜。相对于异质结14，浅沟槽隔离氧化物15是凹陷的。由于凹陷的浅沟槽隔离氧化物15，栅极电极28的一部分足够接近鳍沟道9的底部，使得边缘电场41可以在鳍沟道内显著地改变电流密度。尽管鳍支撑部12中的晶体半导体材料不是氧化物，边缘电场41还是横穿鳍支撑部12而没有终止。在一些实施例中，边缘电场41被鳍支撑部12减弱。
具体地，边缘电场41提升接近异质结14的鳍沟道9内的NMOS晶体管的电子电流密度。在沟道9内，最接近边缘电场41的部分在异质结14附近。因此，鳍沟道9内的电流密度幅度在异质结14附近比远离异质结14提高得更多。在鳍沟道9的外表面附近的鳍沟道9的那部分最接近栅极电极28的内表面，并且相对地紧密靠近来自异质结14上方的栅极电极的内表面的电场。因此，在鳍沟道9内的电流密度幅度比在鳍沟道9的外表面附近的提升得更少并且比远离鳍沟道9的外表面的提升得更多。
因此，将来自不同FinFET的左边部分42和右边部分44对比示出改进的栅极电压控制导致更多的电流流经鳍沟道9，特别是接近异质结14和在鳍沟道9的内部。
图14是在关断状态下比较具有和不具有改进栅极控制的NMOS FinFET的电流密度图。
在图14中，左边部分52与图1中的FinFET对应，并且右边部分54与图2中的FinFET对应。为了比较的方便，来自不同的FinFET的左边部分52和右边54被组合。图14总体上与图13对应，但是示出关断状态而不是导通状态。
边缘电场51降低接近异质结14的鳍沟道9内的NMOS晶体管的电子电流密度。在沟道9内，最接近边缘电场41的部分在异质结14附近。因此，鳍沟道9内的电流密度幅度在异质结14附近比远离异质结14降低得更多。在鳍沟道9的外表面附近的鳍沟道9的那部分最接近栅极电极28的内表面，并且相对地紧密靠近来自异质结14上方的栅极电极的内表面的电场。因此，在鳍沟道9内的电流密度幅度比在鳍沟道9的外表面附近的降低得更少并且比远离鳍沟道9的外表面的降低得更多。
因此，将来自不同FinFET的左边部分52和右边部分54对比示出改进的栅极电压控制导致更少的电流流经鳍沟道9，特别是接近异质结14和在鳍沟道9的内部。
在鳍沟道9中，峰值关断状态电流密度在异质结14处。在异质结14下方，在鳍支撑部12中，漏电被鳍支撑部12中的晶体半导体材料的与在鳍沟道9内的晶体半导体材料相比更宽带隙抑制。
图15在关断状态下比较具有和不具有改进栅极控制的NMOS FinFET的图。轨迹60对应于标称STI，或具有在异质结14处开始的上表面的浅沟槽隔离氧化硅。轨迹62对应于凹陷STI，或具有在异质结下方5nm的鳍支撑部的侧面上开始的上表面的浅沟槽隔离氧化硅。轨迹64对应于抬升STI，或具有在异质结上方5nm的鳍的侧面上开始的上表面的浅沟槽隔离氧化硅。
该图示出凹陷STI改善了性能，使得具有特定关断状态电流密度的FinFET具有更高的导通状态电流密度。一般地，凹陷STI FinFET示出在导通状态电流密度上20％的改善。
该图示出抬升STI使性能恶化，使得具有特定关断状态电流密度的FinFET具有更低的导通状态电流密度。一般地，抬升STI FinFET示出在导通状态电流密度上50％的退化。
图16示出在图案化鳍和鳍支撑部以及在相邻鳍支撑部之间的隔离氧化物的图4的示例晶圆。
晶圆总体上与图5中的晶圆对应。然而，图5示出FinFET，该FinFET具有：标称STI，或者具有在鳍10和鳍支撑部12之间的异质结处开始的上表面的浅沟槽隔离氧化硅。图16示出FinFET，该FinFET具有：凹陷STI，或者具有在异质结下方的鳍支撑部的侧面上开始的上表面的浅沟槽隔离氧化硅。
在一个实施例中，具有鳍和鳍支撑部的晶圆由不同的晶体半导体材料制造。这种晶圆可以由一方制作并且提供给能够完成余下制造的另一方。
通过引用将美国专利第7,190,050和美国专利申请第13/717,532号并入本文，包括本文描述的所有变化。在各种实施例中，在美国专利第7,190,050和美国专利申请第13/717532号中描述的各种变化在工艺流程的任意阶段被修改以包括本文描述的FinFET。例如，在美国专利第7,190,050和美国专利申请第13/717,532号中的晶圆被修改以具有如本文公开的鳍、鳍支撑部、隔离电介质、栅极和/或栅极电介质。
图17示出合并有技术的特征的解释性的集成电路设计流程的简化表示。本文描述的FinFET可以被合并在流程的任意部分。
在高层次上，工艺以产品想法开始(步骤100)并且在EDA(电子设计自动化)软件设计工艺中实现(步骤110)。当设计最终确定时，它可以送交制造(步骤140)。在送交制造之后，发生制造工艺(步骤150)以及封装和组装工艺(步骤160)最终形成完成的集成电路芯片(结果170)。
EDA软件设计工艺(步骤110)实际上由多个步骤112-130组成，为了简化以线性方式示出。在实际的集成电路设计工艺中，特定的设计可能必须经过多个步骤返回直到通过某些测试。相似地，在任何实际设计工艺中，这些步骤可以以不同的顺序和组合出现。因此，该描述是以上下文和一般性的解释的方式而不是以特定的或推荐的用于特定集成电路的设计流程的方式提供。
现在将提供EDA软件设计工艺(步骤110)的部件步骤的简要描述。
系统设计(步骤111)：设计者描述他们想要实现的功能，他们可以执行假设(what-if)规划以完善功能、检查成本等。硬件-软件架构的区分可以在该阶段发生。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括Model Architect、Saber、SystemStudio和产品。
逻辑设计和功能验证(步骤114):在该阶段，写出用于系统中的模块的VHDL或Verilog代码并且针对功能准确性检查设计。更具体地，设计被检查以确保作为对特定输入激励的响应而产生正确的输出。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括VCS、VERA、Magellan、Formality、ESP和LEDA产品。
用于测试的综合和设计(步骤116)：这里，VHDL/Verilog被翻译成网表。可以针对目标技术优化网表。此外，发生用于允许完成芯片的检查的测试的设计和实施。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括DesignPhysicalCompiler、Test Compiler、Power Compiler、FPGA Compiler、Tetramax和产品。
网表验证(步骤118)：在该步骤，针对遵从时序限制和针对与VHDL/Verilog源代码的对应性检查网表。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括Formality、PrimeTime和VCS产品。
设计规划(步骤120)：这里，针对时序和顶级布线，构建和分析了用于芯片的总平面规划。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括Astro和ICCompiler产品。
物理实施(步骤122)：在该步骤发生放置(电路元件的定位)和布线(电路元件的连接)。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括Astro和ICCompiler产品。
分析和提取(步骤124)：在该步骤，在晶体管级上验证电路功能，这反过来允许了假设完善。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括AstroRail、PrimeRail、Primetime和Star RC/XT产品。
物理验证(步骤126)：在该步骤，各种检查功能被执行以确保制造、电气问题、光刻问题和电路的准确性。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括Hercules产品。
送交制造(步骤127)：该步骤提供用于光刻使用的掩膜的制造的“送交制造”数据以生产完成的芯片。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括CATS(R)产品系列。
精度(resolution)提升(步骤128)：该步骤涉及布图的几何操纵以改进设计的可制造性。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括Proteus、ProteusAF和PSMGen产品。
掩膜数据准备(步骤130)：该步骤提供用于光刻使用的掩膜的制造的“送交制造”的数据以生产完成的芯片。可以在该步骤使用的来自Synopsys，Inc.的示例EDA软件产品包括CATS(R)产品系列。
典型的集成电路制造流程还包括平行流程，如下：
(1)形成用于制造集成电路的单独的工艺步骤。这可以利用Synopsis工具“Sentaurus Process”、“Sentaurus Topography”和“Sentaurus Lithography”建模。这里的输入信息包括掩膜或布图信息和像温度、反应器环境、注入能量等的工艺条件。输出信息是最终的几何形状或掺杂轮廓或应力分布。本发明的方面可以用在制造流程的该步骤中。
(2)将单独的工艺步骤整合到完整的工艺流程中。这可以利用Synopsis工具“Sentaurus Process”建模。这里的输入信息包括布图信息和以合适顺序的工艺步骤的集合。输出包括几何形状、掺杂分布和晶体管的应力分布和晶体管之间的空间。本发明的方面可以用在制造流程的该步骤中。
(3)利用该工艺流程分析制造的晶体管的性能。这可以利用Synopsis工具“Sentaurus Device”完成。这里的输入信息包括步骤(2)的输出和施加到晶体管端子的偏置。输出信息包括对于每种偏置组合的电流和电容。
(4)如果必要，修改该工艺步骤和工艺流程以实现期望的晶体管性能。这可以通过使用上文提到的Synopsys工具迭代完成。
一旦该工艺流程准备就绪，那么它就可以用于制造来自各种公司中的各种设计者的多个电路设计。EDA流程111-130将被这些设计者使用。此处描述的平行流程在工厂中被使用以形成可以用于制造来自设计者们的设计的工艺流程。流程的组合以及由步骤130制作的掩膜被用于制造任意具体的电路。如果设计者们在不同的公司，例如无晶圆(fabless)公司，那么通常是代工厂执行该平行工艺流程而工艺步骤通常由无晶圆公司执行。如果在IDM(集成器件制造商)公司里而不是无晶圆公司和工厂的组合制造集成电路，那么上文描述的平行流程在同一IDM公司里完成。
这些工具和112-130的EDA工具之间也有桥梁。该桥梁是Synopsys工具“Seismos”，“Seismos”应用用于具体电路设计的紧凑邻近模型和布图以获得具有电路中的每个单独的晶体管的实例参数的网表，该实例参数随着晶体管的近邻和包括材料转变应力的应力的变化而变化。在分析步骤124中使用该网表。
图18是合并有本技术的方面的执行软件的计算机系统110的简化的框图。虽然在本文指示单独的步骤实施特定的操作，但是应当理解每个步骤实际上利用引起计算机系统110以特定的方式操作的软件指令实施。用于实施特定步骤的软件指令和数据的组与使这种软件指令可以被执行的处理子系统和计算机系统的其他部件结合组成实施特定步骤的模块。
计算机系统210通常包括处理器子系统214，该处理器子系统214经由总线子系统212与多个外部设备通信。这些外部设备可以包括存储子系统224、用户接口输入设备222、用户接口输出设备220和网络接口子系统216，存储子系统224包括存储器子系统226和文件存储子系统228。输入设备和输出设备允许用户与计算机系统210交互。网络接口子系统216提供到外部网络的接口，包括到通信网络218的接口，并且网络接口子系统216经由通信网络218耦合到其他计算机系统中对应的接口设备。通信网络218可以包括许多互联的计算机系统和通信链路。这些通信链路可以是电缆链路、光学链路、无线链路或任何其他用于信息的通信的机构。而在一个实施例中，通信网络218是互联网，在其他实施例中，通信网络218可以是任何合适的计算机网络。
网络接口的物理硬件部件有时被称作网络接口卡(NIC)，尽管它们不需要以卡的形式：例如它们可以以集成电路(IC)和直接适用到主板上的连接器的形式或者以和计算机系统的其他部件一起在单个集成电路芯片上制造的宏单元的形式。
用户接口输入设备222可以包括键盘，诸如鼠标、轨迹球、触摸板或绘图板、扫描器、集成到显示器内的触摸屏的点击设备，诸如声音识别系统的音频输入设备，麦克风和其他类型的输入设备。通常，术语“输入设备”的使用旨在包括所有可能类型的设备和方法以将信息输入到计算机系统210或到计算机网络218上。
用户接口输出设备220可以包括显示器子系统、打印机、传真机或诸如音频输出设备的非视觉性显示器。显示器子系统可以包括阴极射线管(CRT)、诸如液晶显示器的平板设备、投影设备或一些用于产生可视图像的其他机制。显示器子系统也可以提供诸如音频输出设备的非视觉性显示器。总之，术语“输出设备”的使用旨在包括所有可能类型的设备和方法以将信息从计算机子系统110输出到用户或另一机器或计算机系统。
非瞬态存储子系统224存储提供本发明的某些实施例的功能的基础的编程和数据构造。例如，实施本发明的某些实施例的功能的各种模块可以存储在存储子系统224中。一些示例是用于包括如本文描述的FinFET的单元或布图的EDA程序。这些软件模块通常被处理器子系统214执行。存储子系统224也表示计算机系统可访问的存储了本文提到的各种软件的存储装置。在另一实施例中，软件中的一些或所有位于计算机可以经由网络218访问的存储装置上。
存储器子系统226通常包括多个存储器，包括用于存储在程序执行期间的指令和数据的主随机存取存储器(RAM)230和存储固定指令的只读存储器(ROM)232。文件存储子系统228为程序和数据文件提供持久存储并且可以包括硬盘驱动器，伴有相关联可移除介质的软盘驱动器、CD ROM驱动器、光学驱动器或可移除介质磁带。实施本发明的某些实施例的功能性的数据库和模块已经在诸如一个或多个CD-ROM的计算机可读介质上提供并且可以由文件存储子系统228存储。主机存储器226包含，除其他东西以外，计算机指令，当该计算机指令被处理器子系统214执行时引起计算机系统操作或执行如本文描述的功能。如本文中使用的，响应于包括用于这种指令和数据的任何其他本地存储或远程存储的主机存储器子系统226中的计算机指令和数据，所说的在“主机”或“计算机”内或上运行的流程和软件在处理器子系统214上执行。
图18A示出非瞬态计算机可读介质，其可以是结合存储子系统224所讨论的非瞬态存储器中的任一种。
总线子系统212提供用于让计算机210的各种部件和子系统按照预期地与彼此通信的机制。尽管总线子系统212作为单个总线示意性地示出，但是总线子系统的备选的实施例可以使用多个总线。
计算机系统210本身可以是各种类型的，包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视机、主机机架、服务器群或任何其他数据处理系统或用户设备。由于计算机和网络的一直改变的性质，计算机系统210的描述仅旨在作为用于解释本发明的某些实施例目的的特定示例。计算机系统210的许多其他配置可能具有比描绘的计算机系统更多或更少的部件。
因此申请人孤立地公开了本文中描述的每个单独的特征和两个或更多这种特征的组合到基于作为整体的本说明根据本领域技术人员的公知常识能够实施这种特征或这种组合的程度，而与这种特征或特征的组合是否解决了本文公开的任何问题无关，并且不限制权利要求的范围。申请人指出本发明的方面可以由任意的这种特征或特征的组合构成。考虑到前文的描述，在本发明范围内的可以做出各种修改对本领域技术人员将是显而易见的。
已经为了解释和描述的目的提供了前面的本发明的优选实施例的描述。这并不旨在穷举或将本发明限制到公开的精确形式。显而易见地，许多修改和变化对本领域技术人员将是显而易见的。具体地并且没有限制地，通过引用将描述的、建议的或在本专利申请背景部分通过引用并入的任何和所有的变化具体地并入到本发明的实施例的描述中。此外，描述的、建议的或关于任意一个实施例的通过引用并入本文的任何和所有的变化也被认为关于所有其他实施例教导。因为各种实施例并且具有作为适用于考虑的特定用途的各种修改，本文描述的实施例被挑选和描述以最好地解释本发明的原理和它的实际应用，从而使其他本领域技术人员能够理解本发明。本发明的范围旨在由下面的权利要求和它们的等价物限定。

Claims (14)

1.一种非瞬态计算机可读存储介质，具有存储在其上的电路的物理实现的机器可读规格，所述电路包括第一晶体管，所述第一晶体管包括：
第一鳍，包括第一晶体半导体材料，所述第一晶体半导体材料包括在所述第一晶体管的源极区域和所述第一晶体管的漏极区域之间的所述第一晶体管的第一沟道区域，所述第一鳍在第一鳍支撑部上；
所述第一鳍支撑部，包括与所述第一晶体半导体材料不同的第二晶体半导体材料，所述第一鳍的所述第一晶体半导体材料和所述第一鳍支撑部的所述第二晶体半导体材料在其间形成第一异质结；
第一栅极；以及
第一栅极电介质，具有内表面和连接到所述第一栅极的外表面，所述内表面包括：(i)连接到与所述第一异质结相邻的所述第一鳍的第一部分和(ii)连接到与所述第一异质结相邻的所述第一鳍支撑部的第二部分，
所述电路包括第二晶体管，所述第二晶体管包括：
第二鳍，包括与所述第一晶体半导体材料不同的第三晶体半导体材料，所述第三晶体半导体材料包括在所述第二晶体管的源极区域和所述第二晶体管的漏极区域之间的所述第二晶体管的第二沟道区域，所述第二鳍在第二鳍支撑部上；
所述第二鳍支撑部，包括所述第二晶体半导体材料，所述第二鳍的所述第三晶体半导体材料和所述第二鳍支撑部的所述第二晶体半导体材料在其间形成第二异质结；以及
第二栅极电介质，包括：(i)连接到与所述第二异质结相邻的所述第二鳍的第一部分和(ii)连接到与所述第二异质结相邻的所述第二鳍支撑部的第二部分；以及
所述第二晶体管的第二栅极，连接到所述第二栅极电介质的所述第一部分并且连接到所述第二栅极电介质的所述第二部分，
其中所述第一晶体管是n型晶体管并且所述第二晶体管是p型晶体管，
其中所述第一晶体半导体材料具有第一带隙，以及所述第二晶体半导体材料具有比所述第一带隙更宽的第二带隙，
其中所述第三晶体半导体材料具有第三带隙，并且所述第二晶体半导体材料的所述第二带隙比所述第三带隙更宽，并且
其中所述第一晶体管的所述第一沟道具有张应力，并且所述第二晶体管的所述第二沟道具有压应力。
2.根据权利要求1所述的计算机可读存储介质，
其中所述第一栅极电介质的所述第一部分具有匹配于与所述第一异质结相邻的所述第一鳍的外部表面的内部表面，以及所述第一栅极电介质的所述第二部分具有匹配于与所述第一异质结相邻的所述第一鳍支撑部的外部表面的内部表面。
3.根据权利要求1所述的计算机可读存储介质，
其中在所述第一晶体管的导通状态和所述第一晶体管的关断状态下，在所述第一鳍中的第一电流密度幅度比在所述第一鳍支撑部中的第二电流密度幅度更高。
4.根据权利要求1所述的计算机可读存储介质，
其中所述第一鳍包括在所述第一晶体管的导通状态下最小第一电流密度幅度的位置，所述位置与所述第一鳍的外部相邻但是并不沿着所述第一异质结。
5.一种非瞬态计算机可读存储介质，具有存储在其上的电路的物理实现的机器可读规格，所述电路包括第一晶体管，所述第一晶体管包括：
第一鳍，包括第一晶体半导体材料，所述第一晶体半导体材料包括在所述第一晶体管的源极区域和所述第一晶体管的漏极区域之间的所述第一晶体管的第一沟道区域，所述第一鳍在第一鳍支撑部上；
所述第一鳍支撑部，包括与所述第一晶体半导体材料不同的第二晶体半导体材料，所述第一鳍的所述第一晶体半导体材料和所述第一鳍支撑部的所述第二晶体半导体材料在其间形成第一异质结；以及
第一隔离氧化物，沿着所述第一鳍支撑部的相对侧延伸并且将所述第一鳍支撑部与相邻的鳍支撑部电隔离，所述第一隔离氧化物仅定位在所述第一异质结之下，
其中所述电路包括第二晶体管，所述第二晶体管包括：
第二鳍，包括与所述第一晶体半导体材料不同的第三晶体半导体材料，所述第三晶体半导体材料包括在所述第二晶体管的源极区域和所述第二晶体管的漏极区域之间的所述第二晶体管的第二沟道区域，所述第二鳍在第二鳍支撑部上；
所述第二鳍支撑部，包括所述第二晶体半导体材料，所述第二鳍的所述第三晶体半导体材料和所述第二鳍支撑部的所述第二晶体半导体材料在其间形成第二异质结；以及
第二隔离氧化物，沿着所述第二鳍支撑部的相对侧延伸并且将所述第二鳍支撑部与相邻的鳍支撑部电隔离，所述第二隔离氧化物仅定位在所述第二异质结之下，
其中所述第一晶体管是n型晶体管并且所述第二晶体管是p型晶体管，
其中所述第一晶体半导体材料具有第一带隙，以及所述第二晶体半导体材料具有比所述第一带隙更宽的第二带隙，
其中所述第三晶体半导体材料具有第三带隙，并且所述第二晶体半导体材料的所述第二带隙比所述第三带隙更宽，以及
其中所述第一晶体管的所述第一沟道具有张应力，并且所述第二晶体管的所述第二沟道具有压应力。
6.根据权利要求5所述的计算机可读存储介质，所述第一晶体管进一步包括：
具有内表面的第一栅极电介质，所述内表面包括：(i)连接到与所述第一异质结相邻的所述第一鳍的第一部分，(ii)连接到与所述第一异质结相邻的所述第一鳍支撑部的第二部分和(iii)连接到仅定位在所述第一异质结之下的所述第一隔离氧化物的第三部分。
7.根据权利要求6所述的计算机可读存储介质，所述第一晶体管进一步包括：
具有内表面的第一栅极，所述内表面包括：(i)连接到所述第一栅极电介质的所述第一部分的第一部分，(ii)连接到所述第一栅极电介质的所述第二部分的第二部分。
8.根据权利要求5所述的计算机可读存储介质，
其中在所述第一晶体管的导通状态和所述第一晶体管的关断状态下，在所述第一鳍中的第一电流密度比在所述第一鳍支撑部中的第二电流密度幅度更高。
9.根据权利要求5所述的计算机可读存储介质，
其中所述第一鳍包括在所述第一晶体管的导通状态下最小第一电流密度幅度的位置，所述位置与所述第一鳍的外部相邻但是并不沿着所述第一异质结。
10.一种非瞬态计算机可读存储介质，包括：
非瞬态存储器设备，具有存储在其上的电路的物理实现的机器可读规格，所述电路包括第一晶体管，所述第一晶体管包括：
第一鳍，包括第一晶体半导体材料，所述第一晶体半导体材料包括在所述第一晶体管的源极区域和所述第一晶体管的漏极区域之间的所述第一晶体管的第一沟道区域，所述第一鳍在第一鳍支撑部上；
所述第一鳍支撑部，包括与所述第一晶体半导体材料不同的第二晶体半导体材料，所述第一鳍的所述第一晶体半导体材料和所述第一鳍支撑部的所述第二晶体半导体材料在其间形成第一异质结；以及
所述第一晶体管的第一栅极，具有内部表面，所述内部表面包括：(i)以在第一距离±1nm内的距离与所述第一鳍的外部表面隔开的第一区域，和(ii)以在所述第一距离±1nm内的距离与所述第一鳍支撑部的一部分隔开的第二区域，
其中所述电路包括第二晶体管，所述第二晶体管包括：
第二鳍，包括与所述第一晶体半导体材料不同的第三晶体半导体材料，所述第三晶体半导体材料包括在所述第二晶体管的源极区域和所述第二晶体管的漏极区域之间的所述第二晶体管的第二沟道区域，所述第二鳍在第二鳍支撑部上；
所述第二鳍支撑部，包括所述第二晶体半导体材料，所述第二鳍的所述第三晶体半导体材料和所述第二鳍支撑部的所述第二晶体半导体材料在其间形成第二异质结；以及
所述第二晶体管的第二栅极，具有内部表面，所述内部表面包括(i)以在第二距离±1nm内的距离与所述第二鳍的外部表面隔开的第一区域，和(ii)以在所述第二距离±1nm内的距离与所述第二鳍支撑部的一部分隔开的第二区域，
其中所述第一晶体管是n型晶体管并且所述第二晶体管是p型晶体管，
其中所述第一晶体半导体材料具有第一带隙，以及所述第二晶体半导体材料具有比所述第一带隙更宽的第二带隙，
其中所述第三晶体半导体材料具有第三带隙，并且所述第二晶体半导体材料的所述第二带隙比所述第三带隙更宽，并且
其中所述第一晶体管的所述第一沟道具有张应力，并且所述第二晶体管的所述第二沟道具有压应力。
11.根据权利要求10所述的计算机可读存储介质，所述第一晶体管进一步包括：
第一栅极电介质，定位(i)在所述第一栅极的所述第一区域和所述第一鳍之间，和(ii)在所述第一栅极的所述第二区域和所述第一鳍支撑部之间。
12.根据权利要求10所述的计算机可读存储介质，所述第一晶体管进一步包括：
第一栅极电介质，定位(i)在所述第一栅极的所述第一区域和所述第一鳍之间，和(ii)在所述第一栅极的所述第二区域和所述第一鳍支撑部之间，
其中在所述第一栅极的所述内部表面的所述第一区域和所述第一栅极的所述内部表面的所述第二区域处，所述第一栅极电介质具有等于在所述第一距离±1nm内的距离的厚度。
13.根据权利要求10所述的计算机可读存储介质，
其中在所述第一晶体管的导通状态和所述第一晶体管的关断状态下，在所述第一鳍中的第一电流密度幅度比在所述第一鳍支撑部中的第二电流密度幅度更高。
14.根据权利要求10所述的计算机可读存储介质，
其中所述第一鳍包括在所述第一晶体管的导通状态下最小第一状态电流密度幅度的位置，所述位置与所述第一鳍的外部相邻但是并不沿着所述第一异质结。
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