CN106169504B - 半导体器件结构 - Google Patents

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Abstract

一种半导体器件结构，包括具有设置在其内的主动区的半导体衬底、栅极结构、虚拟栅极结构、设置在该主动区中用于形成源极和漏极区的二接触区。在该半导体衬底上形成该栅极结构和该虚拟栅极结构以便部分地覆盖该主动区，并且该二接触区的一者位于该虚拟栅极结构的一侧。该半导体器件结构包括接触该二接触区的一者和该虚拟栅极的接触结构，该接触结构用于将该接触区和该虚拟栅极连接到Vdd轨和Vss轨的其中一者。该主动区具有相对于其他接触区从该主动区侧向突出的延伸部，其中该接触结构位于该延伸部上方。

Description

半导体器件结构
技术领域
本发明涉及半导体器件结构，更具体的是，涉及半导体器件结构的栅极结构和接触结构的布局。
背景技术
在现代电子设备中，集成电路(integrated circuits,ICs)在各种应用不断地扩展范围里经历着大量的适用性需求。特别是，在高性能和低能量消耗的电子器件的增加移动性的需求下，驱动具有尺寸显著小于1微米特征的越来越紧密的器件的发展，更何况目前的半导体技术易于制造具有尺寸在100纳米或更小量级的结构。IC代表一组集成在半导体材料上的电子电路元件，通常是硅，IC可以做得比由单独的独立电路元件所组成的任何离散电路(discrete circuit)小得多。事实上，大多数当今的IC通过使用多个电路元件(例如场效应晶体管(field effect transistors,FET)，也称为金属氧化物半导体场效应晶体管或MOSFET，偶尔也简称为MOS晶体管)以及被动元件(诸如电阻器，例如，扩散电阻器和电容器)，集成在一个给定的表面区域之内的半导体衬底上来实现。当今典型的IC涉及形成在半导体衬底上的数百万个单一电路元件。
在先进的IC设计和制造中，一个IC是通过相应于金属、氧化物或半导体层的图案以构成集成电路元件的显示平面几何形状的所谓IC布局手段来呈现。用于制造先进的IC标准制程是基于许多化学、热和感光(photographic)变量间的众所周知及了解的相互作用，该相互作用是仔细控制且很大程度上视最终IC的性能而定。在此所述的重要变量是由用于构建IC元件的各种层的几何形状的位置和相互连接来给予。
通常，在设计IC时，在IC布局中放置并连接意图构成微芯片的元件，使得最终芯片满足特定条件，通常为：性能，尺寸，密度和可制造性。由IC布局所提供的数据基础上，半导体代工厂生产在当前制程流程中采用的各种光刻制程所使用的光罩。
IC布局发送到半导体代工厂之前，通常检查该布局是否满足一系列的建议参数(称为设计规则)。设计规则是由半导体制造商所提供作为一系列参数，并且令设计者能验证光罩组的正确性。例如，一组设计规则说明了特定几何和连接限制以提供足够的边缘(margin)，以在半导体制造过程中证明可变性。以这种方式保证大部分部件可正常工作。
摩尔定律驱动在半导体工业中一个持续的挑战，以减少基于成本和性能方面的布局所消耗的面积。因此，当今IC的技术节点(technology node)都在尽可能不断地缩小。因应缩小的技术节点，各种物理效应变得越来越重要，例如，机械应力，接触蚀刻特性等。此外，半导体器件的尺寸缩小导致与特定几何尺寸有关的电场。在尺寸小于65纳米的先进半导体器件，晶体管器件的电气特性不可以被视为只是依赖于晶体管的宽度和长度。例如，当到达28纳米技术节点时，在复杂的半导体器件中依赖定义有大量各种特征的几何尺寸和形状的设计规则，来观察晶体管的电气特性，将参阅图1描述如下。
图1中显示了具有多个主动区10、20、30、40和50的半导体器件结构俯视图。在每个主动区10、20、30、40和50中形成覆盖该主动区的栅极，例如，栅极12和虚拟栅极(dummygate)14在主动区10上方，栅极22和虚拟栅极24在主动区20上方，虚拟栅极44在主动区40上方，以及虚拟栅极54在主动区50上方。通常，形成虚拟栅极是为降低生产公差。
经由以下的设计规则(取决于技术节点)方法，半导体代工厂允许设计人员只设计如在俯视图中看到的布局图案，而各层的厚度是由半导体代工厂认定。关于主动区10的该设计规则将说明如下。例如，主动区和栅极的几何和形状设定在下列参数的基础上，如图1所示：W、L、OSEa定义为相邻主动区之间平行于长度方向L的间隔、OSEb设定为相邻主动区之间平行于W方向的间隔，PSE设定为在主动区中的两个相邻的栅极结构12、14之间的间隔，接触聚间距(contacted poly pitch,CPP)设定为包括栅极及虚拟栅极长度平行于L方向的两个相邻栅极之间的重复间隔，LOD(SA)定义为主动栅极结构12和主动区10左侧(平行于L方向)的边界之间的最小间隔，LOD(SB)定义为主动栅极12和主动区10右侧(平行于L方向)的边界之间的相应间隔，而PCoverlap设定为栅极结构12、14相对于主动区10的边缘和重叠。栅极结构12和虚拟栅极结构14的长度尺寸在图1中分别通过Lgate和Ldummy表示。上述设计规则没有限制，并且进一步设计规则可让半导体代工厂利用以定义的源极/漏极接触点C1、C2和栅极接触点CG的几何和形状。
从以上的描述，本发明为此希望提供一种半导体器件结构，在28纳米和以下的超大规模集成(very large scale integration,VLSI)布局中允许小布局标准单元覆盖区(small layout standard cell foodprints)，而不会增加面积损失。
发明内容
为了提供本发明一些态样的基本了解，下文为本发明的简要概述。该概述不是本发明的详尽综述。本文既不旨在标识本发明的关键或重要元件，也不描绘本发明的范围。本文唯一目的是以简化的形式提出一些概念作为开头，在稍后讨论中会有更详细的描述。
本揭露所提出一些示例态样中，在28纳米和以下的VLSI布局中实现小布局标准单元覆盖区的方式，而不会增加面积损失。在本揭露的一些示例实施例中，引入布局限制，以及经由适当的连接虚拟栅极结构和源极/漏极区，在大VLSI规模下的IC电子特性不致恶化的情况下，提供虚拟栅极结构主动关闭的实现方法。
在本揭露的第一态样中，提供一种半导体器件结构。根据本文所述一些示例实施例，该半导体器件结构包括具有提供在其内的主动区的半导体衬底、栅极结构和虚拟栅极结构。该半导体器件还包括在该主动区中提供二接触区以形成源极和漏极区，该二接触区的每一个位于该栅极结构的二相对侧的相应一侧。在半导体衬底上形成该栅极结构和虚拟栅极结构，以便部分地覆盖该主动区，且该二接触区的一者还位于该虚拟栅极结构的一侧。此外，该半导体器件结构包括一接触结构以接触该二接触区的该一者和该虚拟栅极结构，以将该接触区和该虚拟栅极结构连接到Vdd轨(rail)和Vss轨中的一者。在该主动区的俯视图中，该主动区具有一从相对于其他接触区的该主动区侧向突出的延伸部，其中该接触结构位于该延伸部上方。
在本揭露的第二态样中，提供一种半导体器件结构。根据本文所述一些示例实施例，该半导体器件结构包括具有提供在其内的主动区的半导体衬底，以及至少第一和第二栅极结构与第一和第二虚拟栅极结构，在半导体衬底上形成该些栅极结构和该些虚拟栅极结构，以便部分地覆盖该主动区，其中，该些栅极结构和该些虚拟栅极结构以连续的方式提供。该半导体衬底还包括提供在该主动区中的至少五个接触区，使得该些栅极结构的每一个和该些虚拟栅极结构的每一个具有形成在其相对侧的各自的源极和漏极区，该源极和漏极区的每一个位于该些栅极结构的一者的二相对侧的相应一侧，其中，该些接触区的一者还位于该第一和第二虚拟栅极结构的相应一者的一侧，以及至少二接触结构，接触该些接触区的一者的该些接触结构的每一个是由该些栅极结构的一者和该些虚拟栅极结构的一者所包围，用于将该五个接触区的该相应一者连同该些虚拟栅极的相应一者连接到Vdd轨和Vss轨中的一者。在该主动区的俯视图中，该主动区具有至少二从相对于该其他接触区的该主动区侧向突出的延伸部，该接触结构位于该延伸部上方，其中，在有该些延伸部的相应一个的二连续的接触部之间，一接触部没有延伸部。
附图说明
本揭露可以通过参考附图，并且结合以下描述来了解，其中相同的附图标记标识相同的元件，以及其中：
图1示意地表示传统IC布局；
图2a示意地表示根据本揭露的一些示例实施例的IC布局；
图2b示意地表示在图2a中所示的实施例的在栅极结构和相邻虚拟栅极结构之间的相互连接图案；
图2c示意地表示根据本揭露的一些示例实施例的反相器(inverter)设计；
图2d示意地表示在图2a中沿着线a-a的横截面图；
图2e示意地表示在图2a中沿着线b-b的横截面图；和
图3示意地表示根据本揭露的其它示例实施例的IC布局。
尽管本文所揭露的主题容易有各种修改和替代形式，其具体实施例已通过实施例在附图中的方式呈现并在本文中详细说明。然而，应当了解，本文所述的具体实施例并不旨在将本发明限制在所揭露的特定形式，而是相反地，其意图是覆盖所有落在由所附权利要求书所定义的本发明的精神及范围内的修改，等同物和替代物。
具体实施方式
本发明的各种示例实施例描述如下。为了清楚起见，并非所有实际实施方式的特征会在本说明书中描述。应该了解的是，在任何这种实际实施方式的发展，许多特定实施方式的决定必须作出以达到开发者的特定目标，诸如符合与系统相关和商业相关的限制，这将从一个实施变化到另一个。此外，将可了解这样的开发努力可能是复杂和耗时的，但尽管如此，本揭露对本领域普通技术人员的例行工作应该是有益处的。
本揭露现在将参照附图进行说明。各种结构、系统和器件在附图中示意性地描绘仅为解释的目的，且以致于不模糊本揭露所具有的本领域技术人员公知的细节。尽管如此，附图包括描述和解释本揭露示例实施例。本文所用的词语和短语应被了解和解释为相关领域技术人员所了解的那些词语和短语所具有的一致的含义。术语或短语没有特殊定义，也就是，一定义不同于本领域技术人员所了解的一般或习惯的含义，是意图由本文中术语或短语前后一致使用的定义来说明。该术语或短语旨在具有特殊含义的范围内，也就是除了由本领域技术人员所了解的含义之外，这样的特殊定义须明确地以直接且明确地提供该术语或短语的特殊定义的定义方式阐述在本说明书中。
本揭露涉及一种形成半导体器件的方法与半导体器件，其中，该半导体器件集成在一个芯片上或内。根据本揭露的一些示例实施例中，半导体器件大体上表现为FET，例如，MOSFET或MOS器件。当提及MOS器件时，本领域技术人员将了解的是，虽然使用“MOS器件”表现方式，但并无意图限制为含金属的栅极材料和/或含氧化物的栅极介电材料。
本揭露的半导体器件涉及使用先进技术制造的器件，也就是运用近似小于100纳米的技术节点的技术制造该半导体器件，例如，小于50纳米或小于35纳米，例如，为28纳米或以下。本领域技术人员将认识到，根据本揭露，基本规则小于或等于45纳米，例如在28纳米或以下，也可施行。本领域技术人员将认识到，本揭露提出的半导体器件具有小于100纳米的最小长度尺寸和/或宽度尺寸的结构，例如，小于50纳米或小于35纳米或小于28纳米。例如，本揭露可以提供一种使用45纳米或以下的技术制造半导体器件，例如，28纳米或甚至以下。
本领域技术人员将了解，半导体器件可以制造成P沟道MOS晶体管或PMOS晶体管与N沟道晶体管或NMOS晶体管；这两种类型的晶体管可以具有或不具有移动性增强应激特征(mobility-enhancing stressor feature)或应变诱发特征(strain-inducing feature)来制造。值得注意的是，电路设计者可以混合和匹配器件类型，使用PMOS和NMOS器件、应力和无应力，以采取每一个器件类型的最佳特性的优点作为最适合半导体器件的设计。
从上述图1的讨论中，很明显的是，对于在VLSI规模下的技术节点能增加比例范围，例如在22纳米、14纳米或甚至更低用于全空乏绝缘层覆硅(Fully Depleted SiliconOn Insulator,FDSOI)技术，其为大数量的设计规则。根据本揭露的一些示例实施例，其提出在28纳米和以下的特定布局限制的介绍。例如，如图2a所示，将在下文描述设计规则的限制可由使用“连续的RX”(continuous RX)设计来获得，其形成一个“连续的主动区”。本文中使用的术语“连续的RX”一般指的是一个主动区，几个电晶体彼此相邻放置一起，没有任何阻断隔离槽，即，主动区是连续的。本领域技术人员将了解，主动区的连续的RX设计的应用不限于FDSOI技术，但也可以在本体(bulk)或混合(hybrid)技术使用。
图2a示意性地表示根据本揭露的一些示例实施例的示例IC布局。IC布局100具有提供在衬底105中的主动区110。根据本文一些示例实施例，可以提供该主动区110作为该半导体衬底105的掺杂区，该掺杂区由隔离结构(未示出)侧向包围，例如，STI结构。衬底105可以是本体衬底或SOI衬底，在掩埋绝缘材料层上方提供一半导体薄膜，该半导体薄膜依序在基底衬底上方形成，例如，硅或类似物。例如，该SOI衬底可以由具有厚度为20nm或更薄的半导体薄膜的FDSOI衬底的手段来实现，掩埋绝缘材料层具有145纳米的厚度或是位于基底半导体衬底上方的10-30纳米范围的厚度，如基底硅衬底。在FDSOI结构的情况下，主动区110较好地是不掺杂和由绝缘结构(未示出)侧向包围。
在本揭露的一些示例实施例中，主动区110可具有大体上大于最小宽度尺寸W的长度尺寸L。例如，纵横比L/W大体上可大于1、2、5、10等等。在本文所述一些示例实施例中，本领域技术人员将认识到为了执行上面提到的“连续的RX”设计，通过选择L/W的纵横比大体上大于5、10、20等，引入用于在28纳米或以下的VLSI规模的IC布局100的布局限制。尤其，按照“连续的RX”的设计，主动区可以是带状且包括多个栅极结构122、124，例如约等于10个或更多的栅极结构，诸如15或20或30等等。
如图2a所示，栅极结构122和虚拟栅极结构124以连续的方式形成，使得栅极结构122具有位于该栅极结构122的相对侧的两个相邻的虚拟栅极结构124。此外，为了形成栅极结构122的源极和漏极区，在每个栅极结构122的相对侧提供有接触区107、108。本领域技术人员将了解，例如通过在SOI衬底的半导体薄膜上外延生长的源极/漏极材料来形成凸起的源极/漏极区的手段，在FDSOI实施中可提供接触区107和108。
在IC布局100的情况下，一个虚拟栅极结构124的每一侧具有一个主动栅极结构122。为了避免相邻晶体管器件之间的干扰，例如，两个相邻栅极结构122与相应的接触区107、108一起，布置在其间的任何虚拟栅极结构124是关闭的。
图2b表示用于主动关闭虚拟栅极结构124的布线设计。在标准单元设计中，栅极结构122和相邻的虚拟栅极结构124耦合到轨R1。在NMOS器件的情况下，将通过栅极结构122连同相应的接触区107、108来实现，该轨R1可以是轨Vss。在PMOS器件的情况下也可以实现，该轨R1可以是轨Vdd。此外，在图2b的线(line)R2表示包括栅极结构122的晶体管器件的主动节点。在一实施例中，线R2可以代表漏极接触。
在一些实施例中，当包括栅极结构122形成一NMOS器件的晶体管时，节点C5耦合到Vss，否则，节点C5耦合到Vdd。虚拟栅极结构124的主动关闭是将该虚拟栅极结构的一者在NMOS器件的情况下连接到Vss，或在PMOS器件的情况下连接到Vdd来实现。以这种方式，避免了在一个主动区110的两个相邻主动栅极结构122之间的电耦合。
图2c示意地表示根据本揭露的一些示例实施例的反相器设计。例如实现在PMOS器件中，在第一连续主动区RX1提供晶体管器件TP1、TP2、TP3(任选多于三个)，而如实现在NMOS器件中，则在第二连续主动区RX2提供晶体管器件TN1、TN2、TN3(任选多于三个)。输入线IL和输出线OL耦合到该晶体管器件TP2的栅极和漏极以及该晶体管器件TN2的栅极和漏极。耦合该轨Vss和Vdd就如同上面所指出的。如在图2c表示，包括虚拟栅极结构124的该晶体管器件TN1、TN3、TP1、和TP3在反相器设计中是关闭的。
根据本揭露的一些示例实施例，提出例如在28纳米和以下允许设计缩放的IC布局而不增加面积损失的布线设计规则限制条件。如下所述，可以定义接触点至接触点的最小距离和金属线与金属线的最小间距。
参看图2a，如俯视图的几何形状，主动区110具有大体上是矩形或带状的布局。此外，该主动区具有一或多个延伸部，例如延伸部112、114和115。每一个延伸部112、114和115位于接触区108的一者且从主动区110向外远离突出。特别地，延伸部112、114和115基本上代表触及周围材料105的接触区108的侧向延伸。
如图2a所示，延伸部112、114和115以Z字形方式沿着主动区110的长度方向L形成。也就是，在主动区110的一侧提供延伸部112、115，而延伸部114位于主动区110的相对一侧。以这种方式，在主动区110的一侧沿长度方向L的延伸区112、115之间提供具有深度d1的凹口(indention)116。本领域技术人员将会了解，可以沿着主动区110的每一侧平行于L方向的方向上提供凹口116的多个副本。因此，可在侧向于延伸部114的主动区的相对侧形成凹口116，同样相对于彼此沿着该主动区110方向L偏移凹口116和相对设置在另一侧的凹口。在本揭露的一些示例实施例中，凹口116的长度l1大体上等于CPP参数的倍数，例如三倍CPP(对于CPP的定义，请参考图1)。此外或另外，延伸部(如延伸部114)的长度l2大体上等于CPP。这并不构成本揭露的任何限制和可选择CPP的任意倍数作为l1和l2中的至少一个。本领域技术人员将了解，深度d1可大体上大于栅极结构122和虚拟栅极结构124的PCoverlap(见图1)。根据本文所述一些示例实施例，深度d1可大于PCoverlap，但小于1.5倍的PCoverlap。在一些示例实施例中，d1可以大于PCoverlap和小于2倍的PCoverlap、或小于5倍的PCoverlap、或小于10倍的PCoverlap。以这种方式，可遵守由OSEb和/或OSEa所规定的设计规则。
按照本揭露的一些替代实施例中，凹口116可以只在主动区110的一侧上形成，例如，仅形成在延伸区112、115的至少一侧或只在延伸区114。
如图2a所示，延伸部延伸到围绕的非主动区105内而且每个延伸部112、114和115是由非主动区105包围在两侧或更多。根据所描绘的示例，延伸区112具有延伸到相对该接触区107的非主动区105内的边缘117a、117c。如图2a所述，边缘117a、117c大体上垂直于接触区107的边缘118，该延伸部112进一步由连接边缘117a、117c的边缘117b所描绘，使得延伸区112大体上呈近似盒子的形状。这不会对本发明造成任何限制，并且可替代地，边缘117a及117c可以定向使得延伸区112大体上呈三角形的形状。本领域技术人员将了解的是，在选择边缘的适当数量和定向中，延伸区112可形成具有普通多边形形状(规则或不规则)。因此，延伸区112、114、115可由至少两个边缘或伸入围绕的非主动区105内的至少一扭折(kink)所形成。可替代地，可形成倒圆角或甚至更尖锐的尖端以代替所描绘的边缘/扭折。此外，该延伸区112的边缘117a和接触区107的边缘118可以形成指向主动区110的扭折。为了避免尖端，可以形成圆角来替代相当尖锐或有角度向内指向的边缘/扭折(例如，在图2a中的附图标记117a、118)。
在一些示例实施例中，边缘117a、117c可以解决虚拟栅极124和/或栅极结构122的下方由于主动区110和栅极结构122、124之间的某些重迭公差。因此，延伸部112、114、115不允许对主动晶体管器件的宽度(也就是主动区110在接触区107的宽度)作出贡献，例如，由栅极结构122形成的晶体管器件的漏极侧。
根据本揭露的一些示例实施例，栅极结构122和虚拟栅极结构124的至少一者设置在延伸区112且部分地覆盖该延伸区112以重迭该延伸区112的边缘/扭折118。本领域技术人员将了解，如图2a所示，在延伸区112排列的虚拟栅极结构124和栅极结构122，允许在接触区108及延伸区112中对接触点有足够的着陆区，而不会在延伸区112中引起接触未对准的可能。
图2a描述接触结构。在接触区107中形成一或多个接触结构C3。在每个接触区107中形成多个接触结构C3，可达到接触区107内的更均匀电流分布且可以减小电阻，实现在主动区110形成更快的晶体管器件。
根据本揭露的一些示例实施例，每个接触区108内可提供至少一个接触结构C4，如图2a中的虚线表示。
可以如以下方式实现虚拟栅极结构124的关闭：在延伸区112形成邻接于虚拟栅极结构124的接触结构C5。在延伸区114形成相应的接触结构C6以接触虚拟栅极结构124。形成接触结构C5(和相应的接触结构C6)使得其在延伸区112同时接触虚拟栅极结构124和接触区108。例如，在NMOS器件的情况下，该接触结构C5耦合到Vss轨(未示出)是由栅极结构122和接触区108和107来实现，从而形成晶体管器件T。可替代地，当晶体管器件T被实施为PMOS器件时，接触结构C5耦合到Vdd轨(未示出)。
图2d示意地表示在图2a中沿着线a-a截取的横截面。在这里，一起展示出栅极结构122和虚拟栅极结构124及与该虚拟栅极结构124和延伸区112接触的接触结构C5，即，该接触区108延伸到该延伸区112。在这里，延伸区112是半导体衬底101内所提供来作为掺杂区。在FDSOI应用中，延伸区112可替代地通过由绝缘结构侧向包围的SOI薄膜部分形成，且该SOI层下方提供掩埋绝缘材料层。
如图2d所示，该栅极结构和虚拟栅极结构是由包括栅极电极材料(例如多晶硅及其类似者，高k栅极绝缘材料，功函数调节材料等等)的栅极电极126所形成。此外，侧壁隔离件127可用于调节栅极和源极/漏极区，源极/漏极延伸区等之间的侧向分离。接触点C5可进一步嵌入到层间介电材料133中。
图2e示意地表示在图2a中沿着线b-b截取的横截面。这里，接触点C3和可选接触点C4为示意性示出，接触结构C3，C4触接到接触区107、108，例如，经由硅化物区。可替代地，代替掺杂接触区107、108，可提供凸起的源极/汲极区(未示出)。
关于图3，根据本揭露的替代实施例的IC布局200进行说明。IC布局200包括主动区210和多个栅极结构222、224，例如栅极结构222和虚拟栅极结构224。类似于接触结构C3和C4，提供接触点C7和C8以用于触接在栅极结构222、224之间的主动区210。
图3所示的IC布局200与图2a所示的IC布局100不同，因为其延伸区214设置在主动区210的相对侧。在此所述位于主动区210的相对侧的延伸区214相比于图2a中的延伸区112、114、115是没有偏移。换句话说，当沿着宽度W方向观看时，主动区210具有彼此相对的凹口212。在两个凹口212之间形成延伸区214。
根据图3所示，在俯视图中主动区210的一部分可以假定是狗骨头(dog bone)形状。
本领域技术人员将认识到，延伸区214的形成可根据如上所述的延伸区112、114和115。在这方面，根据本文关于延伸区112、114和115配置的描述来作为参考。在本文所述的一些明确的实施例中，延伸区214的长度l4大体上等于CPP。另外地或可选地，凹口212的长度l3大体上可以等于CPP。凹口212的深度d2大体上可根据如上所述的深度d1来选择。
根据图3所示，实现接触虚拟栅极224和延伸区214的接触结构C9是类比于关于上述图2a和图2b的接触点C5和C6。类似于上述，IC布局200可以实现为如上述的连续的RX配置。这允许以有利的方式引入布局限制。本领域技术人员将了解，在选择一连续的RX配置时，根据OSEa、LOD(SA)、LOD(SB)及其类似的设计规则会被消除，并且在进入更小的技术节点时也不需要考虑，特别是涉及在更小尺度的连续的RX配置中将有重大影响的这些参数不会发生。
如上所述各态样，当施行延伸区时，由于接触点不交叉主动区的边界，所以本揭露提供了用于接触放置的重迭公差和降低短连接的概率。此外，本揭露允许标准接触尺寸，而不会引发新的光刻/OPC影响。此外，如上所述的各种实施例适用于源极侧虚拟晶体管，也适用于漏极侧虚拟晶体管。本领域技术人员将了解，本揭露的有利实施方式可以在20纳米和以下的FDSOI应用的框架中实现。
上述的特定实施例仅是说明性的，因为具有本文教导益处的本领域技术人员可显而易见对本发明以不同但等效的方式来修改及实施。例如，上述的制程步骤可以以不同的顺序来执行。此外，于本文所示的构造或设计的细节没有任何限制意图，除权利要求书中所描述的以外。因此，上述公开的特定实施例可改变或修改且所有这些变化都认定在本发明的范围和精神内是明显的。因此，本文所寻求的保护如在权利要求书中所阐述。

Claims (20)

1.一种半导体器件结构，包括：
半导体衬底，具有设置在其内的主动区；
栅极结构和虚拟栅极结构，其皆设在该半导体衬底上方，以便部分地覆盖该主动区；
二接触区，设置在该主动区中，用于形成源极和漏极区，该二接触区的每一个位于该栅极结构的二相对侧的各自一侧，其中该二接触区的一者还位于该虚拟栅极结构的一侧；以及
接触结构，接触该二接触区的该一者和该虚拟栅极结构，用于连接该二接触区的该一者和该虚拟栅极结构与Vdd轨和Vss轨中的一者；
其中，在该主动区的俯视图中，该主动区具有相对于该二接触区的该一者从该主动区侧向突出的延伸部，且其中该接触结构位于该延伸部上方。
2.如权利要求1所述的半导体器件结构，其中，该延伸部具有触及该半导体衬底中围绕该主动区的一或多个扭折、倒圆角和尖端。
3.如权利要求1所述的半导体器件结构，其中，该虚拟栅极结构和该栅极结构的至少一者部分地覆盖该延伸部。
4.如权利要求1所述的半导体器件结构，其中，该虚拟栅极结构和该栅极结构部分地覆盖该延伸部，使得该延伸部的边界由该虚拟栅极结构和该栅极结构部分地覆盖。
5.如权利要求1所述的半导体器件结构，其中，从俯视图中观看，该接触结构相对于栅极长度方向是侧向偏移，该侧向偏移表示为源极和漏极区之间的最小间隔。
6.如权利要求1所述的半导体器件结构，其中，从俯视图中观看，该主动区沿栅极长度方向具有比垂直于该栅极长度方向的宽度方向较大的长度尺寸，该长度尺寸表示为源极和漏极区之间的最小间隔。
7.如权利要求6所述的半导体器件结构，其中，该栅极结构和该虚拟栅极结构的宽度尺寸大于该主动区的宽度尺寸。
8.一种半导体器件结构，包括：
半导体衬底，具有设置在其内的主动区；
栅极结构和虚拟栅极结构，其皆设在该半导体衬底上方，以便部分地覆盖该主动区；
二接触区，设置在该主动区中，用于形成源极和漏极区，该二接触区的每一个位于该栅极结构的二相对侧的各自一侧，其中该二接触区的一者还位于该虚拟栅极结构的一侧；以及
接触结构，接触该二接触区的该一者和该虚拟栅极结构，用于连接该二接触区的该一者和该虚拟栅极与Vdd轨和Vss轨中的一者；
其中，在该主动区的俯视图中，该主动区具有一部分及多个延伸部，该多个延伸部相对于该部分从该主动区侧向突出，且其中该接触结构设在该多个延伸部的一者上方。
9.如权利要求8所述的半导体器件结构，其中，该多个延伸部的该一者具有触及该半导体衬底中围绕该主动区的一或多个扭折、倒圆角和尖端。
10.如权利要求8所述的半导体器件结构，其中，该虚拟栅极结构和该栅极结构的至少一者部分地覆盖该多个延伸部的该一者。
11.如权利要求8所述的半导体器件结构，其中，该虚拟栅极结构和该栅极结构部分地覆盖该多个延伸部的该一者，使得从该部分突出的该多个延伸部的该一者的多个相对边界侧由该虚拟栅极结构和该栅极结构至少部分地覆盖。
12.如权利要求8所述的半导体器件结构，其中，从俯视图中观看，该接触结构相对于栅极长度方向是侧向偏移进入该多个延伸部的该一者之内，该侧向偏移表示为源极和漏极区之间的最小间隔。
13.如权利要求8所述的半导体器件结构，其中，从俯视图中观看，该主动区沿栅极长度方向具有比垂直于该栅极长度方向的宽度方向较大的长度尺寸，该长度尺寸表示为源极和漏极区之间的最小间隔。
14.如权利要求13所述的半导体器件结构，其中，该栅极结构和该虚拟栅极结构的宽度尺寸大于该主动区的宽度尺寸。
15.一种半导体器件结构，包括：
半导体衬底，具有设置在其内的主动区；
至少第一和第二栅极结构与第一和第二虚拟栅极结构，该至少第一和第二栅极结构和该第一和第二虚拟栅极结构设在该半导体衬底上方，以便部分地覆盖该主动区，其中，该至少第一和第二栅极结构和该第一和第二虚拟栅极结构以连续的方式设置；
至少五个接触区，设置在该主动区中，使得该至少第一和第二栅极结构的每一个和该第一和第二虚拟栅极结构的每一个具有在其相对侧由该至少五个接触区形成的各自的源极和漏极区，其中，该至少五个接触区的第一个还位于该第一虚拟栅极结构的一侧，且该至少五个接触区的第二个还位于该第二虚拟栅极结构的一侧；以及
至少二接触结构，接触该些接触区的一者的该些接触结构的每一个是由该至少第一和第二栅极结构的一者和该第一和第二虚拟栅极结构的一者所包围，用于将该至少五个接触区的该第一个与该第一虚拟栅极连接以及将该至少五个接触区的该第二个与该第二虚拟栅极连接，其中，该至少二接触结构的每一个与Vdd轨和Vss轨中的一者连接；
其中，在该主动区的俯视图中，该主动区具有从相对于该至少五个接触区的其他一者而从该主动区侧向突出的至少二延伸部，该至少二接触结构位于该延伸部上方；以及
其中，在有该些延伸部的各自一者的二连续的接触部之间，至少一接触部没有延伸部。
16.如权利要求15所述的半导体器件结构，其中，该些延伸部的每一个具有触及该半导体衬底中围绕该主动区的一或多个扭折、倒圆角和尖端。
17.如权利要求15所述的半导体器件结构，其中，该第一和第二虚拟栅极结构和该至少第一和第二栅极结构的至少一者部分地覆盖该些延伸部的各自一者。
18.如权利要求15所述的半导体器件结构，其中，该第一和第二虚拟栅极结构和该至少第一和第二栅极结构的每一个部分地覆盖该些延伸部的各自一者，使得该些延伸部的该各自一者的边界由该第一和第二虚拟栅极结构和该至少第一和第二栅极结构的各自一者部分地覆盖。
19.如权利要求15所述的半导体器件结构，其中，从俯视图中观看，该至少二接触结构的每一个相对于栅极长度方向侧向偏移，该侧向偏移表示为源极和漏极区之间的最小间隔。
20.如权利要求15所述的半导体器件结构，其中，通过在28纳米以上的FDSOI技术，形成该半导体器件结构。
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