TWI629792B - 半導體裝置結構 - Google Patents

Abstract

一種半導體裝置結構，包括具有設置在其內的主動區的半導體基板、閘極結構、虛擬閘極結構、設置在該主動區中用於形成源極和汲極區的二接觸區。在該半導體基板上形成該閘極結構和該虛擬閘極結構以便部分地覆蓋該主動區，並且該二接觸區的一者位於該虛擬閘極結構的一側。該半導體裝置結構包括接觸該二接觸區的一者和該虛擬閘極的接觸結構，該接觸結構用於將該接觸區和該虛擬閘極連接到Vdd軌和Vss軌的其中一者。該主動區具有相對於其他接觸區從該主動區側向突出的延伸部，其中該接觸結構位於該延伸部上方。

Description

半導體裝置結構

本發明涉及半導體裝置結構，更具體的是，涉及半導體裝置結構的閘極結構和接觸結構的佈局。

在現代電子設備中，積體電路(integrated circuits,ICs)在各種應用不斷地擴展範圍裡經歷著大量的適用性需求。特別是，在高性能和低能量消耗的電子裝置的增加移動性的需求下，驅動具有尺寸顯著小於1微米特徵的越來越緊密的裝置的發展，更何況目前的半導體技術易於製造具有尺寸在100奈米或更小量級的結構。IC代表一組集成在半導體材料上的電子電路元件，通常是矽，IC可以做得比由單獨的獨立電路元件所組成的任何離散電路(discrete circuit)小得多。事實上，大多數當今的IC通過使用多個電路元件(例如場效應電晶體(field effect transistors,FET)，也稱為金屬氧化物半導體場效應電晶體或MOSFET，偶爾也簡稱為MOS電晶體)以及被動元件(諸如電阻器，例如，擴散電阻器和電容器)，集成在一個給定的表面區域之內的半導體基板上來實現。當今典型的IC涉及形成在半導體基板上的數百萬個單一電路元件。

在先進的IC設計和製造中，一個IC是通過相應於金屬、氧化物或半導體層的圖案以構成積體電路元件的顯示平面幾何形狀的所謂IC佈局手段來呈現。用於製造先進的IC標準製程是基於許多化學、熱和感光(photographic)變數間的眾所周知及瞭解的相互作用，該相互作用是仔細控制且很大程度上視最終IC的性能而定。在此所述的重要變數是由用於構建IC元件的各種層的幾何形狀的位置和相互連接來給予。

通常，在設計IC時，在IC佈局中放置並連接意圖構成微晶片的元件，使得最終晶片滿足特定條件，通常為：性能、尺寸、密度和可製造性。由IC佈局所提供的資料基礎上，半導體代工廠生產在當前製程流程中採用的各種光微影製程所使用的光罩。

IC佈局發送到半導體代工廠之前，通常檢查該佈局是否滿足一系列的建議參數(稱為設計規則)。設計規則是由半導體製造商所提供作為一系列參數，並且令設計者能驗證光罩組的正確性。例如，一組設計規則說明了特定幾何和連接限制以提供足夠的邊緣(margin)，以在半導體製造過程中證明可變性。以這種方式保證大部分部件可正常工作。

摩爾定律驅動在半導體工業中一個持續的挑戰，以減少基於成本和性能方面的佈局所消耗的面積。因此，當今IC的技術節點(technology node)都在盡可能不斷地縮小。因應縮小的技術節點，各種物理效應變得越來 越重要，例如，機械應力、接觸蝕刻特性等。此外，半導體裝置的尺寸縮小導致與特定幾何尺寸有關的電場。在尺寸小於65奈米的先進半導體裝置，電晶體裝置的電氣特性不可以被視為只是依賴於電晶體的寬度和長度。例如，當到達28奈米技術節點時，在複雜的半導體裝置中依賴定義有大量各種特徵的幾何尺寸和形狀的設計規則，來觀察電晶體的電氣特性，將參閱第1圖描述如下。

第1圖中顯示了具有多個主動區10、20、30、40和50的半導體裝置結構俯視圖。在每個主動區10、20、30、40和50中形成覆蓋該主動區的閘極，例如，閘極12和虛擬閘極(dummy gate)14在主動區10上方，閘極22和虛擬閘極24在主動區20上方，虛擬閘極44在主動區40上方，以及虛擬閘極54在主動區50上方。通常，形成虛擬閘極是為降低生產公差。

經由以下的設計規則(取決於技術節點)方法，半導體代工廠允許設計人員只設計如在俯視圖中看到的佈局圖案，而各層的厚度是由半導體代工廠認定。關於主動區10的該設計規則將說明如下。例如，主動區和閘極的幾何和形狀設定在下列參數的基礎上，如第1圖所示：W、L、OSEa定義為相鄰主動區之間平行於長度方向L的間隔、OSEb設定為相鄰主動區之間平行於W方向的間隔，PSE設定為在主動區中的兩個相鄰的閘極結構12、14之間的間隔，接觸聚間距(contacted poly pitch,CPP)設定為包括閘極及虛擬閘極長度平行於L方向的兩個相鄰閘極之間的 重複間隔，LOD(SA)定義為主動閘極結構12和主動區10左側(平行於L方向)的邊界之間的最小間隔，LOD(SB)定義為主動閘極12和主動區10右側(平行於L方向)的邊界之間的相應間隔，而PCoverlap設定為閘極結構12、14相對於主動區10的邊緣和重疊。閘極結構12和虛擬閘極結構14的長度尺寸在第1圖中分別通過L_gate和L_dummy表示。上述設計規則沒有限制，並且進一步設計規則可讓半導體代工廠利用以定義的源極/汲極接觸點C1、C2和閘極接觸點CG的幾何和形狀。

從以上的描述，本發明為此希望提供一種半導體裝置結構，在28奈米和以下的超大規模集成(very large scale integration,VLSI)佈局中允許小佈局標準單元覆蓋區(small layout standard cell foodprints)，而不會增加面積損失。

為了提供本發明一些態樣的基本瞭解，下文為本發明的簡要概述。該概述不是本發明的詳盡綜述。本文既不旨在標識本發明的關鍵或重要元件，也不描繪本發明的範圍。本文唯一目的是以簡化的形式提出一些概念作為開頭，在稍後討論中會有更詳細的描述。

本揭露所提出一些示例態樣中，在28奈米和以下的VLSI佈局中實現小佈局標準單元覆蓋區的方式，而不會增加面積損失。在本揭露的一些示例實施例中，引入佈局限制，以及經由適當的連接虛擬閘極結構和源極/ 汲極區，在大VLSI規模下的IC電子特性不致惡化的情況下，提供虛擬閘極結構主動關閉的實現方法。

在本揭露的第一態樣中，提供一種半導體裝置結構。根據本文所述一些示例實施例，該半導體裝置結構包括具有提供在其內的主動區的半導體基板、閘極結構和虛擬閘極結構。該半導體裝置還包括在該主動區中提供二接觸區以形成源極和汲極區，該二接觸區的每一個位於該閘極結構的二相對側的相應一側。在半導體基板上形成該閘極結構和虛擬閘極結構，以便部分地覆蓋該主動區，且該二接觸區的一者還位於該虛擬閘極結構的一側。此外，該半導體裝置結構包括一接觸結構以接觸該二接觸區的該一者和該虛擬閘極結構，以將該接觸區和該虛擬閘極結構連接到Vdd軌(rail)和Vss軌中的一者。在該主動區的俯視圖中，該主動區具有一從相對於其他接觸區的該主動區側向突出的延伸部，其中該接觸結構位於該延伸部上方。

在本揭露的第二態樣中，提供一種半導體裝置結構。根據本文所述一些示例實施例，該半導體裝置結構包括具有提供在其內的主動區的半導體基板，以及至少第一和第二閘極結構與第一和第二虛擬閘極結構，在半導體基板上形成該些閘極結構和該些虛擬閘極結構，以便部分地覆蓋該主動區，其中，該些閘極結構和該些虛擬閘極結構以連續的方式提供。該半導體基板還包括提供在該主動區中的至少五個接觸區，使得該些閘極結構的每一個 和該些虛擬閘極結構的每一個具有形成在其相對側的各自的源極和汲極區，該源極和汲極區的每一個位於該些閘極結構的一者的二相對側的相應一側，其中，該些接觸區的一者還位於該第一和第二虛擬閘極結構的相應一者的一側，以及至少二接觸結構，接觸該些接觸區的一者的該些接觸結構的每一個是由該些閘極結構的一者和該些虛擬閘極結構的一者所包圍，用於將該五個接觸區的該相應一者連同該些虛擬閘極的相應一者連接到Vdd軌和Vss軌中的一者。在該主動區的俯視圖中，該主動區具有至少二從相對於該其他接觸區的該主動區側向突出的延伸部，該接觸結構位於該延伸部上方，其中，在有該些延伸部的相應一個的二連續的接觸部之間，一接觸部沒有延伸部。

10、20、30、40、50、110、210‧‧‧主動區

12、22‧‧‧閘極

14、24、44、54‧‧‧虛擬閘極

100、200‧‧‧IC佈局

101、105‧‧‧半導體基板

107、108‧‧‧接觸區

112、114、115‧‧‧延伸部

116、212‧‧‧凹口

117a、117b、117c、118‧‧‧邊緣

122、222‧‧‧閘極結構

124、224‧‧‧虛擬閘極結構

126‧‧‧閘極電極

127‧‧‧側壁隔離件

133‧‧‧層間介電材料

214‧‧‧延伸區

C1、C2‧‧‧源極/汲極接觸點

C3、C4、C6‧‧‧接觸結構、接觸點

C5‧‧‧節點、接觸結構、接觸點

C7‧‧‧接觸點

CG‧‧‧閘極接觸點

d1、d2‧‧‧深度

IL‧‧‧輸入線

OL‧‧‧輸出線

R1‧‧‧軌

R2‧‧‧線

RX1‧‧‧第一連續主動區

RX2‧‧‧第二連續主動區

TN1、TN2、TN3、TP1、TP2、TP3‧‧‧電晶體

本揭露可以通過參考附圖，並且結合以下描述來瞭解，其中相同的元件符號標識相同的元件，以及其中：第1圖示意地表示傳統IC佈局；第2a圖示意地表示根據本揭露的一些示例實施例的IC佈局；第2b圖示意地表示在第2a圖中所示的實施例的在閘極結構和相鄰虛擬閘極結構之間的相互連接圖案；第2c圖示意地表示根據本揭露的一些示例實施例的反相器(inverter)設計；第2d圖示意地表示在第2a圖中沿著線a-a的橫截面 圖；第2e圖示意地表示在第2a圖中沿著線b-b的橫截面圖；和第3圖示意地表示根據本揭露的其它示例實施例的IC佈局。

儘管本文所揭露的主題容易有各種修改和替代形式，其具體實施例已通過實施例在附圖中的方式呈現並在本文中詳細說明。然而，應當瞭解，本文所述的具體實施例並不旨在將本發明限制在所揭露的特定形式，而是相反地，其意圖是覆蓋所有落在由所附申請專利範圍所定義的本發明的精神及範圍內的修改，等同物和替代物。

本發明的各種示例實施例描述如下。為了清楚起見，並非所有實際實施方式的特徵會在本說明書中描述。應該瞭解的是，在任何這種實際實施方式的發展，許多特定實施方式的決定必須作出以達到開發者的特定目標，諸如符合與系統相關和商業相關的限制，這將從一個實施變化到另一個。此外，將可瞭解這樣的開發努力可能是複雜和耗時的，但儘管如此，本揭露對本領域普通技術人員的例行工作應該是有益處的。

本揭露現在將參照附圖進行說明。各種結構、系統和裝置在附圖中示意性地描繪僅為解釋的目的，且以致於不模糊本揭露所具有的本領域技術人員公知的細節。儘管如此，附圖包括描述和解釋本揭露示例實施例。 本文所用的詞語和短語應被瞭解和解釋為相關領域技術人員所瞭解的那些詞語和短語所具有的一致的含義。術語或短語沒有特殊定義，也就是，一定義不同於本領域技術人員所瞭解的一般或習慣的含義，是意圖由本文中術語或短語前後一致使用的定義來說明。該術語或短語旨在具有特殊含義的範圍內，也就是除了由本領域技術人員所瞭解的含義之外，這樣的特殊定義須明確地以直接且明確地提供該術語或短語的特殊定義的定義方式闡述在本說明書中。

本揭露涉及一種形成半導體裝置的方法與半導體裝置，其中，該半導體裝置集成在一個晶片上或內。根據本揭露的一些示例實施例中，半導體裝置大體上表現為FET，例如，MOSFET或MOS裝置。當提及MOS裝置時，本領域技術人員將瞭解的是，雖然使用“MOS裝置”表現方式，但並無意圖限制為含金屬的閘極材料和/或含氧化物的閘極介電材料。

本揭露的半導體裝置涉及使用先進技術製造的裝置，也就是運用近似小於100奈米的技術節點的技術製造該半導體裝置，例如，小於50奈米或小於35奈米，例如，為28奈米或以下。本領域技術人員將認識到，根據本揭露，基本規則小於或等於45奈米，例如在28奈米或以下，也可施行。本領域技術人員將認識到，本揭露提出的半導體裝置具有小於100奈米的最小長度尺寸和/或寬度尺寸的結構，例如，小於50奈米或小於35奈米或小於28奈米。例如，本揭露可以提供一種使用45奈米或以下的技 術製造半導體裝置，例如，28奈米或甚至以下。

本領域技術人員將瞭解，半導體裝置可以製造成P通道MOS電晶體或PMOS電晶體與N通道電晶體或NMOS電晶體；這兩種類型的電晶體可以具有或不具有移動性增強應激特徵(mobility-enhancing stressor feature)或應變誘發特徵(strain-inducing feature)來製造。值得注意的是，電路設計者可以混合和匹配裝置類型，使用PMOS和NMOS裝置、應力和無應力，以採取每一個裝置類型的最佳特性的優點作為最適合半導體裝置的設計。

從上述第1圖的討論中，很明顯的是，對於在VLSI規模下的技術節點能增加比例範圍，例如在22奈米、14奈米或甚至更低用於全空乏絕緣層覆矽(Fully Depleted Silicon On Insulator,FDSOI)技術，其為大數量的設計規則。根據本揭露的一些示例實施例，其提出在28奈米和以下的特定佈局限制的介紹。例如，如第2a圖所示，將在下文描述設計規則的限制可由使用“連續的RX”(continuous RX)設計來獲得，其形成一個“連續的主動區”。本文中使用的術語“連續的RX”一般指的是一個主動區，幾個電晶體彼此相鄰放置一起，沒有任何阻斷隔離槽，即，主動區是連續的。本領域技術人員將瞭解，主動區的連續的RX設計的應用不限於FDSOI技術，但也可以在本體(bulk)或混合(hybrid)技術使用。

第2a圖示意性地表示根據本揭露的一些示例實施例的示例IC佈局。IC佈局100具有提供在基板105 中的主動區110。根據本文一些示例實施例，可以提供該主動區110作為該半導體基板105的摻雜區，該摻雜區由隔離結構(未示出)側向包圍，例如，STI結構。基板105可以是本體基板或SOI基板，在掩埋絕緣材料層上方提供一半導體薄膜，該半導體薄膜依序在基底基板上方形成，例如，矽或類似物。例如，該SOI基板可以由具有厚度為20nm或更薄的半導體薄膜的FDSOI基板的手段來實現，掩埋絕緣材料層具有145奈米的厚度或是位於基底半導體基板上方的10-30奈米範圍的厚度，如基底矽基板。在FDSOI結構的情況下，主動區110較好地是不摻雜和由絕緣結構(未示出)側向包圍。

在本揭露的一些示例實施例中，主動區110可具有大體上大於最小寬度尺寸W的長度尺寸L。例如，縱橫比L/W大體上可大於1、2、5、10等等。在本文所述一些示例實施例中，本領域技術人員將認識到為了執行上面提到的“連續的RX”設計，通過選擇L/W的縱橫比大體上大於5、10、20等，引入用於在28奈米或以下的VLSI規模的IC佈局100的佈局限制。尤其，按照“連續的RX”的設計，主動區可以是帶狀且包括多個閘極結構122、124，例如約等於10個或更多的閘極結構，諸如15或20或30等等。

如第2a圖所示，閘極結構122和虛擬閘極結構124以連續的方式形成，使得閘極結構122具有位於該閘極結構122的相對側的兩個相鄰的虛擬閘極結構 124。此外，為了形成閘極結構122的源極和汲極區，在每個閘極結構122的相對側提供有接觸區107、108。本領域技術人員將瞭解，例如通過在SOI基板的半導體薄膜上外延生長的源極/汲極材料來形成凸起的源極/汲極區的手段，在FDSOI實施中可提供接觸區107和108。

在IC佈局100的情況下，一個虛擬閘極結構124的每一側具有一個主動閘極結構122。為了避免相鄰電晶體裝置之間的干擾，例如，兩個相鄰閘極結構122與相應的接觸區107、108一起，佈置在其間的任何虛擬閘極結構124是關閉的。

第2b圖表示用於主動關閉虛擬閘極結構124的佈線設計。在標準單元設計中，閘極結構122和相鄰的虛擬閘極結構124耦合到軌R1。在NMOS裝置的情況下，將通過閘極結構122連同相應的接觸區107、108來實現，該軌R1可以是軌Vss。在PMOS裝置的情況下也可以實現，該軌R1可以是軌Vdd。此外，在第2b圖的線(line)R2表示包括閘極結構122的電晶體裝置的主動節點。在一實施例中，線R2可以代表汲極接觸。

在一些實施例中，當包括閘極結構122形成一NMOS裝置的電晶體時，節點C5耦合到Vss，否則，節點C5耦合到Vdd。虛擬閘極結構124的主動關閉是將該虛擬閘極結構的一者在NMOS裝置的情況下連接到Vss，或在PMOS裝置的情況下連接到Vdd來實現。以這種方式，避免了在一個主動區110的兩個相鄰主動閘極結構122之 間的電耦合。

第2c圖示意地表示根據本揭露的一些示例實施例的反相器設計。例如實現在PMOS裝置中，在第一連續主動區RX1提供電晶體裝置TP1、TP2、TP3(任選多於三個)，而如實現在NMOS裝置中，則在第二連續主動區RX2提供電晶體裝置TN1、TN2、TN3(任選多於三個)。輸入線IL和輸出線OL耦合到該電晶體裝置TP2的閘極和汲極以及該電晶體裝置TN2的閘極和汲極。耦合該軌Vss和Vdd就如同上面所指出的。如在第2c圖表示，包括虛擬閘極結構124的該電晶體裝置TN1、TN3、TP1、和TP3在反相器設計中是關閉的。

根據本揭露的一些示例實施例，提出例如在28奈米和以下允許設計縮放的IC佈局而不增加面積損失的佈線設計規則限制條件。如下所述，可以定義接觸點至接觸點的最小距離和金屬線與金屬線的最小間距。

參看第2a圖，如俯視圖的幾何形狀，主動區110具有大體上是矩形或帶狀的佈局。此外，該主動區具有一或多個延伸部，例如延伸部112、114和115。每一個延伸部112、114和115位於接觸區108的一者且從主動區110向外遠離突出。特別地，延伸部112、114和115基本上代表觸及周圍材料105的接觸區108的側向延伸。

如第2a圖所示，延伸部112、114和115以Z字形方式沿著主動區110的長度方向L形成。也就是，在主動區110的一側提供延伸部112、115，而延伸部114 位於主動區110的相對一側。以這種方式，在主動區110的一側沿長度方向L的延伸區112、115之間提供具有深度d1的凹口(indention)116。本領域技術人員將會瞭解，可以沿著主動區110的每一側平行於L方向的方向上提供凹口116的多個副本。因此，可在側向於延伸部114的主動區的相對側形成凹口116，同樣相對於彼此沿著該主動區110方向L偏移凹口116和相對設置在另一側的凹口。在本揭露的一些示例實施例中，凹口116的長度11大體上等於CPP參數的倍數，例如三倍CPP(對於CPP的定義，請參考第1圖)。此外或另外，延伸部(如延伸部114)的長度12大體上等於CPP。這並不構成本揭露的任何限制和可選擇CPP的任意倍數作為11和12中的至少一個。本領域技術人員將瞭解，深度d1可大體上大於閘極結構122和虛擬閘極結構124的PCoverlap(見第1圖)。根據本文所述一些示例實施例，深度d1可大於PCoverlap，但小於1.5倍的PCoverlap。在一些示例實施例中，d1可以大於PCoverlap和小於2倍的PCoverlap、或小於5倍的PCoverlap、或小於10倍的PCoverlap。以這種方式，可遵守由OSEb和/或OSEa所規定的設計規則。

按照本揭露的一些替代實施例中，凹口116可以只在主動區110的一側上形成，例如，僅形成在延伸區112、115的至少一側或只在延伸區114。

如第2a圖所示，延伸部延伸到圍繞的非主動區105內而且每個延伸部112、114和115是由非主動區 105包圍在兩側或更多。根據所描繪的示例，延伸區112具有延伸到相對該接觸區107的非主動區105內的邊緣117a、117c。如第2a圖所述，邊緣117a、117c大體上垂直於接觸區107的邊緣118，該延伸部112進一步由連接邊緣117a、117c的邊緣117b所描繪，使得延伸區112大體上呈近似盒子的形狀。這不會對本發明造成任何限制，並且可替代地，邊緣117a及117c可以定向使得延伸區112大體上呈三角形的形狀。本領域技術人員將瞭解的是，在選擇邊緣的適當數量和定向中，延伸區112可形成具有普通多邊形形狀(規則或不規則)。因此，延伸區112、114、115可由至少兩個邊緣或伸入圍繞的非主動區105內的至少一扭折(kink)所形成。可替代地，可形成倒圓角或甚至更尖銳的尖端以代替所描繪的邊緣/扭折。此外，該延伸區112的邊緣117a和接觸區107的邊緣118可以形成指向主動區110的扭折。為了避免尖端，可以形成圓角來替代相當尖銳或有角度向內指向的邊緣/扭折(例如，在第2a圖中的附圖標記117a、118)。

在一些示例實施例中，邊緣117a、117c可以解決虛擬閘極124和/或閘極結構122的下方由於主動區110和閘極結構122、124之間的某些重疊公差。因此，延伸部112、114、115不允許對主動電晶體裝置的寬度(也就是主動區110在接觸區107的寬度)作出貢獻，例如，由閘極結構122形成的電晶體裝置的汲極側。

根據本揭露的一些示例實施例，閘極結構 122和虛擬閘極結構124的至少一者設置在延伸區112且部分地覆蓋該延伸區112以重疊該延伸區112的邊緣/扭折118。本領域技術人員將瞭解，如第2a圖所示，在延伸區112排列的虛擬閘極結構124和閘極結構122，允許在接觸區108及延伸區112中對接觸點有足夠的著陸區，而不會在延伸區112中引起接觸未對準的可能。

第2a圖描述接觸結構。在接觸區107中形成一或多個接觸結構C3。在每個接觸區107中形成多個接觸結構C3，可達到接觸區107內的更均勻電流分佈且可以減小電阻，實現在主動區110形成更快的電晶體裝置。

根據本揭露的一些示例實施例，每個接觸區108內可提供至少一個接觸結構C4，如第2a圖中的虛線表示。

可以如以下方式實現虛擬閘極結構124的關閉：在延伸區112形成鄰接於虛擬閘極結構124的接觸結構C5。在延伸區114形成相應的接觸結構C6以接觸虛擬閘極結構124。形成接觸結構C5(和相應的接觸結構C6)使得其在延伸區112同時接觸虛擬閘極結構124和接觸區108。例如，在NMOS裝置的情況下，該接觸結構C5耦合到Vss軌(未示出)是由閘極結構122和接觸區108和107來實現，從而形成電晶體裝置T。可替代地，當電晶體裝置T被實施為PMOS裝置時，接觸結構C5耦合到Vdd軌(未示出)。

第2d圖示意地表示在第2a圖中沿著線a-a 截取的橫截面。在這裡，一起展示出閘極結構122和虛擬閘極結構124及與該虛擬閘極結構124和延伸區112接觸的接觸結構C5，即，該接觸區108延伸到該延伸區112。在這裡，延伸區112是半導體基板101內所提供來作為摻雜區。在FDSOI應用中，延伸區112可替代地通過由絕緣結構側向包圍的SOI薄膜部分形成，且該SOI層下方提供掩埋絕緣材料層。

如第2d圖所示，該閘極結構和虛擬閘極結構是由包括閘極電極材料(例如多晶矽及其類似者，高k閘極絕緣材料，功函數調節材料等等)的閘極電極126所形成。此外，側壁隔離件127可用於調節閘極和源極/汲極區，源極/汲極延伸區等之間的側向分離。接觸點C5可進一步嵌入到層間介電材料133中。

第2e圖示意地表示在第2a圖中沿著線b-b截取的橫截面。這裡，接觸點C3和可選接觸點C4為示意性示出，接觸結構C3，C4觸接到接觸區107、108，例如，經由矽化物區。可替代地，代替摻雜接觸區107、108，可提供凸起的源極/汲極區(未示出)。

關於第3圖，根據本揭露的替代實施例的IC佈局200進行說明。IC佈局200包括主動區210和多個閘極結構222、224，例如閘極結構222和虛擬閘極結構224。

第3圖所示的IC佈局200與第2a圖所示 的IC佈局100不同，因為其延伸區214設置在主動區210的相對側。在此所述位於主動區210的相對側的延伸區214相比於第2a圖中的延伸區112、114、115是沒有偏移。換句話說，當沿著寬度W方向觀看時，主動區210具有彼此相對的凹口212。在兩個凹口212之間形成延伸區214。

根據第3圖所示，在俯視圖中主動區210的一部分可以假定是狗骨頭(dog bone)形狀。

本領域技術人員將認識到，延伸區214的形成可根據如上所述的延伸區112、114和115。在這方面，根據本文關於延伸區112、114和115配置的描述來作為參考。在本文所述的一些明確的實施例中，延伸區214的長度14大體上等於CPP。另外地或可選地，凹口212的長度13大體上可以等於CPP。凹口212的深度d2大體上可根據如上所述的深度d1來選擇。

根據第3圖所示，類似於上述，IC佈局200可以實現為如上述的連續的RX配置。這允許以有利的方式引入佈局限制。本領域技術人員將瞭解，在選擇一連續的RX配置時，根據OSEa、LOD(SA)、LOD(SB)及其類似的設計規則會被消除，並且在進入更小的技術節點時也不需要考慮，特別是涉及在更小尺度的連續的RX配置中將有重大影響的這些參數不會發生。

如上所述各態樣，當施行延伸區時，由於 接觸點不交叉主動區的邊界，所以本揭露提供了用於接觸放置的重疊公差和降低短連接的概率。此外，本揭露允許標準接觸尺寸，而不會引發新的光微影/OPC影響。此外，如上所述的各種實施例適用於源極側虛擬電晶體，也適用於汲極側虛擬電晶體。本領域技術人員將瞭解，本揭露的有利實施方式可以在20奈米和以下的FDSOI應用的框架中實現。

上述的特定實施例僅是說明性的，因為具有本文教導益處的本領域技術人員可顯而易見對本發明以不同但等效的方式來修改及實施。例如，上述的製程步驟可以以不同的順序來執行。此外，於本文所示的構造或設計的細節沒有任何限制意圖，除申請專利範圍中所描述的以外。因此，上述公開的特定實施例可改變或修改且所有這些變化都認定在本發明的範圍和精神內是明顯的。因此，本文所尋求的保護如在申請專利範圍中所闡述。

Claims (17)

1. 一種半導體裝置結構，包括：半導體基板，具有設置在其內的主動區；閘極結構和虛擬閘極結構，其皆設在該半導體基板上方，以便部分地覆蓋該主動區；二接觸區，設置在該主動區中，用於形成源極和汲極區，該二接觸區的每一個位於該閘極結構的二相對側的各自一側，其中，該二接觸區的一者還位於該虛擬閘極結構的一側；以及接觸結構，接觸該二接觸區的該一者和該虛擬閘極結構，用於連接該二接觸區的該一者和該虛擬閘極結構與Vdd軌和Vss軌中的一者；其中，在該主動區的俯視圖中，該主動區具有相對於其他接觸區從該主動區側向突出的延伸部，該接觸結構位於該延伸部上方，以及該虛擬閘極結構和該閘極結構各自部分地覆蓋該延伸部。
2. 如申請專利範圍第1項所述的半導體裝置結構，其中，該延伸部具有觸及該半導體基板中圍繞該主動區的一或多個扭折、倒圓角和尖端。
3. 如申請專利範圍第1項所述的半導體裝置結構，其中，該虛擬閘極結構和該閘極結構部分地覆蓋該延伸部，使得該延伸部的邊界由該虛擬閘極結構和該閘極結構部分地覆蓋。
4. 如申請專利範圍第1項所述的半導體裝置結構，其中， 從俯視圖中觀看，該接觸結構相對於閘極長度方向是側向偏移，該側向偏移表示為源極和汲極區之間的最小間隔。
5. 如申請專利範圍第1項所述的半導體裝置結構，其中，從俯視圖中觀看，該主動區沿閘極長度方向具有比垂直於該閘極長度方向的寬度方向大體上較大的長度尺寸，該長度尺寸表示為源極和汲極區之間的最小間隔。
6. 如申請專利範圍第5項所述的半導體裝置結構，其中，該閘極結構和該虛擬閘極結構的寬度尺寸大體上大於該主動區的寬度尺寸。
7. 一種半導體裝置結構，包括：半導體基板，具有設置在其內的主動區；閘極結構和虛擬閘極結構，其皆設在該半導體基板上方，以便部分地覆蓋該主動區；二接觸區，設置在該主動區中，用於形成源極和汲極區，該二接觸區的每一個位於該閘極結構的二相對側的各自一側，其中，該二接觸區的一者還位於該虛擬閘極結構的一側；以及接觸結構，接觸該二接觸區的該一者和該虛擬閘極結構，用於連接該二接觸區的該一者和該虛擬閘極與Vdd軌和Vss軌中的一者；其中，在該主動區的俯視圖中，該主動區具有一錐形部及多個延伸部，該多個延伸部相對於該錐形部從該主動區側向突出，該接觸結構設在該多個延伸部的一者 上方，以及該虛擬閘極結構和該閘極結構各自部分地覆蓋該多個延伸部。
8. 如申請專利範圍第7項所述的半導體裝置結構，其中，該多個延伸部的該一者具有觸及該半導體基板中圍繞該主動區的一或多個扭折、倒圓角和尖端。
9. 如申請專利範圍第7項所述的半導體裝置結構，其中，該虛擬閘極結構和該閘極結構部分地覆蓋該多個延伸部的該一者，使得從該錐形部突出的該多個延伸部的該一者的多個相對邊界側由該虛擬閘極結構和該閘極結構至少部分地覆蓋。
10. 如申請專利範圍第7項所述的半導體裝置結構，其中，從俯視圖中觀看，該接觸結構相對於閘極長度方向是側向偏移進入該多個延伸部的該一者之內，該側向偏移表示為源極和汲極區之間的最小間隔。
11. 如申請專利範圍第7項所述的半導體裝置結構，其中，從俯視圖中觀看，該主動區沿閘極長度方向具有比垂直於該閘極長度方向的寬度方向大體上較大的長度尺寸，該長度尺寸表示為源極和汲極區之間的最小間隔。
12. 如申請專利範圍第11項所述的半導體裝置結構，其中，該閘極結構和該虛擬閘極結構的寬度尺寸大體上大於該主動區的寬度尺寸。
13. 一種半導體裝置結構，包括：半導體基板，具有設置在其內的主動區；至少第一和第二閘極結構與第一和第二虛擬閘極 結構，該第一和第二閘極結構與該第一和第二虛擬閘極結構設在該半導體基板上方，以便部分地覆蓋該主動區，其中，該第一和第二閘極結構與該第一和第二虛擬閘極結構以連續的方式設置；至少五個接觸區，設置在該主動區中，使得該第一和第二閘極結構的每一個與該第一和第二虛擬閘極結構的每一個具有藉由該些接觸區形成在其相對側的各自的源極和汲極區，其中，該些接觸區的第一者還位於該第一虛擬閘極結構的一側及該些接觸區的第二者還位於該第二虛擬閘極結構的一側；以及至少二接觸結構，接觸該些接觸區的一者的該些接觸結構的每一個是由該第一和第二閘極結構的一者與該第一和第二虛擬閘極結構的一者所包圍，用於將該些接觸區的該第一者連同該第一虛擬閘極及該些接觸區的該第二者連同該第二虛擬閘極結構，其中該至少二接觸結構的各者連接至Vdd軌和Vss軌中的一者，其中，在該主動區的俯視圖中，該主動區具有從相對於其他接觸區的該主動區側向突出的至少二延伸部，該接觸結構位於該延伸部上方以及該第一和第二虛擬閘極結構與該第一和第二閘極結構各自部分地覆蓋該些延伸部的一者；以及其中，在有該些延伸部的各自一者的二連續的接觸部之間，至少一接觸部沒有延伸部。
14. 如申請專利範圍第13項所述的半導體裝置結構，其中， 該些延伸部的每一個具有觸及該半導體基板中圍繞該主動區的一或多個扭折、倒圓角和尖端。
15. 如申請專利範圍第13項所述的半導體裝置結構，其中，該第一和第二虛擬閘極結構和該第一和第二閘極結構的每一個部分地覆蓋該些延伸部的各自一者，使得該些延伸部的該各自一者的邊界由該第一和第二虛擬閘極結構和該第一和第二閘極結構的各自一者部分地覆蓋。
16. 如申請專利範圍第13項所述的半導體裝置結構，其中，從俯視圖中觀看，該些接觸結構的每一個相對於閘極長度方向側向偏移，該側向偏移表示為源極和汲極區之間的最小間隔。
17. 如申請專利範圍第13項所述的半導體裝置結構，其中，通過在28奈米或以上的FDSOI技術，形成該半導體裝置結構。