JP5416700B2 - 配置配線システムにおける設計最適化のためのフィラーセル - Google Patents

Description

本発明は、集積回路の性能をレイアウトの応力工学によって改善するための方法、システム、及び、それによって製造される製品に関する。

シリコン、ゲルマニウム等の半導体材料が圧電効果（機械的応力によって誘発される電気抵抗の変化）を示すことは以前より知られている。例えば、参照することによって本願に援用される、Ｃ．Ｓ．Ｓｍｉｔｈ、“Ｐｉｅｚｏｒｅｓｉｓｔａｎｃｅ ｅｆｆｅｃｔ ｉｎ ｇｅｒｍａｎｉｕｍ ａｎｄ ｓｉｌｉｃｏｎ”、Ｐｈｙｓ．Ｒｅｖ．、ｖｏｌ．９４、ｐｐ．４２−４９（１９５４年）を参照のこと。この圧電効果は、ある種の圧力センサーや歪みゲージの基礎となるものであるが、集積回路の製造において注目を集めるようになったのは最近のことである。集積回路の製造において、機械的応力の主な発生源の１つは、使用される材料間の膨張差及び収縮差である。例えば、典型的な製造技術では、１又は複数のトランジスタからなるトランジスタ群の活性領域を、シリコンをエッチングして酸化物等の絶縁体で充填したシャロー・トレンチ・アイソレーション（ＳＴＩ）領域で囲むことによって、電気的に分離させる。絶縁体の充填は高温で行われる。続いて、ウェハを冷却している間に、酸化物の収縮率が周囲のシリコンの収縮率よりも低いため、当該装置のシリコン領域で圧縮応力のかかった状態が水平方向に発達する。ここで重要となるのは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するシリコンにＳＴＩ領域が及ぼす応力である。なぜなら、こうした応力の圧電効果はキャリア移動度、つまり、チャネル電流（Ｉｏｎ）に影響を与えるためである。一般に、チャネルでの電子の移動度が高くなればなるほど、トランジスタのスイッチング速度は速くなる。

シリコン領域にかかる応力は、応力を発生する界面からの距離の関数として急激に減衰する。したがって、従来は、プロセス技術において今日のような極めて狭いチャネル幅を生成することはできなかったが、一方では、応力に起因する性能への影響は無視することができた。なぜなら、当該影響は、（ＳＴＩ領域に隣接する）拡散領域の端部にしか及ばないからである。従来はチャネル領域がＳＴＩ領域から十分に離れていたため、大きな影響はなかった。しかし、プロセス技術の微細化が進むにつれて、トランジスタの性能に対する圧電効果はもはや無視できないものとなっている。

これまで、集積回路装置の挙動に対する応力の影響を、個々のトランジスタのレベルでモデル化する方法が開発されてきた。これらの方法としては、例えば、Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ（ＴＣＡＤ）システムを用いた大規模な解析、及び、“Ｌｅｎｇｔｈ−ｏｆ−Ｄｉｆｆｕｓｉｏｎ”（ＬＯＤ）として知られる方法がある。後者の方法は、Ｒ．Ａ．Ｂｉａｎｃｈｉ他による“Ａｃｃｕｒａｔｅ Ｍｏｄｅｌｉｎｇ ｏｆ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｍｅｃｈａｎｉｃａｌ Ｓｔｒｅｓｓ Ｅｆｆｅｃｔｓ ｏｎ ＭＯＳＦＥＴ Ｅｌｅｃｔｒｉｃａｌ Ｐｅｒｆｏｒｍａｎｃｅ”（ＩＥＥＥ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ，１１７−１２０頁（２００２年１２月））、米国特許出願公報２００２／０１７３５８８（２００３年）、Ｘｕｅｍｅｉ（Ｊａｎｅ）Ｘｉ他による“ＢＳＩＭ４．３．０ Ｍｏｄｅｌ，Ｅｎｈａｎｃｅｍｅｎｔｓ ａｎｄ Ｉｍｐｒｏｖｅｍｅｎｔｓ Ｒｅｌａｔｉｖｅ ｔｏ ＢＳＩＭ４．２．１”（カリフォルニア大学バークレー校（２００３年）、ｈｔｔｐ：／／ｗｗｗ−ｄｅｖｉｃｅ．ｅｅｃｓ．ｂｅｒｋｅｌｅｙ．ｅｄｕ／で入手可能）に記載されている。これらの参照文献は、全て参照することによって本願に援用される。

応力の影響を個々のトランジスタのレベルで解析するには様々な方法があるが、これらの方法によって特徴付けられた挙動から、後で行われる巨視的レベルでの回路解析のための装置の回路レベルのパラメータ（例えば、ＳＰＩＣＥパラメータ）が得られる。こうした解析は、回路が意図したとおりに動作するかどうか、そしてどのくらいのマージンで動作するか、デザイン又はレイアウトを修正する必要があるかどうか等を予測するために有用である。修正が必要な場合、通常、応力解析によって予測よりも弱いことが判明したトランジスタのサイズを拡大するといった、一般的な経験則が適用される。しかし、トランジスタのサイズを拡大すれば、消費電力等の他の性能指標が低下する可能性があるため、妥協が必要となる。更に、トランジスタの性能に対する応力の影響はレイアウトに左右される。集積回路レイアウトに通常見られる不規則性によって、レイアウト全体のトランジスタ間で性能に対する影響量に差が生じるため、こうした種類の妥協は一般に、トランジスタ毎に手動で行わなければならない。更に、自動配置配線ソフトウェアを修正後の回路設計の再レイアウトに用いる場合、修正後のレイアウトが元とは異なるために応力の影響も元とは異なり、元のレイアウトにおける応力の影響を調整するために行われていた回路変更が完全に狂ってしまうこともある。

ここに記載する発明は、回路性能に対する応力の影響とその他の影響をより詳しく説明するために集積回路のレイアウト及び製造プロセスを改善する方法及びシステムを対象としている。本発明の一態様は、集積回路設計において、複数の回路レイアウトセルを相互の間に間隙を設けてレイアウトし、前記間隙の少なくとも一部の所定の間隙夫々に対して、前記所定の間隙に隣接する少なくとも１つの回路レイアウトセル（回路セル）の性能パラメータに対して所望される影響に基づいて所定のデータベースから選択された対応するフィラーセルを挿入するためのシステム及び方法である。前記回路レイアウトセルは複数行に配置され、幾つかの実施形態では、所定の間隙に対して適切なフィラーセルが、所定の間隙の両側に隣接する回路レイアウトセルの性能パラメータに対して所望される影響に基づいて選択される。所定のフィラーセルには、例えば、ダミー拡散領域、ダミーポリシリコン線、Ｎウェル境界の移動、エッチング停止層境界の移動が含まれる。一実施形態では、回路レイアウトセルを、選択されたフィラーセルを収容するために移動させることが可能である。

本発明に係る具体的な実施形態は、以下の図面を参照して説明される。

集積回路設計の典型的なレイアウト領域の平面図。 図１に示された線Ａ−Ａにおけるチップの断面図。 図１のレイアウトのより広い領域を示した図。 図２と同様のレイアウトの別の図。 ディジタル集積回路設計フローの概略図。 本発明の態様の実施に係る図４のステップの一部を示すフローチャート。 図１と同様の対象回路レイアウトセルの両側のフィラーセルデザインの例を示す図。 図１と同様の対象回路レイアウトセルの両側のフィラーセルデザインの例を示す図。 図１と同様の対象回路レイアウトセルの両側のフィラーセルデザインの例を示す図。 図１と同様の対象回路レイアウトセルの両側のフィラーセルデザインの例を示す図。 本発明の態様の実施に係る図４のステップの一部を示すフローチャート。 本発明の態様の実施に係る図４のステップの一部を示すフローチャート。 本発明の態様の実施に係る図４のステップの一部を示すフローチャート。 図４、５、１０、１１、１２に示す各ステップの実施に適したコンピュータシステムの概略ブロック図。

以下の記載は、当業者が製造及び実施できるように提示され、特定の出願の文脈及びその要件において提供される。開示された実施形態への様々な変形は、当業者にとっては既に明らかであり、ここに定義される一般原則は、本発明の精神及び範囲を逸脱することなく、他の実施形態及び出願に適用される。したがって、本発明はここに示す各実施形態に限定されることを意図されておらず、ここに開示された原則及び特徴に一致する最も広い範囲が認められる。

トランジスタのチャネル領域にかかる圧縮応力は、ある種の状況においては性能を高めるが、他の状況においてはトランジスタの性能を低下させる。例えば、シリコンの単結晶の（１００）平面のウェハ表面上の＜１１０＞方向に沿って電流が流れるＮチャネルトランジスタのチャネルに対して、圧縮応力が縦方向又は横方向に掛かると、トランジスタのある性能パラメータが低下する。具体的には、電子及びホールの移動度が低下するため、Ｉｏｎ及びトランジスタのスイッチング速度が２０〜３０％／ＧＰａも低下することがある。したがって、Ｎチャネルトランジスタのチャンネルにおける圧縮応力を低減或いは緩和するレイアウトの強化は、これらのトランジスタの性能を高めると考えられる。別の例では、Ｐチャネルトランジスタのチャネルに横方向に圧縮応力が掛かると、ホールの移動度が低下し、Ｉｏｎ及びトランジスタのスイッチング速度が７０％／ＧＰａも低下することがある。一方、Ｐチャネルトランジスタのチャネルに縦方向に圧縮応力が掛かると、ホールの移動度が向上し、それによってＩｏｎ及びトランジスタのスイッチング速度を９０％／ＧＰａも増加させることができる。したがって、Ｐチャネルトランジスタのチャネルにおける横方向の圧縮応力を低減或いは緩和するレイアウトの強化と、Ｐチャネルトランジスタのチャネルにおける縦方向の圧縮応力を増加させるレイアウトの強化は、当該トランジスタの性能を高めることが期待される。

図１は、集積回路設計における典型的なレイアウト領域１００の平面図である。図１Ａは、図１に示す線Ａ−Ａにおけるチップの断面図である。図１には、２つのＰチャネルトランジスタ１１０及び１１２、２つのＮチャネルトランジスタ１１４及び１１６が示されている。２つのＰチャネルトランジスタは、拡散領域１１８を共有しており、２つのＮチャネルトランジスタは、別の拡散領域１２０を共有している。各トランジスタは、各自の拡散領域と拡散領域を横切るゲート導体によって規定されるチャネルを有する。各トランジスタのドレイン領域及びソース領域は、ゲート導体の両側にある拡散領域の部分である。但し、何れがソースで何れがドレインかは、実装された回路によって決まる。

典型的なＣＭＯＳでは、論理変換素子を形成するために、ゲート導体がＰ型拡散領域とＮ型拡散領域の両方を横切ってＰチャネルトランジスタとＮチャネルトランジスタの両方を定義している。したがって、図１では、ゲート導体１２２は、両方の拡散領域を横切ってトランジスタ１１０及び１１４を定義しており、ゲート導体１２４は、両方の拡散領域を横切ってトランジスタ１１２及び１１６を定義している。典型的な製造プロセスにおけるトランジスタのチャネルは、スペーサ等のゲートスタック（図示せず）の他の構成要素が追加されており、また、ゲートの下部でソースとドレインの各ドーパントが水平方向に拡散しているため、前記ゲート導体そのもの（図の左右）とは多少異なる。ここで使われている「領域」という語は、レイアウトの平面図における２次元の領域を示している。領域「における」応力とは、電流が流れる領域の表面付近の応力のことを言う。ここに述べる実施形態では、領域「における」応力は、前記領域の表面「での」応力と等しいと考える。別の実施形態では、表面下の深奥部での応力を含めてチップの体積内における応力も考慮される。

ここで使用されている、また、図１に示されているトランジスタの「縦」方向とは、トランジスタがオンの時に、ソース・ドレイン間で流れる電流の方向である。一方、「横」方向とは、縦方向に対して垂直な方向であり、電流の流れる方向に対して垂直な方向である。トランジスタの縦方向及び横方向はどちらも、「水平」方向であると考えられ、表面に対して平行な方向を意味する。他の「水平」方向には、表面に対して平行であるが、横方向及び縦方向の両方に対して角度をなして交差している方向（図示せず）が含まれる。「垂直」方向とはチャネルの表面に対して垂直な方向であり、したがって、考えられる全ての水平方向に対して垂直である。レイアウト内の構造の「長さ」とは、縦方向の長さであり、「幅」は横方向の幅を指す。図１のレイアウトから分かるように、チャネルの長さはその幅よりもかなり短い。このことは、論理回路で用いられるトランジスタの典型である。また、図１及び図１Ａでは、レイアウトのＸ、Ｙ、Ｚ座標軸が示されている。主にリソグラフィーを行う時のことを考えて、論理回路設計では通常、全てのトランジスタを同じ向きに配置する。この慣例に倣い、図１のレイアウトでは、４つのトランジスタ全てが、トランジスタの縦方向がレイアウトのＸ方向、横方向がＹ方向となるように方向付けされている。図１Ａに見られるＺ方向は、Ｘ方向及びＹ方向に垂直な方向に相当し、集積回路チップの深さを表している。

更に、ここで使われる「領域」という語は、必ずしも物理的な境界を示す訳ではない。すなわち、１つの「領域」は、複数の「サブ領域」を含むことができ、「サブ領域」も同様に「領域」であると考えられる。したがって、物理的に何らかの定義がされていない領域でも、拡散領域内の領域を示すと考えるのが妥当である。図１Ａでは、複数のソース拡散領域とドレイン拡散領域が１つの拡散領域全体を共有している。更に別実施形態では、ソース領域、ドレイン領域、チャネル領域は、それら全部で水平方向に拡散領域全体と同じ領域を占めている。更に別実施形態では、ソース及びドレイン拡散領域は、チャネル領域（例えばＳｉ）とは異なる材料（例えばＳｉＧｅ）からなる。これらの場合の全てにおいて、ソース拡散領域及びドレイン拡散領域は、何れも、拡散領域「の少なくとも一部」を形成していると言え、チャネル領域は、物理的に定義される前であっても存在すると言える。

また、図１は、電源拡散バス１２６と接地拡散バス１２８を示している。典型的には、金属レールがこれらの拡散バスに重畳しているが、本論は、主に、レイアウト特性の平面図に関して述べているため、参照されるものが拡散バスであっても、金属レールであっても、大して違いはない。したがって、ここでは便宜的に、バスとレールをどちらも、単に「導体」と呼ぶことにする。

図１から分かるように、各トランジスタとその拡散領域は、電源導体と接地導体の間に水平に並んで配置されている。電源導体と接地導体、及び、他の電圧の電源供給導体を、ここではまとめて「電源供給導体」と称する。

図２は、図１のレイアウトよりも広範囲の領域を示している。図２に示されているように、このレイアウトには、Ｘ方向におけるチップのほとんど又は全てに亘って延伸する電源供給レール（導体）が含まれている。このような構成は、ＡＳＩＣ、標準的なセル、ＦＰＧＡに特別に限ったものではなく、一般的に見られる。電源供給導体１２６及び１２８（図１）は図２にも示されている。典型的な２電圧回路（電源及び接地）では、レールが電源と接地がＹ方向に交互に入れ替わり配置されている。論理回路のトランジスタは、一対のレール間、通常は、図２の２１０、２１２、２１４等の個々のセル又はマクロセル内に並んでレイアウトされている。典型的には、各セルは、Ｙ方向には全て同じサイズであるが、Ｘ方向ではサイズが異なる。例えば、セル２１２は、図１に示される２つの拡散領域を持つ４つのトランジスタを備える。図２のセル２１４は、各拡散領域を小さな長方形で表しており、レールの間の、各拡散領域の外側の領域は酸化物を含むＳＴＩ領域である。従来では、これらすべてのＳＴＩ領域は、トランジスタのチャネル内も含めて、各拡散領域に対して、縦方向及び横方向に圧縮応力を及ぼす。伸張性のあるＳＴＩも使用可能であり、この場合、装置に対して圧縮ＳＴＩとは反対の影響を及ぼす。

図１に戻って、４つのチャネル領域に印加されるＳＴＩ誘起の圧縮応力の様々な構成要素を示すために矢印が挿入されている。この図から、応力が縦方向にも横方向にも印加されることが分かる。横方向の応力の構成要素の内幾つかは、図１Ａにも示されている。上述のとおり、全てのこうした応力の構成要素は、Ｐチャネルトランジスタ１１０及び１２０の性能を高める傾向がある縦方向の応力を除いて、各トランジスタの性能を低下させる傾向がある。性能を高める応力の構成要素は、図１では黒塗りの矢印で示されている。特に、横向きの応力の構成要素は全て性能を低下させることは注目に値する。

図３は、図２と同様のレイアウトの別の図である。図３では、通常のようにセルが複数行に並んでおり、最初にセルを配置した後、当該レイアウトには複数の間隙が広く存在する。図３に示されたセルは、回路設計から得られるため、ここではしばしば「回路レイアウトセル」と呼ばれる。セル内のほとんどのトランジスタは、通常、縦方向が行に沿って（図３では水平方向に）長くなるような向きに配置されている。回路レイアウトセル間の間隙は、各セルと同じ行にあり、各間隙（但し、恐らく行端部の間隙は除く）は、同じ行の一対の回路レイアウトセルに隣接している。ここで使われている「隣接する」という語は、「隣にある」という意味である。２つの「隣接する」ものは、互いに接していても接していなくてもよいが、間に同じ種類のものが存在することはない。例えば、２つの特定のセルの「隣接」とは、これら２つのセルが間隙で分離されていても、これらの間に第３のセルが存在しないことを示唆している。異なる種類の２つのもの（例えば、セルと間隙）は、これらの間にどちらかの種類の他のものがない場合、ここでは、互いに「隣接」していると考える。

間隙の高さは、同一行における他のセルと同じであるが、幅はそれらとは異なる。間隙の幅は、配置配線システムによって、同システムが行に沿った回路セルの位置を最適化する時に決定される。セルの配置を最適化するにあたって従来より、回路密度の最大化、混雑回避、タイミングの考慮（２以上の信号パス間での遅延の最小化、或いは、遅延の均一化等）、配電についての考慮といった、多くの検討がなされている。配置配線システムは、考慮する因子の夫々を量子化するコスト関数を展開し、所定の優先順位に従ってそれらを重み付けするやり方で、それらを組み合わせる。そして、コスト関数を最小化する回路セルの配列を繰り返し模索する。

回路セルがレイアウト行に配置されると、典型的なシステムは、電源／接地とトランジスタウェルにおける連続性を維持するために、各間隙にフィラーセルを追加する。これらのフィラーセルの内部は空に近い状態でもよく、設計の最適化のためにダミーの機能、或いは、能動的な機能を含むこともある。従来のレイアウトでは、フィラーセルの内容は、隣接する回路セルの内容には依存しない。

システムフロー
図４は、ディジタル集積回路の設計フローの概略図である。高レベルでは、プロセスは、製品アイデアで始まり（ステップ４００）、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ：電子設計自動化）ソフトウェア設計プロセス（ステップ４１０）で実現される。設計が終了すると、製造プロセス（ステップ４５０）及びパッケージ・組み立てプロセス（ステップ４６０）を経て、最終的に集積回路チップが完成する（結果４７０）。

ＥＤＡソフトウェア設計プロセス（ステップ４１０）は、単純化のために線状に示された複数のステップ４１２〜４３０からなる。実際の集積回路設計プロセスでは、ある設計を行うには、テストに合格するまでステップを後戻りしなければならない。同様に、実際の設計プロセスでは、これらのステップの順番及び組合せが異なる。したがって、ここでは、特定の集積回路に関する具体的な、或いは、推奨される設計フローではなく、状況及び一般的な説明によって詳細を述べる。

ＥＤＡソフトウェア設計プロセス（ステップ４１０）の要素ステップについて簡単に説明を行う。

システム設計（ステップ４１２）：設計者は、実装したい機能を記述し、機能の改善、コストの確認等の仮の計画を行うことができる。ハードウェアとソフトウェアの基本設計概念の分割はこの段階で行われる。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、Ｍｏｄｅｌ Ａｒｃｈｉｔｅｃｔ、Ｓａｂｅｒ、Ｓｙｓｔｅｍ Ｓｔｕｄｉｏ、Ｄｅｓｉｇｎ Ｗａｒｅ^(R)がある。

ロジック設計及び機能検証（ステップ４１４）：この段階では、ＶＨＤＬ又はＶｅｒｉｌｏｇコードでシステムのモジュールが記述され、機能の精度について設計が確認される。より具体的には、特定の入力刺激に対して正しい出力が確実に行われるように設計が確認される。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、ＶＣＳ、ＶＥＲＡ、Ｄｅｓｉｇｎ Ｗａｒｅ^(R)、Ｍａｇｅｌｌａｎ、Ｆｏｒｍａｌｉｔｙ、ＥＳＰ、ＬＥＤＡがある。

合成及びテスト設計（ステップ４１６）：ここで、ＶＨＤＬ／Ｖｅｒｉｌｏｇがネットリストに変換される。ネットリストは、対象となる技術に合わせて最適化することができる。更に、完成したチップを確認するためのテストが設計され、実施される。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ^(R)、Ｐｈｙｓｉｃａｌ Ｃｏｍｐｉｌｅｒ、Ｔｅｓｔ Ｃｏｍｐｉｌｅｒ、Ｐｏｗｅｒ Ｃｏｍｐｉｌｅｒ、ＦＰＧＡ Ｃｏｍｐｉｌｅｒ、Ｔｅｔｒａｍａｘ、Ｄｅｓｉｇｎ Ｗａｒｅ^(R)がある。

ネットリストの検証（ステップ４１８）：このステップでは、ネットリストが、タイミング制約に従っているか、及び、ＶＨＤＬ／Ｖｅｒｉｌｏｇのソースコードと一致しているかについて確認する。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、Ｆｏｒｍａｌｉｔｙ、ＰｒｉｍｅＴｉｍｅ、ＶＣＳがある。

設計計画（ステップ４２０）：ここでは、チップの全体の平面図が構成され、タイミング及び最上位の配線に関して解析が行われる。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、Ａｓｔｒｏ、ＩＣ Ｃｏｍｐｉｌｅｒがある。

物理的実装（ステップ４２２）：このステップでは、配置（回路要素の位置決め）及び配線（回路要素の接続）が行われる。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、Ａｓｔｒｏ及びＩＣ Ｃｏｍｐｉｌｅｒがある。本発明の幾つかの態様は、このステップ、或いは、そのすぐ後に行われる。

解析及び抽出（ステップ４２４）：このステップでは、回路機能がトランジスタレベルで検証され、これにより順に仮定の微調整が行われる。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、ＡｓｔｒｏＲａｉｌ、ＰｒｉｍｅＲａｉｌ、ＰｒｉｍｅＴｉｍｅ、ＳｔａｒＲＣ／ＸＴがある。本発明の幾つかの態様は、このステップにおいても同様に行うことができる。

物理的検証（ステップ４２６）：このステップでは、製造、電気に関する問題、リソグラフィーに関する問題、回路に関して正確であるかを確認する様々な機能が実行される。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、Ｈｅｒｃｕｌｅｓがある。

テープアウト（ステップ４２７）：このステップでは、完成品のチップを製造するためにリソグラフィーに使用されるマスクの製造のための「テープアウト」データを提供する。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、ＣＡＴＳ（Ｒ）製品群がある。

分解能向上（ステップ４２８）：このステップは、レイアウトの幾何学的操作を行い、設計の製造可能性を向上する。このステップで使用されるシノプシス インコーポレイテッドのＥＤＡソフトウェア製品には、例えば、Ｐｒｏｔｅｕｓ、ＰｒｏｔｅｕｓＡＦ、ＰＳＭＧｅｎがある。

マスク準備（ステップ４３０）：このステップでは、マスク自体の書き込みを行う。

図５は、本発明の態様の実施に係るステップ４２２及び４２４（図４）の部分を示したフローチャートである。本願における全てのフローチャートと同様に、実現される機能に影響しない範囲で、図５のステップの多くを、組合せて実施、平行して実施、或いは、異なる順番で実施することができる。図４のステップ４００及び４１２〜４２０に大体対応するステップ５１０において、設計者は回路設計を特定する。ここで使用されている「集積回路設計」とは、ＶＨＤＬからの合成後で、且つ、レイアウト前のトランジスタレベルの設計を意味する。設計者は、集積回路設計を、トランジスタレベルで特定することによって、或いは、もっと高いレベルで特定して、手動或いは自動で１以上のサブステップを経てトランジスタレベルに変換することによって、「特定」することができる。

ステップ５１２では、回路設計に対し「配置」処理が行われ、任意で「配線」処理も行われ、「レイアウト」が完成する。ステップ５１２は、大まかに言えばステップ４２２（図４）の一部に相当する。ここで使用される「レイアウト」は、製造プロセスで形成された時に集積回路装置の物理的特徴を定義する複数のマスクの一部を定義している。これらの特徴には、トランジスタのソース領域、ドレイン領域、チャネル領域、拡散領域、ＳＴＩ領域等が含まれ、これらの特徴全体で集積回路設計で指定されたトランジスタ等の回路構造が定義される。ここで使用される用語「レイアウト」によって定義されるマスクに対して、それらの製造が完了する前にステップ４２６〜４３０（図４）等の１以上の後処理ステップを実施しても構わない（通常は行う）。通常、レイアウトは全ての製造プロセスステップに関するマスクを定義するが、本発明の幾つかの態様に関しては、集積回路設計は、全てのマスクを定義するレイアウトのポイントよりも手前のポイントでコンパイルすれば十分である。例えば、幾つかの態様では、レイアウトは、配線層及びビア層の形成等を行う所謂「バックエンド」製造ステップのためのマスクの定義をこの時点ではまだ行わなくてもよい。

ステップ５１４では、公知であり、今後開発される可能性のある様々なプロセスをレイアウトの強化に用いることができる。これらのプロセス自体は、本発明にとって重要ではない。

ステップ５１６では、所定の専用のフィラーセルを選択し、セルの間隙に挿入する。これらのフィラーセルは、隣接する回路セルの性能パラメータを調整するためにあらかじめ設定されており、電源／接地とトランジスタのウェルの連続性を維持するためだけを意図した従来のフィラーセルとは異なる。一実施形態では、フィラーセルは選択され、レイアウトの全ての間隙に挿入される。間隙の数は相当数になるが、間隙の片側或いは両側にあるセルのレイアウト特性によってインデックスが付けられた所定のテーブルからフィラーセルを選択することによって、プロセスをかなり容易にすることができる。別の実施形態では、選択セルの両側の間隙のみにフィラーセルを挿入する。例えば、選択セルを、クリティカルな信号パス上にあるセルのみとする。クリティカルな信号パス上にあるセルの一覧は、通常、配置配線システム、或いは、予備レイアウトの公知の解析により既に分かっている。

また、ここで「受動的な」実施形態と呼ばれる一実施形態では、選択された間隙が、レイアウト内での回路セルの位置は変えずに、フィラーセルで埋められている。ここで「能動的な」実施形態と呼ばれる別の実施形態では、幅の広い所定のフィラーセルを収容するために間隙の幅を増やす目的、或いは、幅の狭い所定のフィラーセルを当該フィラーセルの両側にある回路セルと接触する（それによって適切に作用する）ように収容するために、間隙の幅を減らす目的で特定のセルを移動させることができる。幅の広い所定のフィラーセルを収容するためにセルを移動させた場合、通常、当該セルは同じ行内を移動することになる。しかし、幾つかの実施形態では、回路セルを異なる行（通常は隣の行）に移すことも可能である。これらの実施形態は、ここでは「能動的な」実施形態と称する。

回路セルを移動させた場合、回路セルの配置は、移動の前後で「位相同形」となることが望ましい。ここで使用されている「位相同形」とは、レイアウト回路セルの２つの配置の内、１つの配置がどの配線も切断することなく、或いは、配線（或いはその一部）を別の層に再配線することなく、他方に変形させることができる場合、当該２つの配置は「位相同形」であると言える。配線の一部を別の層に移動させることを除いて、配線の伸張、移動、方向転換、再配線によって、位相同形が崩れることはない。２つの配置が位相同形のルールを破るものであったとしても、実際はやはり位相同形の関係にある場合がある。なぜなら、重要なルールを破ることなく、一方を他方に変形させることが可能であるためである。例えば、一方が、層の変更が避けられる場合に、層を変更する必要のある方法で配線を再配線したとしても、層を変更した再配線は、それ自体では位相同形を崩すことにはならない。位相同形は、ルールを破ることが避けられない場合にのみ損なわれる。

ステップ５１８において、更に他のレイアウトを強化するプロセスを行うことができる。繰り返しになるが、これらのプロセスは、既に公知であるか、今後開発される可能性があるが、それ自体は本発明では重要ではない。

ステップ５２０において、フィラーセルによって対処された回路セルの性能パラメータ、及び、他のレイアウトの強化が妥当かどうかを決定する。また、ステップ５１６で回路セルを移動した場合、ステップ５１２において配置配線システムによって事前に行われた最適化の幾つかの効果が低下すると思われる。この場合、ステップ５２０において、回路セルの性能パラメータの改善と、配置配線システムによって考慮されたその他のコスト因子の悪化とのトレードオフが妥当かどうかを決定する。もし妥当な場合、ユーザは、解析及び抽出ステップ４２４、等のＥＤＡプロセスのその後のステップへ進むことができる（ステップ５２２）。ここでは、応力の影響に関して修正されたレイアウトは、ステップ５１２から自動生成されたレイアウト「に依存して」形成されたと称する。また、所定のレイアウトは、先行するレイアウトから影響を受けた場合、先行するレイアウト「に依存して」形成される。ステップ５１２のレイアウトと前記所定のレイアウトとの間に行われる中間のステップ又は期間がある場合、或いは、他のステップがある場合でも、前記所定のレイアウトは、やはり、先行するレイアウト「に依存して」いると言える。中間のステップにおいて１以上のレイアウトを組み合わせる場合、前記所定のレイアウトは、先行するレイアウトの夫々「に依存して」形成されたと考えられる。

ステップ５２０で参照される回路セルの性能パラメータは、更に高いレベルの機能のシミュレーションで使用可能なセルのパラメータである。例えば、回路セルにＣＭＯＳインバータが含まれる場合、電力損失、スイッチング速度、駆動強度、入力容量等の性能パラメータが使用される。回路に１つのトランジスタを含む場合、ＳＰＩＣＥパラメータ等の性能パラメータが使用可能である。このＳＰＩＣＥパラメータには電子移動度、Ｉｏｎ、トランジスタのスイッチング速度が含まれる。一実施形態では、ステップ５２０で参照される性能パラメータは、更に高いレベルのパラメータであり、１以上の回路セルの機能を含んでいる。例えば、信号パスにおける遅延の合計時間は、ステップ５２０で評価される性能パラメータとして使用される。ここで言う「パラメータ」とは、単なるスロットか容器に過ぎないと考えられ、それ自体は値ではない。しかし、特定の回路又は構造では、パラメータは値を持ち得る。本論ではそうした値を特定のパラメータの「値」と称する。

フィラーセルの種類
フィラーセルを選択、挿入するステップ５１６について詳細に述べる前に、ここで利用可能とされる所定のフィラーセルのデザインの種類、及び、隣接する回路セルに対してフィラーセルが及ぼす影響について述べる。ここで述べる実施形態では、フィラーセルは、拡散領域、ポリシリコン線、コンタクト、ウェル境界の移動、エッチング停止層境界の移動からなる５種類の構造を備え、これらは隣接する回路セルに影響を及ぼす可能性がある。これらは全て、回路には電気的に接続されていないダミー構造である。

フィラーセルの拡散領域は、隣接する回路セルに対して縦方向に（行の長さに沿って）働く圧縮応力を低減する傾向がある。回路セルのトランジスタは、通常、行の長さに沿った縦方向を向いているため、フィラーセルの拡散領域は、隣接する回路セルのトランジスタのチャネルに対して働く縦方向の圧縮応力を低減する傾向があると思われる。結果として、当該拡散領域は、隣接するＰチャネルトランジスタのスイッチング速度及びＩｏｎを低下させ、隣接するＮチャネルトランジスタのスイッチング速度及びＩｏｎを増加させる傾向がある。したがって、スイッチング速度とＩｏｎを最大化させることが望ましい場合、隣接するＮチャネルトランジスタに対して縦方向に配置された拡散領域を持ち、隣接するＰチャネルトランジスタに対しては縦方向に配置された拡散領域を持たないフィラーセルを選択することが望ましい。こうした配置は、図６に示されており、図１のセル６１４の両側にあるフィラーセル６１０及び６１２は夫々、回路セル６１４のＮチャネルトランジスタの拡散領域１２０に対して縦方向に配置された拡散領域６１６及び６１８を含み、回路セル６１４のＰチャネルの拡散領域１１８に対しては縦方向に配置された拡散領域を含まない。

最終目的の装置のホールド・タイム要件を満たすために信号パスに少なくとも特定の遅延を含む必要がある場合のように、時には、スイッチング速度、Ｉｏｎを増加させるのではなく、低下させた方が望ましい場合もある。このような場合は、回路セル６１４のＰチャネルトランジスタの拡散領域１１８に対して縦方向に配置された拡散領域を含み、回路セル６１４のＮチャネルトランジスタの拡散領域１２０に対しては縦方向に配置された拡散領域を含まないフィラーセル６１０及び６１２が選択される。

最も近い拡散領域境界が、隣接する回路セルの最も近いトランジスタに近ければ近い程、影響は大きくなる。したがって、本実施形態では、フィラーセルの端部から拡散領域境界までの距離が異なる２又は３のフィラーセルのデザインが利用可能である。更に、上述の「受動的な」実施形態では、フィラーセルを挿入して間隙を埋めるか、或いは、１以上のフィラーセルを挿入して間隙を埋めなければならない。したがって、必要に応じて様々な幅のフィラーセルのデザインが利用できる。

更に、挿入されたフィラーセルが間隙の反対側にある回路セルに及ぼす影響を制御することが重要となる場合もある。これは、後者の回路セルがクリティカルな信号パスの一部である場合に特に重要である。これらを考慮するには、２つの異なる方法を用いることができる。一実施形態では、幅が間隙の幅の半分であるデザインのフィラーセルが利用できる。すなわち、左隣の回路セルにとって必要な条件を満たしたデザインのフィラーセルを間隙の左側に挿入し、右隣の回路セルにとって必要な条件を満たしたデザインのフィラーセルを間隙の右側に挿入する。別の実施形態では、左隣の回路セルに対する第１の所望の効果、及び、右隣の回路セルに対する第２の所望の効果を持ったデザインのフィラーセルが利用できる。

フィラーセルのダミー拡散領域の形状及び近接性は、少なくとも２つの異なるメカニズムにより、隣接する回路セルの性能パラメータに影響を及ぼす。１つ目のメカニズムは、回路セルのトランジスタチャネルにおける応力の低下であり、これについては上述した通りである。ダミー拡散領域の形状及び近接性は、光学近接効果によっても、隣接する回路セルの性能に影響を及ぼす可能性がある。通常、光学近接効果は、望ましくないものであり、訂正すべきものと考えられている。しかし、ここでは隣接する回路セルの拡散領域の形状又はサイズに関して所望する影響を有するフィラーセルデザインを選択することによって、光学近接効果を有利に用いることができる。

主に、ゲートスタック層の上層部にコンタクトエッチング停止層（ＣＥＳＬ）を備える製造プロセスにおいて、隣接する回路セルに影響を及ぼすフィラーセルデザインの第２の構造は、ダミーポリシリコン線である。一般に、製造プロセスにおいてゲートスタックの形成後、キャップ層とも呼ばれるコンタクトエッチング停止層（ＣＥＳＬ）がウェハの上に形成される。この層は、窒化物材料で形成されることが多く、一般に、−２．５ＧＰａまでの様々な圧縮応力、及び、＋１．５ＧＰａまでの様々な伸張応力によって事前に歪みを加える形成に用いられる。ここで残った応力は、トランジスタのチャネル領域と結合して、トランジスタの性能を高めるか、或いは、低下させる。幾つかの製造プロセスにおいては、伸張応力によって歪んだキャップ層がウェハ上に堆積し、Ｐチャネルトランジスタの上層部でエッチングされる。他の製造プロセスでは、圧縮応力によって歪んだキャップ層がウェハ上に堆積し、Ｎチャネルトランジスタの上層部でエッチングされる。更に第３のタイプの製造プロセスにおいては、第１の材料からなる層が初めに堆積し、第１のタイプのトランジスタの上層部でエッチングされ、次に、第２の材料からなる層が堆積し、第２のタイプのトランジスタの上層部でエッチングされる。最後のプロセスは、ＤＳＬ（デュアル・ストレス・ライナー）と呼ばれる。上記３つのタイプのプロセス全てにおいて、２つの材料間の界面は、通常、Ｎチャネル拡散領域とＰチャネル拡散領域の中間にあり、大まかに言えば、Ｎウェル及びＰウェルの埋め込み領域の端部に一致する。したがって、結果的に形成されるキャップ層は、Ｎチャネルトランジスタに対して伸張応力を印加しているか、或いは、Ｐチャネルトランジスタに対して圧縮応力を印加しているか、或いはその両方である。歪みの入ったキャップ層材料からの縦方向の圧縮応力は、トランジスタチャネル領域と結合してＰチャネルトランジスタの性能を改善し、縦方向の伸張応力は、トランジスタチャネル領域と結合してＮチャネルトランジスタの性能を改善することができる。

トランジスタチャネルにおいて、応力が性能に対して大きな影響を持つ深さは、ウェハの表面か、もしくは、その直下であり、キャップ層よりもかなり下である。したがって、キャップ層からウェハ表面への応力の結合を制御良く乱すことによって、トランジスタチャネルにかかる応力の量を制御、或いは、微調整することができる。キャップ層は、ウェハ上に配置されたポリシリコン構造の上に乗り上げているので、隣接するフィラーセル内で横方向に延伸している近くのダミーポリシリコン線を用いて、当該結合に影響を及ぼすことができる。

図７は、図１にも示されているセル６１４の両側に、２つのフィラーセル７１０及び７１２を示している。これらのフィラーセルは、回路セル６１４付近に横方向に延伸するポリシリコン線を備え、それにより、コンタクトエッチング停止層から回路セル６１４のトランジスタチャネル領域への（圧縮又は伸張）応力の結合を低減している。ポリシリコン線７１６及び７１８は、回路セル６１４のＰチャネル拡散領域の縦方向の両側に配置されており、ポリシリコン線７２０及び７２２は、回路セル６１４のＮチャネル拡散領域の縦方向の両側に配置されている。図７の実施形態は、２つのキャップ層材料が図７の点線７２４で示された境界線で接するデュアル・ストレス・ライナーを用いている。圧縮材料はＰチャネルトランジスタの上層部（図の上半分の行）に配置され、伸張材料はＮチャネルトランジスタの上層部（図の下半分の行）に配置されている。したがって、図７の実施形態で示されている全てのポリシリコン線７１６、７１８、７２０、７２２は、回路セル６１４のトランジスタチャネル領域に対する縦方向の応力の結合を低減する傾向があり、更に、トランジスタのスイッチング速度及びＩｏｎを低減する傾向がある。上述の拡散構造と同様に、上半分又は下半分の行におけるポリシリコン線の有無が異なる（有る場合はフィラーセルの端部からの距離が異なる）デザインのフィラーセルを用いることによって、回路セルの性能パラメータを増減させることができる。拡散構造に関する上記の他の変形例は、ポリシリコン構造を有するフィラーセルデザインにも利用可能である。

ダミー拡散領域と同様に、フィラーセルのポリシリコン線の形状及び近接性は、トランジスタチャネルにおける応力の低下によってだけでなく、光学近接効果によっても隣接回路セルの性能パラメータに影響を及ぼす。ダミーポリシリコン構造は、隣接する回路セルのトランジスタゲート構造の（縦方向における）形状及び長さに対して影響を及ぼすため、光学近接効果は、ダミー拡散領域の場合よりもダミーポリシリコン構造の場合の方が重要となる。多くのトランジスタの性能パラメータは、ゲートの形状及び長さに対して非常に感度が高い。ダミーポリシリコン線を用いたフィラーセルデザインの選択は、応力の影響だけでなく、光学隣接効果も考慮に入れる必要がある。

主に、ゲートスタック層の上層部にコンタクトエッチング停止層を備える製造プロセスにおいて、隣接する回路セルに影響を及ぼすフィラーセルデザインの第３の構造は、ダミーコンタクトである。ダミーコンタクトは、ポリシリコン線とほぼ同様に、隣接するトランジスタチャネル領域に対する応力を緩和する。しかし、通常はダミーコンタクトの寸法が小さいため、その効果は小さい。光学近接による効果は更に小さく、これもダミーコンタクトが非常に小さいためである。それにもかかわらず、ダミーコンタクトの数と配置が異なる様々なフィラーセルデザインを用いることによって、例えば、隣接する回路セルの性能パラメータの非常に微細な調整が可能となる。上述した、ダミーポリシリコン構造を有するフィラーセルデザインを選択する際に考慮したことの多くが、ダミーコンタクトを有するフィラーデザインを選択する際にも当てはまる。

更に、隣接する回路セルに影響を及ぼすフィラーセルデザインの第４の構造は、ウェル境界の移動である。典型的なＣＭＯＳ装置では、Ｎチャネルトランジスタが、Ｐ型基板に直接、或いは、基板内に形成されているＰ型ウェル（Ｐウェル）に形成されており、Ｐチャネルトランジスタが、基板内に形成されているＮ型ウェル（Ｎウェル）に形成されている。回路セルにおいては通常、Ｐチャネルトランジスタの全てが、回路セルの上半分全体に広がる単独のＮウェル内に形成されており、Ｐウェルを使用する場合は、全てのＮチャネルトランジスタが、回路セルの下半分全体に広がる単独のＰウェル内に形成されている。従来のフィラーセルでは、自身の上半分全体にＮウェルを備えることにより、ウェルがセルの行全体に沿って縦方向に延伸している。Ｐウェルを用いる場合は、Ｐウェルも同じ理由でフィラーセルの下半分に延伸している。Ｎウェルの境界は、通常、回路セル内を縦方向に延伸する直線で定義される。

ウェルは、通常、基板上にレジストを形成、パターニングした後、レジストに覆われていない領域に、高エネルギー注入プロセスでドーパントを注入することによって形成される。これらのドーパントは、レジストの側面から活性化領域に向かって水平方向に拡散することによって、余分なドーパントがトランジスタチャネル領域に注入されることが知られている。この効果は、「ウェル近接効果」として知られている。したがって、ウェルのレジストマスクの端部に近いトランジスタは、閾値電圧Ｖｔが上昇する。

図８は、フィラーセルデザインを用いて、回路セルの特定のトランジスタにおけるＶｔを制御して増加させる方法を示した図である。図８には、図１にも示されている回路セル６１４の両側に２つのフィラーセル８１０と８１２が示されている。回路セル６１４、その左右に隣接するフィラーセル８１０及び８１２内には、夫々、Ｎウェル８１４、８１６、８１８が示されており、鎖線で境界が示されている。２つのフィラーセルでは、Ｎウェルの境界が内側に向かって移動しており、それによって、２つのＮウェルの境界が、Ｐチャネルトランジスタと縦方向に並んで、回路セル６１４の両側付近に形成されている。製造において、Ｎウェル８１６及び８１８は、レジストをウェハ上に堆積し、Ｎウェルの注入を行う領域の上層部にあるレジストをエッチングすることによって形成される。境界の移動により、当該レジストは、回路セル６１４の両側付近に横向きの側壁を備えることになる。高エネルギーによる注入の間、Ｎウェルドーパントの中には、これらの側壁に拡散するものもあり、それらのドーパントは隣接する回路セル内の隣接するＰチャネルトランジスタのチャネル領域に拡散する。したがって、これらのフィラーセルデザインは、回路セル６１４の隣接するＰチャネルトランジスタの閾値電圧を増加させる傾向がある。

図９は、ウェル境界の使用法についての別の変形例を示しており、（回路セル６１４内の）９１４、（回路セル６１４の両側のフィラーセル内の）９１６及び９１８等のＰウェルを形成する製造プロセスで有効である。図９では、各フィラーセルのＰウェルの境界が、内側に向かって移動しており、それによって、２つのＰウェルの境界が、Ｎチャネルトランジスタと縦方向に並んで、回路セル６１４の両側付近に形成されている。製造において、Ｐウェル９１６と９１８は、レジストをウェハ上に堆積し、Ｐウェルの注入を行う領域上のレジストをエッチングすることによって形成される。境界の移動により、当該レジストは、回路セル６１４の両側付近に横向きの側壁を備えることになる。高エネルギーによる注入の間、Ｐウェルドーパントの中には、これらの側壁に拡散するものもあり、それらのドーパントは隣接する回路セル６１４内の隣接するＮチャネルトランジスタのチャネル領域に拡散する。したがって、これらのフィラーセルデザインは、回路セルの隣接するＮチャネルトランジスタの閾値電圧を増加させる傾向がある。

更に、隣接する回路セルに影響を及ぼすフィラーセルデザインの第５の構造は、エッチング停止層境界の移動である。上述のとおり、製造プロセスにおいて、ゲートスタックが形成された後、コンタクトエッチング停止層、すなわち、キャップ層が通常はウェハ上に形成される。幾つかの製造プロセスでは、エッチング停止層としてＮチャネルトランジスタの上層部に伸張応力のかかったキャップ層が形成され、他の製造プロセスでは、エッチング停止層としてＰチャネルトランジスタの上層部に圧縮応力のかかったキャップ層が形成される。ＤＳＬ（デュアル・ストレス・ライナー）製造プロセスでは、エッチング停止層として両方のキャップ層が形成される。３つのプロセス全てにおいて、エッチング停止層材料は、通常、Ｎチャネル拡散領域とＰチャネル拡散領域の中間に境界（ここではエッチング停止層境界と称する）を有する。

通常、エッチング停止層のパターニングに用いられるマスクは、Ｎウェル注入のパターニングに用いられるものと同じであるため、エッチング停止層境界は、Ｎウェル境界と一致する。したがって、上で述べたように、従来のフィラーセルは、セルを縦方向に延伸するＮウェルを備え、エッチング停止層の境界は、Ｎウェルの境界と同様に、回路セル内を縦方向に延伸する直線で定義される。しかし、図８と図９に示されるように、また、上述したように、この境界は、フィラーセル内を横方向に移動させることができる。図８の実施形態では、フィラーセル内のＮウェルのサイズが減少するように境界が移動すると、フィラーセル内の圧縮応力のかかったエッチング停止層のサイズも減少する。これにより、回路セル６１４のＰチャネルトランジスタのチャネル領域に及ぼされる縦方向の圧縮応力が減少する。したがって、図８のフィラーセルデザインは、回路セル６１４内の隣接するＰチャネルトランジスタのスイッチング速度とＩｏｎを低下させる傾向がある。同様に、図９の実施形態において、フィラーセル内のＰウェルのサイズが減少するように境界が移動すると、フィラーセル内の伸張応力のかかったキャップ層のサイズが減少する。この減少によって、回路セル６１４内のＮチャネルトランジスタのチャネル領域に及ぼされる縦方向の伸張応力が減少する。したがって、図９のフィラーセルデザインは、回路セル６１４内の隣接するＮチャネルトランジスタのスイッチング速度とＩｏｎを低下させる傾向がある。

Ｎウェル注入に使われるマスクとエッチング停止層のパターニングに用いられるマスクが異なる製造プロセスに対して、（もしあるとすれば）エッチング停止層境界の移動と（もしあるとすれば）ウェル注入の境界の移動が異なるフィラーセルデザインが利用できないという理由はない。このように、フィラーセルを適切に選択することにより、回路セル内のトランジスタの閾値電圧は、回路セル内のトランジスタのスイッチング速度、Ｉｏｎ等の他の性能パラメータから独立して調整が可能となる。

更に、上述の拡散領域構造、ポリシリコン構造、コンタクト構造の場合と同様に、フィラーセルのデザインにおいて、Ｎウェル境界及び／又はエッチング停止層境界を上又は下に移動し、この移動の量を様々に変更し、フィラーセルの左側又は右側の境界、或いは、両方からの距離を変更することによって、回路セルの性能パラメータを所望する形で調節することができる。上述の他の構造に関する他の変形例は、Ｎウェル及びエッチング停止層を様々に変更したフィラーセルデザインにも利用可能である。

他と同様に、上述の５種類の構造の何れか又は全て、及び、夫々の変形を用いれば、所定のフィラーデザインが提供できることが分かる。一実施形態では、所定のフィラーセルデザインは、各構造を形成するための特定のマスク層、すなわち、拡散領域構造用の拡散マスク、ポリシリコン構造用のポリシリコンマスク、コンタクト構造用のビアマスク、Ｎウェル境界の移動用のＮウェルマスクに対して個別に提供される。レイアウトシステムは、マスク層の夫々から、左側又は右側に隣接する回路セル、又は、両隣の回路セルの性能パラメータに対して所望される影響を生み出すいかなる組合せでも選択することができる。ただし、所定のフィラーセルデザインは夫々、セルにおいて変形の対象となる全てのマスク層に関する組合せを指定することが望ましい。どの場合も、所定のフィラーセルデザインは、左隣の回路セルの性能パラメータに関して所望される影響、右隣の回路セルの性能パラメータに関して所望される影響、フィラーセルの幅、左右に隣接する回路セルの特定のレイアウト特性（ポリシリコン線又はトランジスタ拡散領域境界から間隙に隣接する回路セルの端部までの距離、及び、最も近い拡散領域境界の横方向の位置及び寸法等）に従って、インデックスが付けられたデータベースにまとめることができる。このようにインデックスが付けられてデータベースに格納された所定のフィラーセルデザインを提供することによって、レイアウト強化システムは、非常に単純で迅速な規則に基づいて、検討中の各間隙に挿入するフィラーセルを選択することが可能となる。

ここで使われている「データベース」という用語は、一体化された構造を意味するとは限らない。例えば、２以上の別々のデータベースをまとめて考えた場合、ここで言うところの「データベース」を構成する。ここで述べられているデータベースは、コンピュータメモリ、ハードディスクドライブ、光学装置、他の記憶媒体、その他読み出し可能な記憶装置に配置することができ、かつ／或いは、コンピュータによって読み出し可能な記憶装置の１以上のインスタンス上に展開することができる。ここで使用されている「コンピュータによって読み出し可能な媒体」という用語は、１又は複数のコンピュータによって読み出し可能な記憶装置を指している。

フィラーセルの挿入
方法の説明に戻る。図１０は、フィラーセルを選択及び挿入するステップ５１６（図５）の一実施形態のフローチャートを示している。ステップ１０１０において、有効なフィラーセルを使用した強化対象の全ての回路セルを経由するループ処理が開始される。既に述べたように、様々な実施形態において、レイアウトにおける全ての回路セルか、選択されたセルがこのループの対象となる。図１０の実施形態では、クリティカルな信号パスにある回路セルのみに対して処理が行われる。

ステップ１０１２において、左右について適切なフィラーセルデザインを選択する必要のある現在の回路セルのレイアウト特性が決定される。同様に、左隣の回路セルも処理される場合、当該セルの必要なレイアウト特性が決定され、更に、右隣の回路セルも処理される場合、当該セルの必要なレイアウト特性が決定される。

ステップ１０１４において、現在の回路セルの性能パラメータについてどのような影響が望ましいかを決定する（任意で、左側及び／又は右側の隣接セルについても行う）。上述のとおり、通常は、含まれるトランジスタのスイッチング速度及びＩｏｎが増加することが望ましいが、時には、これらのパラメータの値が減少することが望ましい場合もある。また、ＰチャネルトランジスタとＮチャネルトランジスタに対して異なる影響が及ぼされることが望ましい場合もある。更に、Ｖｔを増加させて、リーク電力が減少することが望ましい場合もある。

ステップ１０１６において、現在の回路セルの左隣の間隙に適したデザインを選択するために、現在の回路セルと左隣の回路セルに望ましい影響、及び、夫々のレイアウト特性を用いて、フィラーセルデザインのデータベースにインデックスが付けられる。次に、選択されたフィラーセルは、左隣の間隙に挿入される。同様に、ステップ１０１８において、現在の回路セルの右隣の間隙に適したデザインを選択するために、現在の回路セルと右隣の回路セルに望ましい影響、及び、夫々のレイアウト特性を用いて、フィラーセルデザインのデータベースにインデックスが付けられる。次に、選択されたフィラーセルは、右隣の間隙に挿入される。

ステップ１０２０において、所望する回路セルの全てが処理されたかどうかを判定し、もしそうでなければ、プロセスは、次の回路セルを処理するためにステップ１０１０に戻る。所望する回路セルの全てが処理された場合、ステップ５１６のプロセスは終了する。

図１１は、左隣の間隙を埋めるステップ１０１６の実施形態のフローチャートである。ステップ１１１０において、まず、左隣の回路セルがクリティカルパス上にあるかどうかを判定する。当該回路セルがクリティカルパス上にある場合、続いてステップ１１１２において、現在の回路セルと左隣の回路セルの両方のレイアウト特性、及び、それらに所望される影響に基づいて、左隣の間隙に挿入するフィラーセルデザインを選択する。左隣の回路セルがクリティカルパス上にない場合、ステップ１１１４において、現在の回路セルのみのレイアウト特性、及び、所望される影響に基づいて、左隣の間隙に挿入するフィラーセルデザインを選択する。何れの場合も、「能動的な」実施形態においては、ステップ１１１６で、選択されたフィラーセルに十分な空間が必要な場合は、左隣の回路セルを移動させる。上述したとおり、能動的な一実施形態において、この移動は、現在の行内での移動に限られる。別実施形態では、回路セルは、隣接する行又は隣接しない行へ移動させることができる。何れの場合においても、選択されたフィラーセルに十分な空間を作るために、（左隣の回路セル以外の）他のセルを移動させても構わない。ステップ１１１８において、選択されたフィラーセルは、現回路セルの左隣の間隙に現回路セルと接するように挿入される。ステップ１０１６はステップ１１２０で終了する。

図１２は、右隣の間隙を埋めるステップ１０１８の実施形態のフローチャートを示している。ステップ１０１８に関して、ステップ１２１０では、まず、右隣の回路セルがクリティカルパス上にあるかどうかを判定する。当該回路セルがクリティカルパス上にある場合、続いてステップ１２１２において、現在の回路セルと右隣の回路セルの両方のレイアウト特性、及び、それらに所望される影響に基づいて、右隣の間隙に挿入するフィラーセルデザインを選択する。右隣の回路セルがクリティカルパス上にない場合、ステップ１２１４において、現在の回路セルのみのレイアウト特性、及び、所望される影響に基づいて、右隣の間隙に挿入するフィラーセルデザインを選択する。何れの場合も、「能動的な」実施形態においては、ステップ１２１６で、選択されたフィラーセルに十分な空間が必要な場合は、右隣の回路セルを移動させる。ステップ１２１８において、選択されたフィラーセルは、現回路セルの右隣の間隙に現回路セルと接するように挿入される。ステップ１０１８はステップ１２２０で終了する。

トランジスタに対する応力の影響、及び、トランジスタの性能を向上させる応力の使用方法についてのここでの記述は、現在、半導体産業で使用されている標準的な結晶方位である、ウェハ表面が（１００）面、チャネル方向が＜１１０＞方向のものに適用される。応力の分布は、ウェハ及びトランジスタチャネルの結晶方位によって僅かしか変化しないが、キャリアの移動度に対する応力の影響は、大きさだけでなく符号も大きく変化する。したがって、上述の方法の説明は、任意の結晶方位のウェハ及びトランジスタに対して適用することができるが、フィラーセルにおける各構造の種類及び位置は、各場合毎に調整する必要がある。ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＰ、ＳｉＣ等の化合物半導体にも同じことが言える。

選択されたフィラーセルをレイアウトへ導入することは、回路セルの性能が変わらない場合においても有益である。なぜなら、回路セルの性能が特定のレイアウトにおける位置及び周囲の環境に対して持つ感度を除去、或いは、減少させるだけでも有益だからである。例えば、回路設計に微小な変更が加えられたことによって、結果として得られるレイアウトにおいて特定のトランジスタの位置が変わった場合、更に、応力の影響によってトランジスタのＩｏｎの値がレイアウト内の位置及びその近隣に依存するようになった場合、回路設計におけるこうした微小な変化が、レイアウトのステップの後の工程で、意図しなかった結果を生むことになる。こうなると、設計者は、図４のＥＤＡプロセスにおける上流ステップに戻り、意図しなかった当該結果を訂正しなければならない。回路設計に加えられたこの訂正が、再びレイアウト後の工程に意図しない結果を生み、設計者はまた回路設計を余儀なくされるといったことが起こる。レイアウトにおける自身の位置に対する回路セルの性能の感度を減らす応力変更ステップは、回路設計ステップをレイアウトステップから独立させるのに有効であり、それによって、上流のＥＤＡステップに戻る必要性を減らすことができる。したがって、別実施形態では、図５の決定ステップ５２０は、応力が変更されたレイアウトが、レイアウトに起因する回路セルの性能の変化を除去しているかどうか、及び、コスト関数の他の因子の増加がこの利益を上回るかを問う決定ステップに置き換えることができる。

レイアウトの感度の除去は、特に、スタンダードセルの状況において有益である。なぜなら、レイアウトに依存する応力は、セルの配置、及び、その近隣環境によって、同じセルでもインスタンス間でタイミングにばらつきが生じる。スタンダードセル設計の前提は、好ましくは同じセルデザイン及びレイアウトが、所望する場所において、セルの使用状況を考慮した内部的な調整を要せずに、使用、及び、再使用可能なことである。従って、上記の技術の幾つか又は全ては、セルを外部的な応力の影響から独立させるために、スタンダードセルのレイアウトにおいて使用することができる。例えば、特に、ダミー拡散領域を備えるフィラーセルは、回路セルの両側の間隙に挿入することができ、外部の応力源に起因する内部のトランジスタ間の応力の相互作用を減少させることができる。

図１３は、図４及び５に示した様々なステップを実行するのに適したコンピュータシステム１３１０の概略を示すブロック図である。一実施形態では、１つのコンピュータシステムを用いて全てのステップを実行し、一方、別の実施形態では、異なる複数のコンピュータシステムを用いて、対象ステップのステップを個別に実行する。コンピュータシステム１３１０は、典型的には、バスサブシステム１３１２を介して複数の周辺装置と通信する少なくとも１つの処理装置１３１４を備える。これらの周辺装置には、メモリサブシステム１３２６、ファイル格納サブシステム１３２８を備える格納サブシステム１３２４、ユーザインターフェース入力装置１３２２、ユーザインターフェース出力装置１３２０、ネットワークインターフェースサブシステム１３１６がある。入出力装置によってユーザはコンピュータシステム１３１０とやりとりを行う。ネットワークインターフェース１３１６は、通信ネットワーク１３１８とのインターフェースを含む、外部のネットワークとのインターフェースを提供し、通信ネットワーク１３１８を介して他のコンピュータシステムの対応するインターフェース装置に接続している。通信ネットワーク１３１８は、多くの相互接続されたコンピュータシステム及び通信リンクを備えている。これらの通信リンクは、有線リンク、光リンク、無線リンク、その他情報通信機構である。一実施形態において、通信ネットワーク１３１８はインターネットであり、他の実施形態では、適切なコンピュータネットワークである。

ユーザインターフェース入力装置１３２２は、キーボード、マウス、トラックボール、タッチパッド、グラフィックタブレット等のポインティングデバイス、スキャナー、ディスプレイに組み込まれたタッチスクリーン、音声認識システム、マイク等の音声入力装置、その他のタイプの入力装置を備える。一般的に、「入力装置」という語を使う場合には、情報をコンピュータシステム１３１０、或いは、コンピュータネットワーク１３１８に入力するための可能な限りのあらゆる種類の装置、及び、方法が含まれる。

ユーザインターフェース出力装置１３２０は、ディスプレイシステム、プリンター、ファックス、音声出力装置等の非視覚的表示の何れかを備える。表示サブシステムは、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）等の平面ディスプレイ、投射装置、及び、可視画像を生成する他のメカニズムの何れかを備える。また、表示サブシステムは、音声出力装置を介するなどして非視覚的表示を提供する。一般に、「出力装置」という語を使う場合には、情報をコンピュータシステム１３１０からユーザに、或いは、他のマシンやコンピュータシステムに出力するためのあらゆる可能な種類の装置、及び、方法が含まれる。

格納サブシステム１３２４は、本発明の特定の実施形態の機能を提供する基本的なプログラミング及びデータ構造を格納している。例えば、本発明の特定の実施形態の機能を実施する様々なモジュールが、格納サブシステム１３２４に格納されている。これらのソフトウェアモジュールは、処理装置１３１４によって実行される時に、図４及び図５のコンピュータによって実施されるステップを実行する。

メモリサブシステム１３２６は、典型的には、プログラム実行時に命令とデータを格納するための主ランダムアクセスメモリ（ＲＡＭ）１３３０、及び、固定の命令が格納された読み出し専用メモリ（ＲＯＭ）１３３２を含む複数のメモリを備える。ファイル格納サブシステム１３２８は、プログラム及びデータファイルを永続的に格納し、ハードディスクドライブ、関連する取り外し可能な媒体に伴うフレキシブルディスクドライブ、ＣＤ−ＲＯＭドライブ、光学ドライブ、取り外し可能なメディアカートリッジの何れかを備える。データベース及び本発明の特定の実施形態の機能を実施するモジュールは、ファイル格納サブシステム１３２８によって格納されている。

バスサブシステム１３１２は、コンピュータシステム１３１０の様々な構成要素、及び、サブシステムに、互いに意図した方法で通信させるメカニズムを提供する。バスシステム１３１２は単一のバスとして概略が示されているが、バスシステムの別実施形態として、複数のバスを使用してもよい。

コンピュータシステム１３１０自身は、パソコン、携帯用コンピュータ、ワークステーション、コンピュータ端末、ネットワークコンピュータ、テレビ、メインフレーム、その他データ処理システム、及び、ユーザ装置の何れかを含む、様々なタイプの形態を取り得る。コンピュータ及びネットワークの性質は絶え間なく変わるため、図１３に示したコンピュータシステム１３１０の構成は、本発明の特定の実施形態を表すための具体例に過ぎない。コンピュータシステム１３１０については、図１３に示したコンピュータシステムの構成要素に追加、或いは、削除するなどして、他にも多くの構成が考えられる。

前述の本発明の好ましい実施形態は、説明及び記述のために提供されたものであり、包括的な開示、或いは、本発明をここに開示した形に厳密に限定することを意図していない。多くの変更及び改良が可能であることは、当業者にとって自明である。各実施形態は、本発明の原理及びその実際の応用を最大限に説明するために選択され、記述された。それにより、当業者は、本発明が様々な実施形態をとり、意図する特定の用途に合わせて様々な変形が可能であると理解できる。本発明の範囲は以下の特許請求の範囲とそれに相当するものによって定義される。

Claims (19)

1. 複数のフィラーセルデザインを定義するデータベースと共に使用するための集積回路設計のレイアウト方法であって、
   前記集積回路設計のレイアウトは、前記集積回路設計に従って集積回路装置を製造する際に用いられ、
   前記レイアウト方法は、前記集積回路設計の第１レイアウトを提供する工程と、フィラーセルを挿入する工程を含み、
   前記第１レイアウトは、複数のマスクを規定し、
   前記複数のマスクは、製造プロセスにおいて使用された時に、複数の集積回路の特徴を規定し、
   前記複数の集積回路の特徴は、相互間に間隙を設けて配置された複数の回路レイアウトセルを規定し、
   前記フィラーセルを挿入する工程において、前記間隙の少なくとも一部の所定の間隙の夫々に、前記所定の間隙に隣接する少なくとも１つの前記回路レイアウトセルの性能パラメータに対して所望される影響に基づいて前記データベースから選択された対応するフィラーセルを挿入し、
   前記フィラーセルを挿入する工程において、対象回路レイアウトセルに隣接する間隙に第１フィラーセルを挿入し、
   前記第１フィラーセルは、前記対象回路レイアウトセル内のＮチャネルトランジスタとＰチャネルトランジスタの何れか一方の拡散領域と縦方向に並ぶダミー拡散領域を備え、
   前記縦方向は、対象となるトランジスタのソース・ドレイン間を電流が流れる方向であることを特徴とするレイアウト方法。
2. 前記第１レイアウトにおいて、前記複数の回路レイアウトセルが複数行に亘って配列されており、前記複数行の内の１行において、前記間隙の夫々が、同一行の対応する１対の前記回路レイアウトセルの間に配置されており、
   前記フィラーセルを挿入する工程において、前記所定の間隙の両側に隣接する前記回路レイアウトセルの性能パラメータに対して所望される影響に基づいて、前記対応するフィラーセルが選択されることを特徴とする請求項１に記載のレイアウト方法。
3. 前記性能パラメータが、トランジスタにおける電子の移動度、チャネルに流れる電流Ｉｏｎ、スイッチング速度、信号パス遅延、リーク、電力の内の何れかであることを特徴とする請求項１に記載のレイアウト方法。
4. 前記所望される影響とは、前記性能パラメータを改善することであることを特徴とする請求項１に記載のレイアウト方法。
5. 前記所望される影響とは、前記回路レイアウトセルの近隣のレイアウトに対する前記性能パラメータの感度を低下させることであることを特徴とする請求項１に記載のレイアウト方法。
6. 前記集積回路装置の製造は、前記集積回路装置のゲートスタック層の上層部にエッチング停止層を形成する工程を含み、
   前記フィラーセルを挿入する工程において、対象回路レイアウトセルに隣接する間隙に第２フィラーセルを挿入し、
   前記第２フィラーセルは、前記縦方向に対して直交する横方向に延伸するダミーポリシリコン線を備えることを特徴とする請求項１に記載のレイアウト方法。
7. 前記フィラーセルを挿入する工程において、対象回路レイアウトセルに隣接する間隙に第３フィラーセルを挿入し、
   前記第３フィラーセルは、ダミーコンタクト領域を備えることを特徴とする請求項１に記載のレイアウト方法。
8. 対象回路レイアウトセルが、Ｐチャネルトランジスタの下層部には形成されているがＮチャネルトランジスタの下層部には形成されていないＮウェルを備え、前記Ｎウェルが前記縦方向に延伸するウェル境界を有し、
   前記フィラーセルを挿入する工程において、前記対象回路レイアウトセルに隣接する間隙に第４フィラーセルを挿入し、
   前記第４フィラーセルはＮウェル境界を含み、少なくともその一部は、前記対象回路レイアウトセル内の前記Ｎウェルの前記Ｎウェル境界と同一線上に並んでいないことを特徴とする請求項１に記載のレイアウト方法。
9. 前記集積回路装置の製造は、前記集積回路装置のゲートスタック層の上層部に、前記縦方向に延伸する境界を有するエッチング停止層を形成する工程を含み、
   前記フィラーセルを挿入する工程において、対象回路レイアウトセルに隣接する間隙に第５フィラーセルを挿入し、
   前記第５フィラーセルはエッチング停止層境界を含み、少なくともその一部は、前記対象回路レイアウトセル内の前記エッチング停止層境界と同一線上に並んでいないことを特徴とする請求項１に記載のレイアウト方法。
10. 前記性能パラメータに対して所望される影響には、対象回路レイアウトセル内のＣＭＯＳ回路のトランジスタにおける電子移動度を改善することが含まれ、
    前記第１フィラーセルは、前記対象回路レイアウトセル内のＮチャネルトランジスタの拡散領域に合わせて前記縦方向に配列するダミー拡散領域を備える一方で、前記対象回路レイアウトセル内のＰチャネルトランジスタの拡散領域と前記縦方向に並ぶ拡散領域を備えていないことを特徴とする請求項１に記載のレイアウト方法。
11. 前記性能パラメータに対して所望される影響には、対象回路レイアウトセル内のＣＭＯＳ回路のトランジスタにおける電子移動度を低下することが含まれ、
    前記第１フィラーセルは、前記対象回路レイアウトセル内のＰチャネルトランジスタの拡散領域に合わせて前記縦方向に配列するダミー拡散領域を備える一方で、前記対象回路レイアウトセル内のＮチャネルトランジスタの拡散領域と前記縦方向に並ぶ拡散領域を備えていないことを特徴とする請求項１に記載のレイアウト方法。
12. 前記性能パラメータに対して所望される影響が、少なくとも一部は、応力効果から得られることを特徴とする請求項１に記載のレイアウト方法。
13. 前記性能パラメータに対して所望される影響が、少なくとも一部は、光学近接効果から得られることを特徴とする請求項１に記載のレイアウト方法。
14. 前記性能パラメータに対して所望される影響が、少なくとも一部は、ウェル近接性効果から得られることを特徴とする請求項１に記載のレイアウト方法。
15. 前記対応するフィラーセルの１つのための空間を作るために、前記回路レイアウトセルの特定の１つの位置を移動させる工程を更に備えることを特徴とする請求項１に記載のレイアウト方法。
16. 前記特定の回路レイアウトセルの位置を移動させる工程において、位相同形を維持したまま前記特定の回路レイアウトセルの位置を移動することを特徴とする請求項１５に記載のレイアウト方法。
17. 前記第１レイアウトにおいて、前記複数の回路レイアウトセルは複数行に亘って配列されており、
    前記特定の回路レイアウトセルの位置を移動させる工程において、前記特定のレイアウトセルを、同一行内で位相同形を失わずに移動させることを特徴とする請求項１５に記載のレイアウト方法。
18. 前記第１レイアウトにおいて、前記複数の回路レイアウトセルは複数行に亘って配列されており、
    前記特定の回路レイアウトセルの位置を移動させる工程において、前記特定の回路レイアウトセルを、複数のレイアウトセルの隣接する行に移動させることを特徴とする請求項１５に記載のレイアウト方法。
19. 複数のフィラーセルデザインを定義するデータベースと共に使用するための集積回路設計をレイアウトするシステムであって、
    前記集積回路設計のレイアウトは、前記集積回路設計に従って集積回路装置を製造する際に用いられ、
    前記システムは、請求項１〜１８の何れか１項に記載のレイアウト方法に含まれる複数の工程を各別に実行する複数の手段を有することを特徴とするレイアウトシステム。