DE102015108244A1

DE102015108244A1 - Verfahren und system zum generieren eines schaltungsentwurfs, verfahren zum kalibrieren einer inspektionsvorrichtung, und verfahren zur prozesssteuerung und zum ertragsmanagement

Info

Publication number: DE102015108244A1
Application number: DE102015108244.6A
Authority: DE
Inventors: Lars BOMHOLT; Xi-Wei Lin; John Kim
Original assignee: Synopsys Inc
Current assignee: Synopsys Inc
Priority date: 2014-06-06
Filing date: 2015-05-26
Publication date: 2015-12-10
Also published as: CN105279302A; US20150356232A1

Abstract

Ein Verfahren zum Generieren eines Schaltungsentwurfs einer integrierten Schaltung wird bereitgestellt, wobei der Schaltungsentwurf einen Funktionsbereich (FA) und einen Nichtfunktionsbereich umfasst. Das Verfahren umfasst die Schritte, eine Beschreibung einer Testzelle (TC) einem EDA-Tool bereitzustellen und die Testzelle (TC) in den Schaltungsentwurf einzufügen. Darin umfasst die Beschreibung der Testzelle (TC) eine Beschreibung einer Teststruktur (HS), und die Teststruktur (HS) ist dazu ausgelegt ist, sensibel auf Schwankungen eines Herstellungsprozesses zu reagieren. Darüber hinaus wird die Testzelle (TC) in einen Nichtfunktionsbereich eingefügt, und das Einfügen erfolgt automatisch durch das EDA-Tool. Die Teststruktur (HS) wird im Gegensatz zu regulären Strukturen in der Schaltungsbeschreibung absichtlich dazu ausgelegt, sensibel auf Schwankungen des Herstellungsprozesses zu reagieren.

Description

Die Erfindung bezieht sich auf ein Verfahren und ein System zum Generieren eines Schaltungsentwurfs einer integrierten Schaltung, IC, insbesondere unter Verwendung eines elektronischen Entwurfsautomatisierungs-, EDA, Tools. Darüber hinaus werden Verfahren zum Kalibrieren einer Inspektionsvorrichtung und zur Prozesssteuerung und zum Ertragsmanagement bereitgestellt, die auf dem Verfahren zum Generieren eines Schaltungsentwurfs beruhen.
Die Erfindung nimmt sich des Problems an, beispielsweise Qualitätsdaten zum Ertragsmanagement und zur Prozessfensterqualifikation während einer Inspektion effizient zusammenzutragen. Sie nimmt sich der Schwierigkeit an, relevante Inspektionselemente in einer wachsenden Datenmenge aufzufinden, indem die Elemente nicht nur opportunistisch aufgefunden, sondern sie in oder vor einem Tape-Out Stadium des Schaltungsentwurfs erschaffen und beispielsweise zur Kalibrierung, Prozesssteuerung und Ertragsanalyse eingesetzt werden.
Maskeninspektion, Waferinspektion und damit zusammenhängende Überwachungs- und Überprüfungsprozesse sind essentielle Schritte für die Halbleiterherstellung. Der Herstellungsprozess ist komplex und erfordert zunehmend hohe Präzision, damit die Größe von Strukturen mit fortschreitenden Technologieknoten schrumpft. Gleichzeitig nimmt die Chipkomplexität, beispielsweise die Anzahl von zu überwachenden Strukturen, zu. Inspektions- und Ertragsanalyseprozesse müssen mit diesen Anforderungen mithalten können. Inspektion profitiert zunehmend von Entwurfinformationen, da die Inspektionsstrategien und Inspektionseinstellungen an den Entwurf angepasst werden müssen, um relevante Informationen gewinnen zu können.
Zu diesem Zweck wurden Ritzlinienstrukturen (scribeline structures) verwendet, aber die Ritzlinie hat einige Nachteile. Beispielsweise wird die Ritzlinie mit anderen Teststrukturen überhäuft. Auch kann die Ritzlinie kein Teil des Schaltungsentwurfs sein und befindet sich in einem Retikel oder in einem Umfeld eines Retikels zwischen den Chips. Ritzlinien schränken deshalb die Anordnungsmöglichkeiten stark ein und können die tatsächlichen Entwurfkontexte nicht voll darstellen.
Es ist eine Aufgabe, ein verbessertes Konzept zur Maskeninspektion, Waferinspektion und damit zusammenhängende Überwachungs- und Überprüfungsprozesse bereitzustellen.
Dies wird durch den Gegenstand der unabhängigen Ansprüche erzielt. Entwicklungen, Ausführungsformen und Implementierungen sind Gegenstand der unabhängigen Ansprüche.
Gemäß dem verbesserten Konzept wird ein Verfahren zum Generieren eines Schaltungsentwurfs einer integrierten Schaltung bereitgestellt, wobei der Schaltungsentwurf mindestens einen Funktionsbereich und mindestens einen Nichtfunktionsbereich umfasst. Das Verfahren umfasst die Schritte, eine Beschreibung mindestens einer Testzelle einem EDA-Tool bereitzustellen und die mindestens eine Testzelle in den Schaltungsentwurf einzufügen.
Darin umfasst die Beschreibung der Testzelle eine Beschreibung mindestens einer Teststruktur, und die mindestens eine Teststruktur ist dazu ausgelegt, sensibel auf Schwankungen in einem Herstellungsprozess zu reagieren. Darüber hinaus wird die mindestens eine Testzelle in einen des mindestens einen Nichtfunktionsbereichs eingefügt, und das Einfügen erfolgt automatisch durch das EDA-Tool.
Betont wird, dass die mindestens eine Teststruktur im Gegensatz zu regulären Strukturen in der Schaltungsbeschreibung, die, insbesondere unbeabsichtigt, auch eine bestimmte Sensibilität für Herstellungsprozesse an den Tag legen können, absichtlich als sensibel auf Schwankungen im Herstellungsprozess reagierend ausgelegt wird.
In einigen Implementierungen des Verfahrens wird die mindestens eine Testzelle in einen Teil des mindestens einen Nichtfunktionsbereichs eingefügt, auf den zur Inspektion während eines Metrologieschritts und/oder eines Überprüfungsschritts zugegriffen werden kann. Insbesondere kann auf den Teil des mindestens einen Nichtfunktionsbereichs zur Inspektion während einer Maskeninspektion und/oder einer Waferinspektion zugegriffen werden. Darüber hinaus ist die mindestens eine Teststruktur dazu ausgelegt, im Metrologieschritt und/oder Überprüfungsschritt die Schwankungen des Herstellungsprozesses anzuzeigen.
In einigen Implementierungen des Verfahrens ist die Beschreibung der mindestens einen Testzelle von einer Zellenbibliothek umfasst, insbesondere einer Standardzellenbibliothek, die dem EDA-Tool bereitgestellt wird.
Bei einer Standardzellenbibliothek handelt es sich beispielsweise um eine vordefinierte Gruppe von Zellen, die eine logische Operation ermöglichen, die zum Umsetzen einer Funktion in einem IC-Entwurf notwendig ist. Eine solche Zellenbibliothek wird beispielsweise von einem Drittpartei-Bibliotheklieferanten bereitgestellt, so dass ein Entwicklerteam keine eigenen Bibliotheken mehr zu erstellen braucht. Ein Entwicklungsschritt kann beispielsweise durch einen Syntheseschritt in einem Synthese-Tool umgesetzt werden, das automatisch ein richtiges Standardzellenelement selektiert, das die gewünschte Operation beispielsweise innerhalb von Energie-, Leistungs- und Flächengrenzen durchführen kann. Nach einer Anordnung der Instanzen würde ein ziemlich großer Teil der Chipfläche beispielsweise leere Räume haben, die übrig sind, so dass ein Routing stattfinden oder verfahrenstechnische Änderungsaufträge (ECOs) an einer Entwicklung aktiviert werden können, ohne vieler dieser Instanzen stark bewegen zu müssen. Da diese Räume beispielsweise nicht leer belassen werden dürfen, können zum Beispiel Füllzellen, die keine eigentliche funktionale Operation bereitstellen, verwendet werden, um zu verhindern, dass beispielsweise Dichte- und/oder andere Entwicklungsregeln verletzt werden. Es kann beispielsweise nützlich sein, etwas Nützliches außer nichtfunktionale Zellen, nämlich zum Beispiel die mindestens eine Testzelle, in diese Füllzellen einzusetzen.
In einigen Implementierungen des Verfahrens ist die mindestens eine Teststruktur dazu ausgelegt, sensibel auf Schwankungen des Herstellungsprozesses zu reagieren, indem sie mindestens eine Entwurfsregel verletzt.
In einigen Implementierungen des Verfahrens umfasst die mindestens eine Entwurfsregel eine Linien-Linien-Trennregel, eine Spitze-Spitze-Trennregel und/oder eine Linien-Spitze-Trennregel.
In einigen Implementierungen des Verfahrens emuliert die mindestens eine Teststruktur eine Struktur zum Bewerten einer lithografischen Leistung.
In einigen Implementierungen des Verfahrens ist die mindestens eine Teststruktur im Funktionsbereich des Schaltungsentwurfs nicht vorhanden.
In einigen Implementierungen des Verfahrens stellt die mindestens eine Teststruktur einen vorherrschenden Zellentyp und/oder einen kritischen Schaltkreis des Entwurfs dar.
Gemäß dem verbesserten Konzept wird auch ein Verfahren zum Kalibrieren einer Inspektionsvorrichtung bereitgestellt. Das Verfahren umfasst, einen Schaltungsentwurf unter Nutzung eines Verfahrens nach dem verbesserten Konzept zu generieren und eine Irregularität zu erfassen, die sich auf die mindestens eine Testzelle bezieht.
In einigen Implementierungen des Verfahrens zum Kalibrieren einer Inspektionsvorrichtung handelt es sich bei der Inspektionsvorrichtung um eine optische Inspektionsvorrichtung zum Durchführen einer Maskeninspektion oder einer Waferinspektion.
In einigen Implementierungen umfasst das Verfahren zum Kalibrieren einer Inspektionsvorrichtung darüber hinaus, die Inspektionsvorrichtung je nach der erfassten Irregularität und/oder einer Koordinate der mindestens einen Testzelle zu kalibrieren.
In einigen Implementierungen umfasst das Verfahren zum Kalibrieren einer Inspektionsvorrichtung darüber hinaus mindestens eine Vergrößerungskorrektur, Rasterkorrektur, Schräglaufkorrektur oder Rotationskorrektur.
Gemäß dem verbesserten Konzept wird auch ein Verfahren zur Prozesssteuerung und/oder zum Ertragsmanagement bereitgestellt. Ein solches Verfahren umfasst, einen Schaltungsentwurf unter Nutzung eines Verfahrens nach dem verbesserten Konzept zu generieren. Darüber hinaus umfasst das Verfahren, eine Irregularität zu erfassen, die sich auf eine der mindestens einen Testzelle bezieht, und eine Irregularität in einem Prozess zum Herstellen der IC oder in einem Prozess zum Herstellen einer Maske zum Herstellen der IC auf Grundlage der Erfassung der Irregularität zu erfassen, die sich auf die mindestens eine Testzelle bezieht.
Die Erfindung wird im Hinblick auf konkrete Ausführungsformen von dieser beschrieben, und es wird Bezug auf die Zeichnungen genommen.
1 zeigt eine vereinfachte Darstellung eines illustrativen Entwurfsablaufs für eine integrierte Schaltung.
2 zeigt schematisch einen Schaltungsentwurf einer integrierten Schaltung mit Funktionsbereichen und Nichtfunktionsbereichen, die eine Testzelle mit einem künstlichen Problembereich oder Hot Spot umfasst.
3A zeigt schematisch ein Beispiel für eine Struktur mit einer Verletzung einer Entwurfsregel.
3B zeigt schematisch ein Beispiel für eine Struktur, in der eine Verletzung einer Entwurfsregel behoben ist.
Bauteile, die funktional identisch sind oder eine identische Wirkung haben, werden gegebenenfalls mit identischen Bezugszeichen angegeben. Identische oder von der Wirkung her identische Bauteile werden gegebenenfalls nur im Hinblick auf die Figur beschrieben, in der sie zuerst vorkommen, und deren Beschreibung wird nicht unbedingt in darauffolgenden Figuren wiederholt.
1 zeigt eine vereinfachte Darstellung eines illustrativen IC-Entwurfsablaufs. Auf einer hohen Ebene beginnt der Prozess mit der Produktidee (Schritt 100) und wird in einem EDA-Softwareentwurf realisiert (Schritt 110). Wenn der Entwurf abgeschlossen ist, kann er in fertigungsrelevanter Form ausgegeben werden (Schritt 127). Irgendwann nach der Ausgabe finden der Fertigungsprozess (Schritt 150) und die Packungs- und Montageprozesse (Schritt 160) statt, die letztendlich zu fertigen IC-Chips führen (Ergebnis 170).
Der EDA-Softwareentwurfsprozess (Schritt 110) selbst setzt sich aus einer Anzahl von Schritten 112–130 zusammen, die der Einfachheit halber in linearer Art gezeigt sind. Es könnte sein, dass in einem eigentlichen Entwurfsprozess für eine integrierte Schaltung der spezielle Entwurf Schritte zurück durchlaufen muss, bis bestimmte Tests bestanden sind. Ähnlich kann es in jedem eigentlichen Entwurfsprozess sein, dass diese Schritte in anderen Reihenfolgen und Kombinationen stattfinden. Diese Beschreibung wird deshalb vielmehr durch einen Kontext und eine allgemeine Beschreibung und nicht als ein konkreter oder empfohlener Entwurfsprozessablauf für eine spezielle integrierte Schaltung bereitgestellt.
Eine kurze Beschreibung der Bausteinschritte des EDA-Softwareentwurfsprozesses (Schritt 110) wird nun bereitgestellt.
Systementwurf (Schritt 112): Die Entwickler beschreiben die Funktionalität, die sie implementieren möchten, sie können eine Was-wenn-Planung durchführen, um die Funktionalität zu verfeinern, Kosten prüfen, etc. In diesem Stadium kann eine Hardware-Software-Architekturpartitionierung stattfinden. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produkte Model Architect, Saber, System Studio und Designware (R).
Logikentwurf und Funktionsüberprüfung (Schritt 114): In diesem Stadium wird ein VHDL- oder Verilog-Code für Module im System geschrieben und der Entwurf auf Funktionsgenauigkeit hin geprüft. Im Spezielleren wird der Entwurf geprüft, um sicherzustellen, dass er richtige Ausgaben im Ansprechen auf spezielle Eingabestimuli hervorbringt. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produkte VCS, VERA, DesignWare(R), Magellan, Formality, ESP und LEDA.
Synthese und Entwurf zum Test (Schritt 116): Hier wird der VHDL/Verilog in eine Netzliste übersetzt. Die Netzliste kann für die Zieltechnologie optimiert werden. Zusätzlich findet die Entwicklung und Umsetzung von Tests statt, um ein Prüfen des fertigen Chips zu ermöglichen. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produkte Design Compiler (R), Physical Compiler, DFT Compiler, Power Compiler, FPGA Compiler, TetraMAX und Designware (R).
Netlistenprüfung (Schritt 118): In diesem Schritt wird die Netzliste auf Einhaltung von Zeitvorgaben und Übereinstimmung mit dem VHDL/Verilog-Quellcode hin geprüft. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produkte Formality, PrimeTime und VCS.
Entwurfsplanung (Schritt 120): Hie wird ein Gesamtgrundriss für den Chip erstellt und auf Zeiteinhaltung und Top-Level-Routing hin analysiert. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produkte Astro und Custom Designer.
Physikalische Umsetzung (Schritt 122): Die Bestückung (Anordnung von Schaltungselementen) und Leitweglenkung (deren Verschaltung) findet in diesem Schritt statt (Bestückungs- und Leitweglenkungsprozess). Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produkte Astro, IC Compiler und Custom Designer. Aspekte der Erfindung können während dieses Schritts 122 ausgeführt werden.
Analyse und Extraktion (Schritt 124). In diesem Schritt wird die Schaltungsfunktion auf einer Transistorebene geprüft, dies wiederum ermöglicht eine Was-wenn-Verfeinerung. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produkte AstroRail, PrimeRail, PrimeTime und Star-RCXT.
Physikalische Prüfung (Schritt 126): In diesem Schritt werden verschiedene Prüffunktionen ausgeführt, um die Richtigkeit für folgende Punkte sicherzustellen: Herstellung, elektrische Belange, lithografische Belange und Schaltkreis. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen das Produkt Hercules. Aspekte der Erfindung können auch während dieses Schritts 126 ausgeführt werden.
Fertigungsrelevante Ausgabe (Tape-Out) (Schritt 127): Dieser Schritt stellt die „Tape-out”-Daten bereit, die verwendet werden sollen (nachdem gegebenenfalls lithografische Verbesserungen vorgenommen wurden), um Masken zum lithografischen Gebrauch herzustellen, um fertige Chips zu produzieren. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produktfamilien IC Compiler und Custom Designer.
Auflösungsverbesserung (Schritt 128): Dieser Schritt bringt geometrische Einflussnahmen auf das Layout mit sich, um die Herstellbarkeit des Entwurfs zu verbessern. Dieser Schritt beinhaltet beispielsweise eine optische Nahbereichskorrektur (OPC – optical proximity correction). Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produkte Proteus, ProteusAF und PSMGen.
Maskendatenaufbereitung (Schritt 130): Dieser Schritt stellt Maskenfertigstellungs-„Tape-out”-Daten zur Herstellung von Masken zum lithografischen Gebrauch bereit, um fertige Chips zu produzieren. Beispielhafte EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen die Produktfamilie CATS (R). Oftmals umfasst dieser Schritt, nicht rechteckförmige Inseln zu Rechtecken zu partitionieren oder aufzuteilen.
Im Hinblick darauf, einen Schaltungsentwurf zu generieren, sind sogenannte „Hot Spots” oder Problembereiche von besonderem Interesse. Der Begriff „Hot Spots” bezieht sich auf Stellen im Chip, die besonders anspruchsvoll herzustellen sind, was sie auch zu wertvollen Zielen für eine Inspektion und ein Ertragsmanagement macht.
Entwurfsproblembereiche sind wegen einer hohen Wahrscheinlichkeit einer Abweichung von den gewollten Strukturen oder der Sensibilität gegenüber einer Schwankung in Prozessen, beispielsweise Lithografieprozessen, aber auch anderen Prozessschritten schwer herzustellen. Wenn diese Entwurfsproblembereiche einen Defekt erzeugen, wirkt sich dieser für gewöhnlich auf den Ertrag aus. Obwohl Entwurfsproblembereiche die kritischsten Stellen in einem Entwurf darstellen und von daher von besonderem Interesse sind, sind sie im Allgemeinen nicht ideal, um auf Ertragsverbesserung abzielende Daten zu erfassen, weil das Ziel des Entwurfs, des Prozesses und unterstützender Technologien, wie etwa Maskensynthese, darin besteht, die Entwurfsproblembereiche widerstandsfähig gegen Prozessschwankung zu machen.
Eine Ritzlinienteststruktur ist beispielsweise ein prüfbares oder messbares Merkmal, das in einem Ritzbereich zwischen zwei Produktchips vorkommt. Solche Bereiche befinden sich in der Ritzbahn eines Wafers und werden beispielsweise während des Wafer-Trennschleifens zerstört und bestehen deshalb nur, solange sich der Wafer in seiner ganzen Form befindet. Nach dem Trennschleifen stehen die Ritzbereiche nicht mehr zum Testen und Messen zur Verfügung.
Obwohl Ritzlinienstrukturen gegenwärtig manchmal als spezifische Prozessüberwachungsstrukturen hergenommen werden, befinden sich Ritzlinien außerhalb des Chipbereichs in dem Bereich zwischen den verschiedenen Chips, und so kann ihr tatsächliches Verhalten im Hinblick auf die Herstellungsprozesse anders sein als dasjenige der Chipbereiche. Auch werden Ritzlinien für viele andere Zwecke verwendet, und Ritzlinienplatz ist wertvoll, so dass es als nutzbringend angesehen wird, Inspektionsstrukturen in den Chipbereich einzusetzen.
Ein anderer Schwierigkeitsbereich ist, dass optische Inline-Inspektionen für Gewöhnlich eine inhärente Ungenauigkeit in den Koordinaten haben, die pro Defekt vorgetragen werden. Diese Information ist wichtig, wenn Überlagerungskorrelationen zu Fehlern im Entwurf hergestellt werden. Momentane Ungenauigkeiten liegen beispielsweise in der Größenordnung von 1 μm, könnten aber je nach dem Werkzeugtyp sowie Unsicherheiten über die Inspektionsursprünge mehr betragen.
Gemäß dem verbesserten Konzept werden künstliche Hot Spots (HS) als Testzellen verwendet und in den Schaltungsentwurf zur Inspektion, zur Prozesssteuerung und/oder zum Ertragsmanagement eingefügt. Auf diese Weise werden zur Inspektion geeignetere Strukturen als Entwurfsproblembereiche (Hot Spots, die in Funktionsteilen des Entwurfs vorkommen) auf dem Chip generiert. Diese zusätzlichen Strukturen werden als künstliche Hot Spots HS bezeichnet.
2 zeigt schematisch einen Schaltungsentwurf einer integrierten Schaltung mit Funktionsbereichen FA und Nichtfunktionsbereichen, die eine Testzelle TC mit einem künstlichen Hot Spot HS umfassen. Die Funktionsbereiche FA sind schraffiert, wobei die zwei rechteckigen Bereiche, die nicht schraffiert sind, Testzellen TC darstellen, die künstliche Hot Spots HS enthalten.
Das Ziel des Prozesses und der Entwurfsregeln besteht darin, Entwurfsproblembereiche möglichst unempfindlich für Prozessschwankungen zu halten. Wenn Entwurfsproblembereiche einen Defekt verursachen, wirkt sich dies auf den Ertrag aus. Künstliche Hot Spots HS werden geschaffen, um keine Funktion im Entwurf zu haben, und können folglich so entwickelt werden, dass sie empfindlicher für Prozessschwankungen sind und die Nützlichkeit von Inspektionsdaten zur Prozesssteuerung verbessern. Wenn die künstlichen Hot Spots HS Defekte verursachen, wirkt sich dies nicht auf den Ertrag aus, weil der Defekt für das Produkt nicht kritisch ist.
Zwei Möglichkeiten, künstliche Hot Spots HS zu setzen, bestehen darin, sie in Füllbereichen oder in nichtfunktionalen Bibliothekszellen zu setzen (beide könnten als Dummy-Bereiche oder Nichtfunktionsbereiche angesehen werden).
Ein Füllbereich ist ein Raum in einem Zellen-Array aus Funktionselementen. Es kann beispielsweise vorkommen, dass in einem Entwurf kein vollkommen leerer Raum belassen werden darf, und so kann dieser Raum mit einer nichtfunktionalen Zelle gefüllt werden. In solche Bereiche können beispielsweise nichtfunktionale Füllzellen eingefügt werden, die künstliche Hot Spots HS enthalten. Die Füllbereiche können strukturell dieselben sein wie die Funktionsbereiche FA, aber sie können keine aktiven Bauteile sein, die gemeinsam Operationen ausführen.
Die Testzellen TC sind dazu ausgelegt, empfindlich auf Prozessschwankungen zu reagieren, mit dem Ziel, dass sie, wenn sie ausfallen, keinen kritischen Defekt verursachen.
Füllzellen können keine Funktionalität haben. Ihr einziger Zweck kann darin liegen, dass keine Lücke in der Dichte eines Entwurfs belassen bleibt. Aufgrund moderner Herstellungsanforderungen kann eine Mustervariation reduziert werden, wenn alle Muster und Musterdichten ähnlich sind. Eine Leerstelle in einem Bereich des Entwurfs zu belassen, kann die angrenzenden Layout-Muster negativ beeinflussen und eine übermäßige Variation bewirken. Füllbereiche sind für den Entwurf und die Entwurfsleistung nicht direkt kritisch, obwohl sie für die Prozesse und den Herstellungsertrag wegen der genannten Wirkungen relevant sind.
Um die Empfindlichkeit für eine Prozessschwankung zu steigern, können die künstlichen Hot Spots HS beispielsweise absichtlich mit Entwurfsregelverletzungen oder anderen kritischen Merkmalen konzipiert werden. Es können Marker-Ebenen oder ein Zellausschluss während der physikalischen Prüfung verwendet werden (z. B. Layout versus schematische Konfiguration (LVS) und/oder Entwurfsregelprüfung (DRC)), um irrtümliche Fehler zu vermeiden.
Bei einer Marker-Ebene handelt es sich beispielsweise um eine Ebene in einem GDS, die nur einen Bereich für eine spezielle Operation identifizieren kann oder diesen von einer gewissen Operation ausschließt. Beispielsweise kann man eine Marker-Ebene „keine OPC” für einen Bereich haben, die angibt, dass auf alle Strukturen in diesem Bereich keine OPC angewendet wird. Während der Tape-Out Stufe können automatisierte Regelprüfsysteme wie DRC und LVS verwendet werden, um beispielsweise sicherzustellen, dass keine Entwurfsverletzungen begangen wurden und alle elektrischen Verbindungen entsprechend dem Anschlussplan richtig sind. Automatisierte Regelprüfungen können in modernen Entwürfen aufgrund des Umfangs von Entwürfen und der Anzahl von komplexen Regeln, die geprüft werden müssen, erforderlich sein.
Verschiedene Arten von Layout-Mustern können zielgerichtet für eine Inspektion für verschiedene Arten von Prozessschwankungen oder verschiedene Entwurfscharakteristika (Z. B. Zellen-Array, Datenpfad, Zufallslogik, analog) konzipiert sein.
Die Füllbereiche können groß (z. B. bis zu 30% einer Ebene) sein und sind von geringem Wert. Herstellungsfehler in Füllbereichen haben auch wenig Auswirkung. Die künstlichen Hot Spots HS können in die Füllbereiche beispielsweise während der Chip-Implementierung, bei der Herstellbarkeitsauslegung (DFM – design for manufacturability), Schritten im Tape-Out-Prozess während der Chip-Endbearbeitung oder während einer Abnahme vor der Abgabe hinzugefügt werden.
Bei der Chip-Implementierung handelt es sich um einen Prozess zum Einsetzen und Anschließen beispielsweise aller operativen Bestandteile nach einem Anschlussplan und einer Entwurfsebenenbeschreibung eines Entwurfs, wobei die physikalischen Layoutregeln befolgt werden. Die Herstellbarkeitsauslegung (DFM) und die Chip-Endbearbeitung sind Entwicklungsschritte, die unternommen werden können, nachdem die Implementierung abgeschlossen wurde, um kleine Modifizierungen am Layout beispielsweise so vorzunehmen, dass der Ertrag verbessert wird. Ein Beispiel derartiger Operationen kann darin bestehen, dass eine einzelne Durchkontaktierung an einen oberen und einen unteren Draht angeschlossen angeordnet wird. Die Durchkontaktierung wird dann beispielsweise, wenn Platz für eine Anschlusszuverlässigkeit zur Verfügung steht, durch eine doppelte Durchkontaktierung ersetzt. Sobald alle dieser Operationen abgeschlossen und der Entwurf und die Implementierung fertig sind, kann ein Tape-Out stattfinden, die den zu bearbeitenden Entwurf zur Maskenherstellung und Fertigung verschickt.
In Schichten, in denen möglicherweise wenig Füllraum besteht, wie etwa den Front-End-Schichten, gibt es einen Anteil an übrigen Zellen, bei dem es sich um redundante Logikbibliothekszellen handelt, die nicht aktiv an den Entwurf angeschlossen sind, aber die Möglichkeit bieten, Probleme entweder spät im Entwicklungsprozess oder während eines Chip-Respin zu beheben, indem sie an den Schaltkreis angeschlossen werden, um fehlerhafte Funktionalität zu korrigieren, ohne die Logikbibliothekszellenanordnung und Front-End-Schichten ändern zu müssen. Front-End-Schichten sind beispielsweise Schichten, die in die aktive Bauteilfertigung involviert sind. Es handelt sich bei diesen beispielsweise um aktive, Poly- und Kontaktschichten. Schichten, die Zusammenschaltungen bilden (wie Metallschichten und Durchkontaktierungsschichten), werden beispielsweise als Back-End-Schichten bezeichnet.
Künstliche Hot Spots HS als in nichtfunktionale Bibliothekszellen integrierte Testzellen TC der Bibliothek hinzuzufügen, stellt eine Alternative zu einer Anordnung in den Füllbereichen dar. Die nichtfunktionalen Bibliothekszellen können als Teil der Anordnung übriger Zellen hinzugefügt werden. Wenn Strukturen in Form von nichtfunktionalen Bibliothekszellen verwendet werden, können sie beispielsweise während eines Bestückungs- und Leitweglenkungsprozesses in den Schaltungsentwurf eingefügt werden. Die Strukturarten können beispielsweise ausgewählt werden, um vorherrschende Zelltypen (z. B. am häufigsten verwendete Flipflops) oder kritische Schaltkreise (z. B. Eingabe-/Ausgabezellen oder analoge Blöcke) im Schaltungsentwurf darzustellen. Sie können beispielsweise an Zufallspositionen oder angrenzend an Bereiche von für Ertragsmanagement kritischem Interesse angeordnet werden.
Es gibt verschiedene Möglichkeiten, wie die als Testzellen TC wirkenden künstlichen Hot Spots HS entwickelt oder ausgelegt werden können, um besonders empfindlich auf Prozessschwankungen zu reagieren und deshalb von besonderem Wert zu sein. Einige Beispiele für Strukturen in künstlichen Hot Spots HS werden im Folgenden aufgelistet. Die Liste erhebt jedoch keinen Anspruch auf Vollständigkeit. Insbesondere könnten andere Strukturen in künstlichen Hot Spots HS verwendet werden, solange sie empfindlich auf Schwankungen eines ins Auge gefassten Prozesses reagieren. Verschiedene Arten von Strukturen können für einen Schaltungsentwurf verwendet werden.

i) Strukturen, die Entwurfsregeln verletzen. Bei einer Entwurfsregel handelt es sich beispielsweise um einen Regelsatz für einen bestimmten Halbleiterherstellungsprozess, der definiert, wie ein Entwurf so implementiert werden kann, dass er richtig hergestellt wird. Jeder Prozess in einer Chipfabrik kann seine eigenen Entwurfsregeln haben. Solche Entwurfsregeln können beispielsweise Regeln zur Linien-Linien-Trennung, Spitze-Spitze-Trennung, Linie-Spitze-Trennung oder andere umfassen. Sich ergebende künstliche Hot Spots HS reagieren wahrscheinlich sehr empfindlich auf den Herstellungsprozess und werden stark von diesem beeinflusst.

Ein Beispiel für eine Struktur, die eine Entwurfsregel verletzt, ist schematisch in 3A gezeigt. Der eingekreiste Bereich zeigt drei rechteckige Strukturen, wobei Abstände voneinander kleiner sind als Abstände zwischen den restlichen rechteckigen Strukturen. Die kleineren Abstände können beispielsweise Linien-Linien-Trennregeln und/oder andere Entwurfsregeln verletzen.

ii) Strukturen, die während eines physikalischen Prüfprozesses vor OPC geschützt sind. Ein Layout-Merkmal würde zum Beispiel normalerweise durch Hinzufügen von beispielsweise Formen korrigiert werden, um sicherzustellen, dass es richtig ausgedruckt werden kann. Ein Beispiel ist schematisch in 3B gezeigt. Eine der in 3A gezeigten ähnliche Struktur ist angezeigt. Allerdings wurden die kleineren Abstände zwischen den eingekreisten Strukturen vergrößert, um beispielsweise Entwurfsregeln zu erfüllen.

Eine künstliche Hot Spot HS Struktur kann daran gehindert werden, eine solche Korrektur zu erfahren, die beispielsweise während einer OPC angewendet wird. Dies würde dieses Merkmal beispielsweise anfälliger für einen Ausfall auf einem Wafer machen. Bei physikalischen Prüfprozessen handelt es sich zum Beispiel um eine Gruppe von Maßnahmen, die während der Chipimplementierung und nach deren Abschluss ergriffen werden, um sicherzustellen, dass keine Entwurfsregeln verletzt wurden. Beispielsweise ist DRC eine der gebräuchlichsten physikalischen Prüfoperationen.
Die Testzellen TC mit künstlichen Hot Spots HS können beispielsweise von LVS/DRC-Läufen ausgeschlossen werden, um zu vermeiden, dass sie wegen möglicher Verletzungen gekennzeichnet werden. Der Ausschluss kann beispielsweise anhand von Zellennamen oder Markup-Schichten erfolgen. Derartige künstliche Hot Spots HS reagieren beispielsweise empfindlich auf lithografische Schwankungen im Herstellungsprozess.

iii) Strukturen, die Maskenherstellungsregeln verletzen. Solche künstlichen Hot Spots HS können besonders empfindlich auf Schwankungen im Maskenherstellungsprozess reagieren. Maskenherstellungsregeln sind vom Konzept her Entwurfsregeln ähnlich, aber dazu ausgelegt, den Maskenherstellungsprozess zu schützen. Es kann zum Beispiel eine Maskenregelkontrolle (MRC) verwendet werden, um beispielsweise eine Mindestbreite und Raumverletzungen zum Beispiel in Entwurfsdaten, frakturierten E-Strahldaten, Inspektionsdaten, PG-Daten oder Jobdecks zu kennzeichnen.
iv) Strukturen, die Kalibrierungsstrukturen bei lithografischer Modellierung ähnlich sind. Solche Strukturen können dadurch konzipiert werden, dass eine Mustervorlage angelegt wird, die als eine einen geringen Ertrag erbringende Struktur bekannt ist. Künstliche Hot Spots HS einer solchen Art können es ermöglichen, eine lithografische Leistung quantitativ zu bewerten, oder den Einfluss weitreichender Wirkungen in einem Layout quantitativ zu bewerten.
v) Strukturen, die bekanntlich empfindlich auf Herstellung reagieren und deshalb typischerweise im Entwurf nicht verwendet werden.
vi) Strukturen, die Strukturen ähnlich sind, die bekanntlich schwer herzustellen sind, wie sie bei einer Ertragsanalyse festgestellt wurden. Solche Strukturen können allen Entwurfsregeln entsprechen, aber immer noch problematisch sein. Da solche Strukturen bei der Herstellung noch verwendet werden können, lassen sie sich allerdings auch in vielen Entwürfen finden. Die Verwendung in künstlichen Hot Spots HS kann eine Ertragsanalyse dennoch weniger opportunistisch und über verschiedene Produkte konsistenter machen.

Die künstlichen Hot Spots (HS) können beispielsweise dazu verwendet werden, globale Raster-, Vergrößerungs-, Schräglauf- und/oder Rotationskorrekturen an den Koordinatensystemen vorzunehmen, um sicherzustellen, dass sie auf das gewünschte Wafer-Raster ausgerichtet sind, so dass genaue Korrelationen aufgestellt werden können. Beispielsweise kann eine wie in 3A skizzierte Struktur eine relativ hohe Wahrscheinlichkeit besitzen, zu versagen. Koordinaten derartiger Strukturen können bekannt sein und beispielsweise zur Kalibrierung genutzt werden.
Eine Kalibrierung kann beispielsweise so funktionieren, dass die Originalkoordinaten eingelesen werden, alle systematischen Fehler identifiziert und dann korrigiert werden, um die systematischen Fehler zu beseitigen. Dies ließe sich auf jedes Ertrags- oder Defektsystem anwenden, das die Koordinaten künstlicher Hot Spots HS verwendet.
Künstliche Hot Spots HS können zum Beispiel auch zum Überwachen von Prozessfenstern eines Prozessschritts verwendet werden, da sie empfindlicher auf Veränderungen reagieren als Standardmerkmale.
Die Hot Spot-Stellen, seien sie nun von natürlichen Hot Spots im Entwurf oder von künstlichen Hot Spots HS, stehen zur Inspektion während einer Maskeninspektion, Wafer-Inspektion und damit verbundenen Metrologie- und Überprüfungsschritten zur Verfügung. Künstliche Hot Spots HS, die besonders empfindlich auf Schwankungen reagieren, stellen für die Prozessüberwachung und Ertragsanalyse relevante Daten bereit. Bei einem Beispiel für Prozessüberwachung kann es sich um eine Überwachung der kritischen Abmessung (CD) für eine Schicht handeln. Ertragsanalyse ist eine sehr umfangreiche Analyseklasse, in der Wafer auf Funktionalität hin getestet und auf Ertragsverlustquellen hin analysiert werden.
Während einer Inspektion zeigen sich Hot Spot-Stellen wahrscheinlich als Fehler, und wenn sie sich in einem bekannten Bereich der künstlichen Hot Spots HS befinden, kann das Inspektionstool sie beispielsweise als solche registrieren, so dass sie später für Kalibrierungsstellen sowohl zur Überlagerung von Funktionsfehlern, aber auch dazu verwendet werden können, Rasterelektronenmikroskopieprüfstationen beispielsweise automatisch auszurichten.
Eine weitere Möglichkeit besteht darin, Stellen künstlicher Hot Spots HS während einer Inspektion ungeachtet von Fehlern zu markieren, so dass sie später zur Kalibrierung verwendet werden können. Sie können zum Beispiel mit einem spezifischen Klassifizierungscode gekennzeichnet werden, so dass der Endnutzer diesen hernehmen kann, um diese als Kalibrierungsmerkmale und nicht als Fehler zu identifizieren.
Ein Ertragsanalyse-Tool kann beispielsweise Werte verwenden, die automatisch ein Überlagerungsmodell mit eingebunden haben, um Korrekturen an den Koordinaten der Defekte vorzunehmen.
Die gesammelten Daten können auch zur Ertragsverbesserung, insbesondere zur entwurfsbasierten Ertragsverbesserung hergenommen werden.
Die beschriebenen Verfahren stehen in Einklang mit etablierten Methodiken zur Entwurfs- und Maskensynthese, was sie relativ einfach umzusetzen macht.

Claims

Verfahren zum Generieren eines Schaltungsentwurfs einer integrierten Schaltung, IC, wobei der Schaltungsentwurf mindestens einen Funktionsbereich (FA) und mindestens einen Nichtfunktionsbereich umfasst, wobei das Verfahren umfasst: – eine Beschreibung mindestens einer Testzelle (TC) einem elektronischen Entwurfsautomatisierungs-, EDA, Tool bereitzustellen; wobei – die Beschreibung der Testzelle (TC) eine Beschreibung mindestens einer Teststruktur (HS) umfasst, und – die mindestens eine Teststruktur (HS) dazu ausgelegt ist, sensibel auf Schwankungen eines Herstellungsprozesses zu reagieren; und – die mindestens eine Testzelle (TC) in den Schaltungsentwurf einzufügen, wobei – die mindestens eine Testzelle (TC) in einen des mindestens einen Nichtfunktionsbereichs eingefügt wird, und – das Einfügen automatisch durch das EDA-Tool erfolgt.
Verfahren nach Anspruch 1, wobei es sich bei dem Herstellungsprozess um einen Prozess zum Herstellen der IC oder zum Herstellen einer Maske zum Herstellen der IC handelt.
Verfahren nach einem der Ansprüche 1 oder 2, wobei – die mindestens eine Testzelle (TC) in einen Teil des mindestens einen Nichtfunktionsbereichs eingefügt wird, auf den zur Inspektion während eines Metrologieschritts und/oder eines Überprüfungsschritts, insbesondere während einer Maskeninspektion und/oder einer Waferinspektion zugegriffen werden kann; und – die mindestens eine Teststruktur (HS) dazu ausgelegt ist, in dem Metrologieschritt und/oder in dem Überprüfungsschritt die Schwankungen des Herstellungsprozesses anzuzeigen.
Verfahren nach einem der Ansprüche 1 bis 3, wobei ein durch die Schwankungen verursachter Defekt der mindestens einen Teststruktur (HS) sich nicht auf die Funktionalität der IC auswirkt.
Verfahren nach einem der Ansprüche 1 bis 4, wobei die mindestens eine Testzelle (TC) in einen Chipbereich des Schaltungsentwurfs eingefügt wird, insbesondere nicht in eine Ritzlinie des Schaltungsentwurfs eingefügt wird.
Verfahren nach einem der Ansprüche 1 bis 5, darüber hinaus einen Bestückungs- und Leitweglenkungsprozess umfassend, und wobei das Einfügen einer ersten der mindestens einen Testzelle (TC) während des Bestückungs- und Leitweglenkungsprozesses durchgeführt wird.
Verfahren nach Anspruch 6, wobei die erste der mindestens einen Testzelle (TC) in eine nichtfunktionale Bibliothekszelle des Entwurfs eingefügt wird.
Verfahren nach einem der Ansprüche 1 bis 7, darüber hinaus umfassend – einen Bestückungs- und Leitweglenkungsprozess; und – einen Tape-Out-Prozess; und – wobei das Einfügen einer zweiten der mindestens einen Testzelle (TC) nach dem Bestückungs- und Leitweglenkungsprozess und vor dem Tape-Out-Prozess durchgeführt wird.
Verfahren nach Anspruch 8, wobei die zweite der mindestens einen Testzelle (TC) in einem Füllbereich des Schaltungsentwurfs eingefügt wird.
Verfahren nach einem der Ansprüche 1 bis 9, wobei die mindestens eine Teststruktur (HS) dazu ausgelegt ist, durch Verletzen mindestens einer Entwurfsregel empfindlich auf Schwankungen des Herstellungsprozesses zu reagieren.
Verfahren nach einem der Ansprüche 1 bis 10, darüber hinaus mindestens einen von einem optischen Nahbereichskorrektur-, OPC, Prozess, einem Maskenfehlerkorrektur-, NEC, Prozess, einem Maskendatenaufbereitungs-, MDP, Prozess umfassend, wobei die mindestens eine Teststruktur (HS) eine Struktur umfasst, die durch den OPC-Prozess, den MEC-Prozess und/oder den MDP-Prozess nicht beeinflusst wird.
Verfahren nach einem der Ansprüche 1 bis 11, wobei die mindestens eine Teststruktur (HS) dazu ausgelegt ist, durch Verletzen mindestens einer Maskenherstellungsregel empfindlich auf Schwankungen des Herstellungsprozesses zu reagieren.
Verfahren nach einem der Ansprüche 1 bis 12, darüber hinaus einen physikalischen Prüfprozess umfassend, der keine Kontrolle der mindestens einen Teststruktur (HS) mit sich bringt, oder wobei eine erfasste Irregularität ignoriert wird, die sich auf die mindestens eine Teststruktur (HS) bezieht.
Verfahren zum Kalibrieren einer Inspektionsvorrichtung, umfassend – Generieren eines Schaltungsentwurfs unter Nutzung eines Verfahrens nach einem der Ansprüche 1 bis 13, und – Erfassen einer Irregularität, die sich auf eine der mindestens einen Testzelle (TC) bezieht.
Verfahren nach Anspruch 14, darüber hinaus umfassend: – Kalibrieren der Inspektionsvorrichtung abhängig von der erfassten Irregularität und/oder einer Koordinate der einen der mindestens einen Testzelle (TC).
Verfahren zur Prozesssteuerung und/oder zum Ertragsmanagement, umfassend: – Generieren eines Schaltungsentwurfs unter Nutzung eines Verfahrens nach einem der Ansprüche 1 bis 13, – Erfassen einer Irregularität, die sich auf eine der mindestens einen Testzelle (TC) bezieht; und – Erfassen einer Irregularität in einem Prozess zum Herstellen der IC oder in einem Prozess zum Herstellen einer Maske zum Herstellen der IC auf Grundlage der Erfassung der Irregularität, die sich auf eine der mindestens einen Testzelle bezieht.
System zum Generieren eines Schaltungsentwurfs einer IC, wobei der Schaltungsentwurf mindestens einen Funktionsbereich (FA) und mindestens einen Nichtfunktionsbereich umfasst, wobei das System einen Prozessor umfasst, der dazu angepasst ist, automatisch mindestens eine Testzelle (TC) in einen des mindestens einen Nichtfunktionsbereichs des Schaltungsentwurfs einzufügen, wobei – eine Beschreibung der mindestens einen Testzelle (TC) von einer Zellenbibliothek umfasst ist, die dem System bereitgestellt wird; – die Beschreibung der Testzelle (TC) eine Beschreibung der mindestens einen Teststruktur (HS) umfasst; und – die mindestens eine Teststruktur (HS) dazu ausgelegt ist, sensibel auf Schwankungen eines Herstellungsprozesses zu reagieren.
Computerprogrammprodukt mit einem Code, wobei der Code dazu konfiguriert ist ein Verfahren nach einem der Ansprüche 1 bis 16 zu implementieren.