DE69924296T2

DE69924296T2 - Ic-test programmiersystem zur zuordnung logischer funktionstestdaten von logischen integrierten schaltung zu einer physikalischen darstellung

Info

Publication number: DE69924296T2
Application number: DE69924296T
Authority: DE
Inventors: Shawn Smith; Hari Balachandran; Jason Parker; Stephanie Watts Butler
Original assignee: FEI Co; Texas Instruments Inc
Current assignee: Magma Design Automation LLC; Texas Instruments Inc
Priority date: 1998-11-13
Filing date: 1999-11-12
Publication date: 2006-02-02
Also published as: EP1149385B1; EP1149385A4; US6185707B1; EP1149385A1; WO2000030119A1; DE69924296D1; TW440859B; KR100527911B1; CN1342318A; CN1256733C; DE69924296T8; JP2002530659A; KR20020008108A; ATE291274T1

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft Prüfsoftwaresysteme für integrierte Schaltungs-(IC) Chips.
2. Stand der Technik
Digitale Halbleiterchips können in zwei Hauptkategorien unterteilt werden, Speicherchips und Logikchips. Ein Mikroprozessor ist ein Beispiel für einen Logikchip. Digitale Halbleiterchips werden von fachmännischen Chipentwicklern unter Verwendung von hochentwickelten Softwarewerkzeugen entworfen. Aufgrund der Schwierigkeit des Prüfens solcher Chips ist ein Gebiet, das als testgerechter Entwurf (DFT) bekannt ist, entstanden. Ein DFT-Verfahren beinhaltet das Entwerfen von einer oder mehreren "Abtastketten" im Chip, die verwendet werden können, um Teile des Chips zu beschreiben und zu lesen, die ansonsten unzugänglich wären. Entwurfswerkzeuge werden verwendet, um einen Chipentwurf auf Silizium zu erstellen. Der resultierende Chipentwurf kann in Form einer Netzliste, d.h. einer Liste von Entwurfszellen niedriger Ebene und der Verbindungen zwischen ihnen, dargestellt werden. Der Chipentwurf kann auch in Form einer physikalischen Entwurfsdatei dargestellt werden, die mehrere Ebenen von Polygonen darstellt. Sobald der Entwurf vollendet ist, wird der Teil "auf Band ausgegeben" (d.h. Dateien, die den Chip darstellen, werden auf Band oder Platte geschrieben). Ein für solche Dateien verwendetes Format ist das GDSII-Format. Ein Maskengehäuse stellt dann Photomasken her, die zur Fertigung des Chips verwendet werden.
Sowohl Speicherchips als auch Logikchips erfordern eine Produktionsüberwachung und -prüfung. Die Produktionsüberwachung wird unter Verwendung einer "Inline"-Prüfanlage durchgeführt und die Produktionsprüfung wird unter Verwendung einer "Datenzeilenende"-Prüfanlage durchgeführt. Die Inline-Prüfanlage prüft ganze Halbleiterwafer, wobei auf jedem von ihnen Hunderte von Chips ausgebildet sein können. Die Datenzeilenende-Prüfanlage führt einen "Einstufungssortierungs-Funktionstest" an den Halbleiterwafern durch, bei dem die Kontaktstellen von Chips kontaktiert werden und die Chips "geprüft" werden. Beim Abschluß des Funktionstests werden die Teile gemäß den Testergebnissen "eingestuft" (typischerweise in verschiedenen Kategorien innerhalb eines elektronischen Datensatzes angeordnet).
Abgesehen von der Produktionsprüfung findet eine Ausfallanalyse statt. Die Ausfallanalyse versucht, die Ursache von Ausfällen von Chips mit einem speziellen Chipentwurf zu identifizieren, nachdem diese Ausfälle während der Produktions- (oder Prototyp-) Prüfung erkannt wurden. Die Ausfallanalyse kann typischerweise eine detailliertere Ausfallinformation als nur einen Einstufungscode erfordern. Die detaillierte Ausfallinformation wird typischerweise durch erneutes Prüfen einer begrenzten Anzahl von gepackten Teilen erhalten.
Speicherchips eignen sich aufgrund ihrer Struktur als regelmäßige Matrizes von Speicherzellen leicht für eine Ausfallanalyse. Ein Speicherchip kann durch Durchführen einer Reihe von Lese- und Schreiboperationen am Speicherchip geprüft werden. Fehler bei der Lese/Schreib-Prüfung können als wahrscheinliche physikalische Fehler an leicht identifizierbaren Stellen auf dem Chip lokalisiert werden. Alternativ kann der Speicherchipentwurf eingebaute Fähigkeiten zum Selbsttest (BIST) enthalten. In beiden Fällen können Funktionstestergebnisse in Fehlerstellen auf dem Speicherchip "bitweise abgebildet" werden. Bei der bitweisen Speicherabbildung werden elektrische Ausfälle innerhalb einer relativ kleinen physikalischen "Spur" auf dem Chip lokalisiert.
Der Prozeßablauf gemäß einer herkömmlichen Speicherbinärbildprüfung ist in 1 dargestellt. Ein Wafer wird sowohl einer Inline-Prüfung (rechte Spalte) als auch einer Datenzeilenende-Prüfung (linke Spalte) unterzogen. Die Inline-Prüfung kann beispielsweise unter Verwendung einer optischen Prüfanlage wie z.B. der KLA21xx Serie, die von KLA Tencor erhältlich ist, durchgeführt werden. Inline-Prüfungen erzeugen Fehlerdateien, die eine optische Fehlerinformation der X,Y-Stelle enthalten. Diese Information kann dann in einem beliebigen zweckmäßigen Format ausgegeben werden, von welchem ein Beispiel ein Format ist, das vom Werkzeug Yield Manager des früheren Rechtsnachfolgers Knights Technology verwendet wird. Die Datenzeilenende-Prüfung wird unter Verwendung eines Prüfgeräts durchgeführt, das manchmal als ATE (Automatisches Prüfgerät) bezeichnet wird. Das Prüfgerät identifiziert ausgefallene Speicherstellen. Diese Information wird verarbeitet, um die X,Y-Fehlerstellen zu identifizieren. Die X,Y-Fehlerinformation kann auch an das Werkzeug Yield Manager ausgegeben werden. Da die Inline- und Datenzeilenende-Fehlerinformation im gleichen Format innerhalb des Werkzeugs Yield Manager vorliegt, kann eine kombinierte Fehlerüberlagerung erhalten werden, die ermöglicht, daß "Ausschuß bewirkende Fehler" (Fehler, die ein Teil nicht funktionstüchtig machen) identifiziert werden. Insbesondere wenn die Stellen eines Fehlers und eines Ausfalls übereinstimmen, kann vom Fehler angenommen werden, daß er ein Ausschuß bewirkender Fehler ist, d.h. eine direkte Ursache für den Ausfall, in welchem Fall sich dann die Fehlersuche vielmehr auf den Herstellungsprozeß als den zugrundeliegenden Entwurf des Teils konzentrieren würde.
Infolge der größeren Testfähigkeit von Speicherchips haben Ausbeuteerhöhungsorganisationen innerhalb von Halbleiterfertigungsanlagen oder -produktionen lange auf Speicherchips beruht, um eine gegebene Technologiegeneration zu korrigieren. Ausbeuteerhöhungsingenieure haben typischerweise eine Speicherproduktionslinie verwendet, um den Produktionsprozeß zu überwachen und die Ausbeute an anderen Produktionslinien von Logikprodukten unter Verwendung derselben Technologie sicherzustellen. Für die Ausbeuteerhöhung von Speicherchips wurden Inline-Fehlerprüfwerkzeuge zusammen mit Datenzeilenende-Funktionstest-Binärbildergebnissen verwendet. Speicherbinärbild-Ausfalldaten können ferner zu Ausfallkategorien (z.B. Ein-Bit-Ausfall, Spaltenausfall, Zeilenausfall usw.) zusammengefaßt werden.
Wenn die Koordinaten von Speicherausfällen gegeben sind, können Ausfallanalyseingenieure eine Vielzahl von Verfahren zur "physikalischen Entarbeitung" verwenden, um die Wurzelursache des Ausfalls zu identifizieren. Auf der Basis der Ausfallkategorie können Ingenieure abschätzen, wo im Produktionsprozeß der Ausfall aufgetreten ist (z.B. im Polysiliziumschicht-Abscheidungsschritt, im Metall-1-Schicht-Abscheidungsschritt usw.).
In den letzten Jahren hat jedoch die Marktaufteilung von Logikprodukten innerhalb der Halbleiterindustrie stark zugenommen, was dazu führte, daß viele neuen "Nur-Logik"-Produktionen online gebracht wurden. Ohne den Vorteil einer "Speicher-Linienüberwachungseinrichtung" können Nur-Logik-Produktionen leider die Ausbeuteerhöhungsverfahren, die innerhalb der Industrie über viele Jahre entwickelt wurden, nicht vollständig nutzen. Der Nur-Logik-Ausbeuteerhöhungsingenieur ist heute im Vergleich zu Gegenstücken in Produktionen, die Speicherprodukte bearbeiten, ernsthaft beeinträchtigt. Bisher gab es keine Möglichkeit, den Bereich der Logik innerhalb eines Chips "bitweise abzubilden". Ferner stellen Logikchip-Funktionstestergebnisse keinen Ausgangspunkt für die physikalischen Koordinaten von Ausfällen innerhalb eines ausgefallenen Chips bereit.
Die fortschrittlichsten Logikchipentwürfe enthalten eine Abtastprüfung. Die Abtastprüfung unterteilt die nutzbare Logikfläche eines Chips in viele diskrete Logikketten, die einzeln auf Basisfunktionalität geprüft werden können. Die Abtastprüfung ermöglicht, daß eine Liste von Ausfallsignalen identifiziert wird. Selbst nachdem eine Liste von Ausfallsignalen für einen gegebenen Chip erzeugt ist, ist es jedoch immer noch nicht möglich, die physikalische Stelle des Ausfalls zu finden, da jedes Ausfallsignal Hunderte von Transistoren innerhalb seines "Logikkegels" enthalten kann und gewöhnlich mehrere Ausfallsignale vorhanden sind. Herkömmliche Logikchip-Ausbeuteerhöhungsverfahren beruhen daher stark auf der Korrelation von Einstufungssortierungs-Funktionstestergebnissen, um Halbleiterprozeßprobleme vorherzusehen und zu korrigieren. Diese Methode leidet unter mehreren Nachteilen, einschließlich: der Unfähigkeit, das Herausfallen einer speziellen Einstufung mit einer verdächtigen Prozeßebene in Beziehung zu bringen; der Unfähigkeit, ein Vorverkappungs-Ausbeuteproblem von Verkappungs-Ausbeuteproblemen zu unterscheiden; und der Unfähigkeit, eine klare Verknüpfung zwischen großen Populationen von ausgefallenen Chips herzustellen.
Die Ausfallanalyse kann von einem bekannten elektrischen Diagnoseprozeß Gebrauch machen, bei dem eine Diagnoseliste von vermuteten Ausfallnetzen erhalten werden kann, wie in 2 gezeigt. Gepackte Bauelemente mit BIST- (Abtast-) Fähigkeiten werden unter Verwendung eines Prüfgeräts geprüft. Abtastausfalldaten werden in ein Format übersetzt, das von einem ATPG- (Automatische Prüfmustererzeugung) Werkzeug, z.B. einem ATPG-Werkzeug, das vorher verwendet wurde, um Prüfmusterdateien zu erzeugen, die vom Prüfgerät verwendet werden, verwendet werden kann. Die ATPG-Werkzeuge verwenden die übersetzten Prüfdaten zusammen mit den Prüfmusterdateien, Einrichtungsdateien, einem oder mehreren ATPG-Diagnosemodellen und einer Entwurfsinformation von einer Entwurfsdatenbank, um vermutete Ausfallknoten zu identifizieren, die in Form einer Diagnoseliste ausgegeben werden (3).
CAD-Navigationswerkzeuge wurden entwickelt, um bei der Ausfallanalyse zu unterstützen. Die CAD-Navigation bezieht sich auf die Fähigkeit, innerhalb einer Schaltungsanordnungsanzeige zu zeigen und zu klicken und dadurch automatisch ein Stück einer Anlage wie z.B. einer FIB- (fokussierter Ionenstrahl) Anlage zu dieser Stelle auf dem Chip zu bringen. Die CAD-Navigation ermöglicht auch einem Benutzer, den Namen eines Netzes festzulegen, was bewirkt, daß die entsprechende Anordnung angezeigt wird. Ein solches CAD-Navigationswerkzeug ist das Merlin Framework CAD-Navigationswerkzeug des früheren Rechtsnachfolgers Knights Technology. Dieses Werkzeug nimmt eine Netzlisteninformation, eine Anordnungsinformation und Querverweisdateien, die die beiden betreffen, und erzeugt eine vereinheitlichte Datenbank in einem Knights eigenen Format mit einer effizienten Indizierungsstruktur. Mit speziellem Bezug auf 4 ist der Prozeß der Erstellung einer solchen Knights-Datenbank genauer dargestellt. Eine SPICE-formatierte Netzliste wird in ein geeignetes Netzlistenformat umgewandelt (falls erforderlich). Daten von einer Datenbank zur schematischen Überprüfung werden umgewandelt (falls erforderlich), um Querverweisdaten zu erhalten, die auf Netznamen und numerische Netzidentifikatoren verweisen. Die Anordnungsdaten werden in ein geeignetes Polygonanordnungsformat umgewandelt (falls erforderlich). Eine MMapper-Routine verwendet die Netzliste, die Querverweisdateien und die Polygonanordnungsdateien in der folgenden Weise, um eine Datenbank zu erzeugen, die für die CAD-Navigation geeignet ist.
Das US-Patent 5475695 offenbart ein Verfahren zum Erzeugen einer Fehleridentifikationsmatrix für eine logische Schaltung und ein Verfahren zur Verwendung der Fehleridentifikationsmatrix zusammen mit Schaltungsmodellen, um Fehler in der logischen Schaltung zu identifizieren. Eine automatische Prüfanlage wird verwendet, um Datenzeilenende-Prüfungen an der logischen Schaltung gemäß der Fehleridentifikationsmatrix und den Schaltungsmodellen auszuführen.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung nutzt im allgemeinen die vorangehende Fähigkeit, um die X,Y-Stelle entsprechend einem Netznamen zu bestimmen und anzuzeigen, indem Funktionstestdaten eines digitalen Logikchips, der ein Simulationsmodell durchlaufen lassen wird, welches ein oder mehrere fehlerhafte Netze des Chips identifiziert, übersetzt werden. Die fehlerhaften Netze werden im Abgleich mit einer Datenbank der vorangehenden Art verarbeitet, um X,Y-Koordinatendaten für diese Netze zu erhalten, die ihnen ermöglichen, daß sie Daten sind, die als physikalische Spuren auf der Chipanordnung protokolliert werden. Gemäß einem beispielhaften Ausführungsbeispiel wird diese Abbildung durchgeführt, indem die Ausgabe von einem Funktionsprüfgerät genommen wird und diese von einer Liste von ausgefallenen Abtastketten in eine Liste von vermuteten Netzlistenknoten übersetzt wird. Die X,Y-Koordinaten von vermuteten Netzlistenknoten werden dann identifiziert und in einer Datenbank gespeichert, die eine Ausfallanalyse und für Ausbeuteerhöhungsingenieure einen Ausgangspunkt zum Durchführen einer Ausfallanalyse und zum unmittelbaren Verstehen, ob "Inline"-Prüfdaten einen gegebenen Ausfall berücksichtigen können, bereitstellt. Diese Knoten können dann vom Schaltungsentwurf auf den Chipentwurf für jede von mehreren Photomaskenschichten innerhalb des Entwurfs quer abgebildet werden. Detaillierte Ausfalldaten werden erfaßt und in der Waferstufe vielmehr als Teil eines umfassenden Programms als auf einer Bedarfsbasis in der Stufe gepackter Teile gespeichert. Eine voluminöse Menge an Daten mit hoher Qualität wird daher in einer vollständig automatischen Weise erhalten im Gegensatz zum Erhalten einer vergleichsweise winzigen Menge von Daten mit geringerer Qualität in einer äußerst mühsamen Weise.
Gemäß einem ersten Aspekt der Erfindung wird ein Verfahren nach Anspruch 1 bereitgestellt.
Gemäß einem zweiten Aspekt der Erfindung wird ein System nach Anspruch 9 bereitgestellt.
KURZBESCHREIBUNG DER ZEICHNUNG
1 ist ein Blockdiagramm eines bekannten Speicherbinärabbildungs-Prozeßablaufs;
2 ist ein Blockdiagramm eines bekannten Prozeßablaufs zur elektrischen Diagnose;
3 ist eine Beispiel-Netz/Knoten-Liste, die von einem Schaltungsanalysewerkzeug erhalten wird;
4 ist ein detaillierteres Ablaufdiagramm, das die Art und Weise darstellt, in der eine bekannte Datenbank, die zur CAD-Navigation geeignet ist, erzeugt wird;
5 ist ein Blockdiagramm eines Logikabbildungs-Prozeßablaufs gemäß der vorliegenden Erfindung;
6 ist eine verallgemeinerte Darstellung eines Logikabbildungs-Prozeßablaufs;
7 ist eine vergrößerte Ansicht einer Überlagerung von Fehlerdaten und von logikabgebildeten Ausfalldaten;
8 ist ein Beispiel eines Ausschußverhältnisdiagramms; und
9 ist ein Beispiel einer Fehlerintensitäts-Stapelabbildung;
10 ist eine alternative Darstellung eines Logikabbildungs-Prozeßablaufs;
11 ist ein Diagramm eines Logikabbildungssystems gemäß einem Ausführungsbeispiel der Erfindung; und
12 ist ein detaillierteres Ablaufdiagramm, das beim Verstehen eines Beispiels von einer speziellen Implementierung des Logikabbildungsprozesses hilfreich ist.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Mit Bezug nun auf 5 ist ein Prozeßablauf gemäß einem Logikabbildungsprozeß gezeigt. Es wird angenommen, daß der Wafer Abtasttestfähigkeiten aufweist. Eine Inline-Prüfung wird durchgeführt, wie vorher in Bezug auf 1 beschrieben. Die Datenzeilenende-Prüfung ist, da der Wafer ein Logikprodukt und kein Speicherprodukt ist, im wesentlichen anders. Wie nachstehend genauer beschrieben, erzeugt die Datenzeilenende-Prüfung ein "ATE-Datenprotokoll". Unter Verwendung des ATE-Datenprotokolls und einer anderen Information folgt dann ein Diagnoseschritt unter Verwendung eines ATPG-Werkzeugs. Der Diagnoseschritt erzeugt eine Diagnoseliste von vermuteten Ausfallnetzen. Diese Information wird zusammen mit der Entwurfsinformation verarbeitet, um X,Y-Fehlerstellen zu identifizieren. Die X,Y-Fehlerinformation kann auch in einem beliebigen gewünschten Format, z.B. im Yield Manager Format, ausgegeben werden. Da die Inline- und Datenzeilenende-Fehlerinformation im gleichen Format vorliegt, kann eine kombinierte Fehlerüberlagerung erhalten werden, die ermöglicht, daß Ausschußfehler leicht identifiziert werden.
Die logisch-physikalische Übersetzung von Ausfalldaten wird durch einen Prozeß durchgeführt, der hierin als Logikabbildung bezeichnet wird. Die Logikabbildung ermöglicht, daß die X,Y-Koordinaten von Ausfallnetzlistenknoten erzeugt werden. Eine verallgemeinerte Darstellung des Datenflusses im Logikabbildungssystem ist in 6 gezeigt. Die Logikabbildung beginnt mit einer Waferebenen-Funktionsprüfung, die eine Funktionstest-Ausgabedatei (z.B. eine ASCII-Datei) erzeugt. Sobald eine Funktionstest-Ausgabedatei erhalten wurde, können bekannte Verfahren verwendet werden, um die Funktionstestergebnisse nachzubearbeiten und sie in eine Liste von Ausfallsignalen umzuwandeln, die zur Eingabe in ein Entwurfsdiagnosemodell geeignet sind. Verschiedene kommerzielle Schaltungsanalysewerkzeuge stellen eine Entwurfsdiagnosemodellbeschreibung bereit. Ein solches Werkzeug ist das FastScan-Schaltungsanalysewerkzeug von Mentor Graphics.
Die umgewandelte Testfunktions-Ausgabedatei wird in ein Schaltungsanalysewerkzeug eingegeben. Die Funktion des Schaltungsanalysewerkzeugs besteht darin, eine Liste von vermuteten Ausfallnetzen zu erzeugen. Ein Beispiel einer solchen Liste ist in 3 gezeigt.
Die Genauigkeit, mit der die vermuteten Netzlistenvektoren Ausfallstellen identifizieren, hängt von der Eignung des Entwurfsdiagnosemodells oder Simulationsmodells ab. Die Eingabe des Schaltungsentwicklers muß ein genaues und effizientes Modell eines Entwurfs herstellen. In einigen Fällen kann es erforderlich sein, die Schaltungssimulation zu modifizieren, um ein geeignetes Gleichgewicht zwischen der Anzahl von vermuteten Ausfallvektoren und der Zeit, die zur Schaltungsanalyse erforderlich ist, zu erhalten.
Bei der Entwurfsrolle sollen Simulationsmodelle so viel Rechenzeit wie erforderlich verwenden, um die minimale Anzahl von vermuteten ausgefallenen Netzlistenknoten zu finden. Beispielsweise kann es für einen Schaltungsentwickler, ein Simulationsmodell eines ausgefallenen Chips ablaufen zu lassen, mehrere Minuten bis eine Stunde dauern, ein oder zwei vermutete Ausfallvektoren zu erzeugen. Diese Betriebsweise ist mit der Rolle konsistent, die das Schaltungsanalysewerkzeug gewöhnlich beim Schaltungsentwurf und bei der Schaltungsüberprüfung spielt. Um das Simulationsmodell anzupassen, um Funktionstestdaten innerhalb eines Waferproduktionswerks zu übersetzen, wird bewirkt, daß der Ausgangsdatenstrom von vermuteten Netzlistenknoten viel höher ist als im Schaltungsentwurf und bei der Überprüfungsrolle. Um eine Echtzeit-Ausfallinformation über Logikabbildung bereitzustellen, sollte das Simulationsmodell, das in einem Produktswerk läuft, einen ausgefallenen Chip innerhalb einer Minute diagnostizieren können, selbst wenn dies bedeutet, daß die Liste von vermuteten Ausfallknoten größer ist (z.B. 3 bis 10 Knoten).
Um die Produktionsverwendung zu ermöglichen, ist das Simulationsmodell ferner dazu ausgelegt, in der Stapelbetriebsart oder Hintergrundbetriebsart zu laufen. Eine automatische kontinuierliche Verarbeitung der Prüfdaten und eine unternehmensweite Echtzeitverteilung von Ergebnissen wird dadurch erzielt.
Wenn in der Stapelbetriebsart gearbeitet wird, wird die Ausgabe des Simulationsmodells kontinuierlich zu einem Umsetzer zur Umwandlung in ein Standard-Fehlerdateiformat geleitet. Ein geeigneter Umsetzer wird von der Merlin CAD-Navigationsgerüstsoftware des früheren Rechtsnachfolgers, Knights Technology bereitgestellt. Die Gerüstsoftware wandelt den Ausgangsdatenstrom von vermuteten Ausfallknoten in eine physikalische Binärbilddatei unter Verwendung von Entwurfsdaten für den Wafer um. Die Gerüstsoftware ermöglicht auch, daß das physikalische Binärbild auf den Bauelemententwurf als Anordnungsspur überlagert werden kann, wie in 7 gezeigt. Die Anordnungsspur kann in so vielen Dimensionen, wie Photomasken vorhanden sind, angezeigt werden. Vorzugsweise wird die Spur jeder Photomaskenebene der vermuteten Ausfallnetzlistenknoten in eine separate Datei ausgegeben, so daß genaue Korrelationen mit Inline-Fehlerdaten hergestellt werden können (d.h. Metallfehler können mit vermuteten Knoten-Ausfallspuren an der Metallphotomaske verglichen werden).
Die physikalische Binärbilddatei kann zu verschiedenen Ausbeuteverwaltungswerkzeugen wie z.B. dem Yield Manager Werkzeug des vorliegenden Rechtsnachfolgers exportiert werden. Ausbeuteverwaltungswerkzeuge stellen verschiedene Visualisierungsoptionen bereit, z.B. Fehlerwaferabbildungen, Binärbilder und Diagramme. Ausschußverhältnisdiagramme, von welchen ein Beispiel in 8 gezeigt ist, stehen zur Verfügung, um den Grad von Erfassungsübereinstimmungen mit Logikbinärbildausfällen auszuwerten. Binärbild-Ausfallintensitätsstapelabbildungen, von welchen ein Beispiel in 9 gezeigt ist, können auf Bereiche des Entwurfs hindeuten, die für einen Ausfall anfällig sind.
Falls erwünscht, können Binärbilddaten in einem beliebigen von verschiedenen Standardausgabeformaten zum Erfassen von Daten, z.B. im KLA-Format, ESDA-Format usw., ausgegeben werden. In dieser Weise können Logikabbildungsdaten und Inline-Testdaten in einem gemeinsamen Format zur Weiterverarbeitung gesammelt werden.
Eine alternative Darstellung des Logikabbildungsprozesses ist in 10 gezeigt. Datenprotokolle für jeden geprüften Chip werden zu einem Server (z.B. einem Unix-Server, der ein ATPG-Softwarepaket wie z.B. Fastscan, Sunrise usw. abarbeitet) gesandt. Wenn ein Chip einen grundlegenden Ausfall erleidet, dann ist das für diesen Chip erhaltene Datenprotokoll nicht verwendbar. Typischerweise ist jedoch ein großer Bruchteil der Datenprotokolle verwendbar. Der Server übersetzt diese Datenprotokolle in ein geeignetes Simulationsformat. Die Logikabbildung verwendet die übersetzten Datenprotokolle und Entwurfsdaten, um die X,Y- Koordinaten von Ausfallnetzlistenknoten zu erzeugen. Wie nachstehend genauer beschrieben, können die von der Logikabbildungsvorrichtung verwendeten Entwurfsdaten beispielsweise eine Eingabe von GDSII-Entwurfsdateien, Netzlistendaten und LVS- (Entwurf gegen Diagramm) Daten verwenden. Nachdem die X,Y-Koordinatendaten erhalten wurden, können die X,Y-Koordinatendaten dann sowohl zur Ausfallanalyse als auch Ausbeuteanalyse verwendet werden. Während die Ausfallanalyse gewöhnlich ein ziemlich langer Prozeß ist, hat die Ausbeuteanalyse Echtzeitdatenanforderungen. Der Logikabbildungsprozeß erfüllt diese Echtzeitdatenanforderungen, wie nachstehend beschrieben.
Mit Bezug auf 11 ist ein Diagramm eines Logikabbildungssystems gemäß einem Ausführungsbeispiel der Erfindung gezeigt. Wie vorher in Bezug auf 10 beschrieben, werden Datenprotokolle für jeden geprüften Chip zu einem Server (z.B. einem Unix-Server, der ein ATPG-Softwarepaket wie z.B. Fastscan, Sunrise usw. abarbeitet) gesandt, wo ein Bruchteil der Datenprotokolle in ein geeignetes Simulationsformat übersetzt wird. Die Logikabbildung verwendet die übersetzten Datenprotokolle und Entwurfsdaten, um die X,Y-Koordinaten von Ausfallnetzlistenknoten zu erzeugen. Diese Information kann in einer Datenbank eines Ausbeuteverwaltungswerkzeugs wie z.B. dem Yield Manager Werkzeug von Knights Technology gespeichert werden.
Der Logikabbildungsumsetzer wandelt eine eingehende Diagnoseliste in ein Standardfehlerdatenformat um. Die resultierenden Diagnosedaten werden mit Inline-Prüfdaten innerhalb der Yield-Manager-Datenbank kombiniert. In einem beispielhaften Ausführungsbeispiel wird die Yield-Manager-Datenbank verwendet, um Inline-Fehlerdaten und Logikabbildungsdaten zu überlagern. Sobald sich die Inline-Fehlerdaten und die Logikabbildungsdaten in einem gemeinsamen Format in einer gemeinsamen Datenbank befinden, kann eine Clientsoftware, wie z.B. der Yield-Manager-Client, der auf PCs der oberen Preisklasse (z.B. Windows NT) läuft, verwendet werden, um die Visualisierung der Daten in verschiedenen Weisen zu ermöglichen, wie z.B. Waferabbildungen, Diagramme, Entwurf usw.
Außerdem können die Daten in verschiedenen Dateiformaten exportiert werden, um die gemeinsame Datennutzung zu erleichtern.
Wie vorher beschrieben, stehen viele Überlagerungs- und visuelle Hilfen zur Verfügung, sobald die Ausfallnetzlistenspur in ein Standardfehlerdateiformat übersetzt ist. Der Fehlerabgleich kann auf der Basis eines vom Benutzer definierten Näheradius von Fehlern (Inline) zu irgendeinem Punkt auf einer Logikabbildungsspur durchgeführt werden. Ausbeuteverwaltungswerkzeuge können verwendet werden, um Fehlerdaten vorzufiltern, um störende Fehler vor dem Abgleich zu beseitigen. Fehler mit mit dem Produkt korrelierten Treffern können in das CAD-Navigationsgerüst zurück exportiert werden, z.B. für FIB- (fokussierter Ionenstrahl) Navigation und Entarbeitung. Die Fehler, die Treffer sind, können selektiv als Gruppe analysiert werden, um festzustellen, welche Fehlerarten am wahrscheinlichsten fatal sind, und um andere bedeutende Unterschiede wie z.B. Fehlergröße oder Intensitätsverteilung zu bestimmen. Es ergibt sich ein neues Paradigma dessen, wie die Testdaten zu verwenden sind.
BEISPIEL
Die Logikabbildung wurde an einer Produktionslinie von Texas Instruments implementiert. Die Details der speziellen Implementierung sind in 12 gezeigt. Die Anordnung von 12 ist derart, daß durchgeführte Operationen in der mittleren Spalte dargestellt sind und Daten- (oder Programm-) Eingaben in der linken und der rechten Flankenspalte dargestellt sind. Der obere Teil der Figur betrifft den Ablauf der elektrischen Diagnose. Man beachte, daß im Vergleich zum herkömmlichen Ablauf der elektrischen Diagnose (2) in 12 vielmehr Wafer als gepackte Bauelemente getestet werden. Ein Testprogramm wird modifiziert, um vielmehr detaillierte Ausfalldaten als einfache "Gut/Schlecht"-Daten wie in einer herkömmlichen Produktionslinie zu erhalten. Eine Chipdecodierungstabelle und ein Decodierungsumsetzer werden für jede Bauelementart entwickelt, um sicherzustellen, daß Testdaten, die einem speziellen Chip auf einem Wafer zugeordnet sind, auf die korrekten Chipkoordinaten innerhalb der Ausbeuteverwalterdatenbank abgebildet werden.
Der untere Teil der Figur betrifft den Logikabbildungs-Prozeßablauf. Diagnosedaten werden in ein Format übersetzt, das für einen Polygondateigenerator lesbar ist. Der Polygondateigenerator liest die übersetzten Diagnosedaten und verarbeitet sie im Abgleich mit der vorher erhaltenen Datenbank (4), um Polygondateien zu erzeugen. Diese Polygondateien können wiederum übersetzt werden, um Standardfehlerdateien mit einem gewünschten Format zu erhalten.

Claims

Verfahren zur automatischen Fehlerlokalisierung beim Prüfen logischer integrierter Halbleiterschaltungen, das die folgenden Schritte umfasst: Überprüfen der logischen integrierten Schaltungen zur Ermittlung allgemeiner Ausfalldaten; Eingeben der allgemeinen Ausfalldaten und Schaltmodelle, die logische Operationen der integrierten Schaltungen beschreiben, in ein Schaltkreisanalysewerkzeug; Ermitteln erster lokalisierter wahrscheinlicher Fehlerdaten aus dem Schaltkreisanalysewerkzeug; Durchführen einer Inline-Prüfung der integrierten Schaltungen zum Ermitteln zweiter lokalisierter wahrscheinlicher Fehlerdaten; und Korrelieren der ersten und zweiten lokalisierten wahrscheinlichen Fehlerdaten.
Verfahren nach Anspruch 1, wonach die Schritte des Eingebens der allgemeinen Ausfalldaten in ein Schaltkreisanalysewerkzeug und Ermitteln erster lokalisierter wahrscheinlicher Fehlerdaten aus dem Schaltkreisanalysewerkzeug kontinuierlich unter Einsatz mindestens eines programmierten Computers erfolgen.
Verfahren nach Anspruch 1, wonach das Korrelieren der ersten und zweiten lokalisierten wahrscheinlichen Fehlerdaten die Herstellung einer visuellen Überlagerung der ersten und zweiten lokalisierten wahrscheinlichen Fehlerdaten umfasst.
Verfahren nach Anspruch 1, wonach die integrierten Schaltungen logische Schaltungen mit eingebauten Fähigkeiten zum Selbsttest sind.
Verfahren nach Anspruch 1, wonach die allgemeinen Ausfalldaten durch Verwendung einer Datenzeilenende-Prüfung der integrierten Schaltungen ermittelt werden.
Verfahren nach Anspruch 5, wonach die integrierten Schaltungen in Waferform überprüft werden.
Verfahren nach Anspruch 1, wonach das Ermitteln erster lokalisierter wahrscheinlicher Fehlerdaten aus dem Schaltkreisanalysewerkzeug folgendes umfasst: Erstellen einer Datenbank, im Abgleich mit welcher die logischen Fehlerdaten zum Ermitteln physikalischer Fehlerdaten verarbeitet werden; und Verarbeiten der logischen Fehlerdaten im Abgleich mit der Datenbank zum Ermitteln physikalischer Fehlerdaten.
Verfahren nach Anspruch 7, wonach das Erstellen der Datenbank das Übersetzen von Entwurfsinformationen aus einem ersten Format in ein zweites Format umfasst.
System zum Prüfen logischer integrierter Halbleiterschaltungen, das folgendes umfasst: eine Einrichtung zum Ermitteln allgemeiner Ausfalldaten aus der Prüfung der logischen integrierten Schaltungen; eine Einrichtung zum Eingeben der allgemeinen Ausfalldaten und Schaltkreismodelle, die logische Operationen der integrierten Schaltungen beschreiben, in ein Schaltkreisanalysewerkzeug; eine Einrichtung zum Ermitteln erster lokalisierter wahrscheinlicher Fehlerdaten aus dem Schaltkreisanalysewerkzeug; eine Einrichtung zum Ermitteln zweiter lokalisierter wahrscheinlicher Fehlerdaten aus einer Inline-Prüfung der integrierten Schaltkreise; und eine Einrichtung zum Korrelieren der ersten und zweiten lokalisierten wahrscheinlichen Fehlerdaten.