JP2002530659A - 論理集積回路の論理機能試験データを物理的表現にマッピングするためのｉｃ試験ソフトウェア・システム - Google Patents

論理集積回路の論理機能試験データを物理的表現にマッピングするためのｉｃ試験ソフトウェア・システム

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ショーン・スミス
ハリ・バラチャンドラン
ジェイソン・パーカー
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ナイツ・テクノロジー・インコーポレーテッド
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Abstract

(57)【要約】 本発明は、半導体集積回路の試験の際に自動的に欠陥のある場所を発見するための方法であって、一般化した故障データを入手するために前記集積回路を試験するステップと、回路解析ツールに一般化した故障データを入力するステップと、回路解析から第一の位置発見に関するほぼ確実な欠陥データを入手するステップと、二番目の位置発見に関するほぼ確実な欠陥データを入手するために前記集積回路のインライン検査を行うステップと、前記第一および第二の位置発見に関するほぼ確実な欠陥データを相互に関連づけるステップとを含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路（ＩＣ）チップ試験ソフトウェア・システムに関する。
【０００２】
【従来の技術】
デジタル半導体チップは、二つの主要な分類、すなわち、メモリ・チップと論
理チップに大別することができる。マイクロプロセッサは、論理チップの一例で
ある。デジタル半導体チップは、精巧なソフトウェア・ツールを使用して熟練し
たチップ設計者により設計される。このようなチップは試験するのが難しいので
、「試験のための設計」（ＤＦＴ）と呼ばれる分野が開発された。あるＤＦＴ技
術は、チップ内に、そうしない場合には、アクセスすることができないチップの
一部を書き込んだり、読み出したりするのに使用することができる一つまたはそ
れ以上の「走査チェーン」の設計を含む。チップ設計をシリコンにレイアウトす
るには、レイアウト・ツールが使用される。結果として得られるチップ・レイア
ウトは、ネットリスト、すなわち、低レベルの設計セルのリストと、これらセル
の相互接続のリストの形で表示することができる。また、チップ・レイアウトは
、多角形の複数の層を表わす物理的設計ファイルの形で表わすこともできる。設
計が完了すると、その部分は「テープ・アウト」される（すなわち、チップを表
わすファイルがテープまたはディスクに書き込まれる）。このようなファイル用
に使用される一つのフォーマットがＧＤＳＩＩフォーマットである。その後で、
マスク・ハウスは、チップを製造するために使用されるホトマスクを作る。
【０００３】 メモリ・チップも論理チップも、生産監視および試験を必要とする。生産監視
は、「インライン」検査装置を用いて行われ、生産試験は「ライン端末」試験装
置を用いて行われる。インライン検査装置は、それぞれが、その上に数百のチッ
プを形成することができる全半導体ウェーハを検査する。ライン端末試験装置は
、チップのパッドが接触していて、チップが「機能」する、半導体ウェーハ上で
、「ビン・ソート機能試験」を行う。機能試験の終わりに、各部分は、試験結果
により「ビン詰め」される（通常、電子記録内の異なる分類に分類される）。
【０００４】 生産試験とは別に、故障解析が行われる。故障解析は、故障が、生産（または
プロトタイプ）試験中に検出された後で、特定のチップ設計のチップの故障の原
因を識別するためのものである。故障解析は、通常、ビン・コードよりも、より
詳細な故障情報を必要とする場合がある。詳細な故障情報は、限定された数のパ
ッケージされた部分を再試験することにより入手される。
【０００５】 メモリ・チップは、その構造が、メモリ・セルの整然としたアレーの形をして
いるので、簡単に故障解析することができる。メモリ・チップは、メモリ・チッ
プに対して一連の読出しおよび書込み動作を実行することにより試験することが
できる。読出し／書込み試験中のエラーは、チップ上の、容易に識別することが
できる場所の物理的欠陥のようにピンポイントで検出することができる。別の方
法としては、メモリ・チップ設計は、内蔵自己試験（ＢＩＳＴ）機能を含むこと
ができる。いずれの場合でも、機能試験の結果をメモリ・チップ上の故障箇所に
「ビット・マッピング」することができる。メモリ・ビット・マッピングの場合
には、電気的故障は、ダイ上の比較的小さな物理的「トレース」内に局限される
。
【０００６】 図１は、従来のメモリ・ビットマップ試験のプロセスの流れである。ウェーハ
に対して、インライン検査（右側）とライン端末試験（左側）の両方が行われる
。インライン試験は、例えば、ＫＬＡテンコ社が市販しているＫＬＡ２１ｘｘシ
リーズのような光学的検査装置を用いて行うことができる。インライン検査によ
り、Ｘ，Ｙ位置による光学的欠陥情報を含む欠陥ファイルが作成される。その後
で、この情報は、任意の便利なフォーマットで出力することができる。このよう
なフォーマットの一例としては、本発明の譲受人であるナイト・テクノロジー社
の歩留まりマネージャ・ツールがある。ライン端末試験は、ＡＴＥ（自動試験装
置）とも呼ばれる試験機を用いて行われる。上記試験機は、故障メモリ箇所を識
別する。この情報は、Ｘ，Ｙ欠陥位置を識別するために処理される。また、Ｘ，
Ｙ欠陥情報は、歩留まりマネージャ・ツールに出力することもできる。インライ
ンおよびライン端末欠陥情報は、歩留まりマネージャ・ツール内において同じフ
ォーマットを持っているので、結合欠陥オーバレイを入手することができ、「致
命的欠陥」（その部分が機能しなくなる欠陥）を識別することができる。より詳
細に説明すると、ある欠陥の位置と故障の位置とが一致する場合には、その欠陥
は致命的欠陥、すなわち、故障の直接原因と見なすことができる。その場合、ト
ラブルシューティングは、その部分の基礎となっている設計ではなく、生産プロ
セスに焦点が当てられる。
【０００７】 メモリ・チップの試験がやり易くなったために、半導体生産工場、すなわち、
ファブ内の歩留まり工場部門は、長い間、所与の世代の技術をデバッグする場合
、メモリ・チップに依存してきた。歩留まり向上技術者は、通常、生産プロセス
を監視し、同じ技術を使用して論理製品の他の生産ラインの歩留まりを確保する
ためにメモリ生産ラインを使用してきた。メモリ・チップの歩留まりを向上する
ために、ライン端末機能試験ビットマップの結果と一緒に、インライン欠陥検査
ツールが長い間使用されてきた。さらに、メモリ・ビットマップ故障データは、
故障分類（例えば、単一ビット故障、列故障、行故障等）の形に要約することが
できる。
【０００８】 メモリ故障の座標による位置が分かれば、故障解析エンジニアは、その故障の
根本的原因を識別するために、種々の「物理的デプロセシング」法を使用するこ
ができる。この故障分類に基づいて、エンジニアは、（例えば、ポリシリコン層
蒸着ステップ、金属１層蒸着ステップ等のような）生産プロセス中の故障発生箇
所を推定することができる。
【０００９】 しかし、最近、半導体業界の論理製品の市場シェアは非常に大きくなり、多く
の新規の「論理専用」工場が操業を開始している。都合の悪いことに、「メモリ
・ライン監視」の利点を利用することができなければ、論理専用生産工場は、多
年にわたってこの業界で開発されてきた歩留まり向上技術を全面的に利用するこ
とができない。メモリ製品を生産しているこのような工場の対応する部門と比較
した場合、論理専用歩留まり向上技術者は、過酷なハンディキャップを負ってい
る。いままで、チップ内の論理領域を「ビットマップ」する方法はなかった。さ
らに、論理チップ機能試験結果によっては、故障ダイ内の故障の物理的座標のス
タート地点を知ることはできない。
【００１０】 最新の論理チップ設計は走査試験を含む。走査試験は、チップの論理領域を、
基本的機能について個々に試験することができる論理の多くの個々のチェーンに
分割する。走査試験により故障信号のリストを識別することができる。しかし、
所与のダイに対して故障信号のリストが作成された後でも、依然として、その故
障の物理的位置を発見することはできない。何故なら、各故障信号は、「論理の
コーン」内に数百のトランジスタを含む場合があるからであり、通常、故障信号
が存在する。それ故、従来の論理チップ歩留まり向上技術は、半導体プロセスの
問題を予測し、修正するために、ビン分類機能試験の結果の修正に大きく依存し
ている。この方法は、特定のビンの副産物を疑わしいプロセス・レベルに関連づ
けることができないこと；パッケージ前の歩留まりの問題をパッケージ歩留まり
の問題と区別することができないこと；故障ダイの多数の集団の間をハッキリと
結びつけることができないこと等のいくつかの欠点を持っている。
【００１１】 故障解析は、周知の電気的診断プロセスを使用することができ、それにより、
疑わしい故障ネットの診断リストを、図２に示すように入手することができる。
ＢＩＳＴ（走査）機能を持つパッケージ済みのデバイスは、試験機を用いて試験
される。走査故障データは、例えば、上記試験機により使用される試験パターン
・ファイルを発生するために、以前使用されたＡＴＰＧツールのようなＡＴＰＧ
（自動試験パターン発生）ツールが使用することができるフォーマットに変換さ
れる。ＡＴＰＧツールは、試験パターン・ファイル、設定ファイル、一つまたは
それ以上のＡＴＰＧ診断モデル、および疑わしい故障ノードを識別するための設
計データベースからの設計情報、診断リストの形の出力（図３）と共に、変換し
た試験データを使用する。
【００１２】 ＣＡＤナビゲーション・ツールは、故障解析を容易にするために開発されたも
のである。ＣＡＤナビゲーションは、回路レイアウト表示で指摘を行い、クリッ
クを行い、そうすることによって、チップ上のその位置にＦＩＢ（イオン・ビー
ム焦点）装置のような装置の一部を自動的に駆動する機能を参照する。また、Ｃ
ＡＤナビゲーションを使用すれば、ユーザは、あるネットの名前を指定し、対応
するレイアウトを表示させることができる。このようなナビゲーション・ツール
の一例としては、本発明の譲受人、ナイト・テクノロジー社のマーリン・フレー
ムワークＣＡＤナビゲーション・ツールがある。このツールは、ネットリスト情
報、レイアウト情報、およびこれら二つの情報に関する相互参照ファイルを入手
し、効率的な索引構造を持つナイト専有フォーマットで、総合データベースを作
成する。図４についてより詳細に説明すると、この図は、このようなナイト・デ
ータベースを作成するプロセスをさらに詳細に示す。ＳＰＩＣＥフォーマッで、
フォーマットされたネットリストは、（必要な場合には）適当なネットリスト・
フォーマットに変換される。概要確認データベースからのデータは、（必要な場
合には）相互参照ファイル、相互参照ネット名、および数字によるネット識別子
を入手するために変換される。レイアウト・データは、（必要な場合には）適当
な多角形のレイアウト・フォーマットに変換される。Ｍマッパ・ルーチンは、Ｃ
ＡＤナビゲーションに適しているデータベースを作成するために、下記の方法で
、ネットリスト、相互参照ファイル、および多角形レイアウト・ファイルを使用
する。
【００１３】
【発明が解決しようとする課題および課題を解決するための手段】
本発明は、一般的に、チップの一つまたはそれ以上の欠陥ネットを識別するシ
ミュレーション・モデルを通るデジタル論理チップの機能試験データを変換する
ことによりネット名に対応するＸ，Ｙ位置を決定し、表示する上記利点を利用す
る。これらのネットに対するＸ，Ｙ座標データを入手するために、欠陥ネットが
、上記タイプのデータベースに対して処理され、それによりそれらを、チップ・
レイアウト上に物理的トレースとしてログされたデータにすることができる。例
示としてのある実施形態の場合には、このマッピングは、機能試験機からデータ
を取入れ、そのデータを故障走査チェーンから疑わしいネットリストのノードに
変換することにより行われる。その後で、疑わしいネットリスト・ノードのＸ，
Ｙ座標が識別され、データベースに記憶され、故障解析および歩留まり向上エン
ジニアに、故障解析を行い、「インライン」検査データが所与の故障を説明する
かどうかをすぐに理解することができるようにスタート地点を示す。その後で、
これらのノードは、回路設計から、設計の複数の各ホトマスク層用のチップ・レ
イアウト上に相互マッピングすることができる。詳細な故障データが収集され、
パッケージされた部分段階における、必要に応じてという形ではなく、広範なプ
ログラムの一部という形でウェーハ段階に記憶される。それ故、比較的極めて少
量のもっと品質の低いデータを、非常に骨の折れる方法で入手するのとは異なり
、大量の高品質のデータが完全に自動的に入手される。
【００１４】
【発明の実施の形態】
図５について説明すると、この図は、論理マップ・プロセスのプロセスの流れ
を示す。ウェーハは、走査試験機能を持っているものと仮定する。図１ですでに
説明したように、インライン検査が行われる。ウェーハは、メモリ製品ではなく
論理製品であるので、ライン端末試験は、かなり異なるものになる。以下により
詳細に説明するように、ライン端末試験手順によりＡＴＥデータ・ログが作成さ
れる。ＡＴＥデータ・ログおよび他の情報を使用する場合、診断ステップは、以
後、ＡＴＰＧツールを使用する。診断ステップにより、疑わしい欠陥ネットの診
断リストが作成される。Ｘ，Ｙ欠陥位置を識別するために、この情報は、設計情
報と一緒に使用される。Ｘ，Ｙ欠陥情報は、また、例えば、歩留まりマネージャ
・フォーマットのような任意の必要なフォーマットで出力することができる。イ
ンライン欠陥情報のフォーマット、およびライン端末欠陥情報のフォーマットは
同じであるので、結合欠陥オーバーレイを入手することができ、致命的欠陥を容
易に識別することができる。
【００１５】 故障データの論理−物理変換は、本明細書において、論理マップと呼ぶプロセ
スにより行われる。論理マップを使用して、故障ネットリスト・ノードの、Ｘ，
Ｙ座標を生成することができる。図６は、論理マップ・システムのデータの流れ
の全体図である。論理マップは、機能試験出力ファイル（例えば、ＡＳＣＩＩフ
ァイル）を作成するウェーハ・レベルの機能試験からスタートする。機能試験出
力ファイルを入手した場合には、機能試験の結果を後処理し、その結果を設計診
断モデルに入力するのに適している故障信号に変換するために、いくつかの周知
の方法を使用することができる。種々の市販の回路解析ツールにより設計診断を
モデル化することができる。そのようなツールの一例としては、メント・グラフ
ィックス社の高速走査回路解析ツールがある。
【００１６】 変換された機能試験出力ファイルは、回路解析ツールに送られる。この回路解
析ツールの機能は、疑わしい故障ネットのリストを作成することである。図３は
、このようなリストの一例を示す。
【００１７】 疑わしいネットリストのベクトルが、故障位置を識別する精度は、設計診断モ
デルの適正度、またはシミュレーション・モデルの適正度により異なる。回路設
計者の入力は、設計の正確で、効率的なモデルを確立しなければならない。場合
によっては、疑わしい故障ベクトルと回路解析に必要な時間との間で適当なバラ
ンスをとるために、回路シミュレーションを修正する必要がある場合がある。
【００１８】 設計の役割の場合、シミュレーション・モデルは、最も少ない数の疑わしい故
障ネットリスト・ノードを発見するために、必要なだけ長い計算時間を使用しよ
うとする。例えば、一つの故障をもつダイのシミュレーション・モデルを実行す
る回路設計者の場合には、一つまたは二つの故障ベクトルを生成するために、数
分から１時間掛かる。この動作方法は、回路設計および確認の際に、回路解析ツ
ールが通常行う役割と一致する。ウェーハ生産工場内で試験データを変換する目
的で、シミュレーション・モデルを適応するためには、疑わしいネットリスト・
ノードの出力データ・ストリームは、回路設計および確認の役割の場合より遥か
に高度のものになる。論理マッピングにより故障情報をリアルタイムで供給する
ために、生産工場で稼働しているシミュレーション・モデルは、疑わしい故障ノ
ードのリストが、もっと長い（例えば、３〜１０ノード）ことを意味する場合で
も、故障ダイを１分以内に診断できなければならない。
【００１９】 さらに、生産のために使用できるように、シミュレーション・モデルは、バッ
チ・モード、または背景モードで動作することができる。それにより、残りのデ
ータの自動的な継続処理および結果の会社全体のリアルタイムでの分配が行われ
る。
【００２０】 バッチ・モードで動作している場合には、シミュレーション・モデルの出力は
、標準欠陥ファイル・フォーマットに変換するために、連続的に変換装置に送ら
れる。適当な変換装置としては、本発明の譲受人であるナイト・テクノロジー社
のＣＡＤナビゲーション・フレームワーク・ソフトウェアがある。フレームワー
ク・ソフトウェアは、疑わしい故障ノードの出力データ・ストリームを、ウェー
ハ用のレイアウト・データを使用する物理的ビットマップ・ファイルに変換する
。フレームワーク・ソフトウェアは、また、図７に示すように、物理的ビットマ
ップを、デバイス・レイアウト上にレイアウト・トレースとして重ねることがで
きるようにする。レイアウト・トレースは、ホトマスクの数の次元で表示するこ
とができる。好適には、疑わしい故障ネットリストの各ホトマスクのレベルのト
レースは、別々のファイルに出力され、その結果、インライン欠陥データとの正
確な相関関係を行うことができることが好ましい（すなわち、金属欠陥を金属ホ
トマスクのところの故障トレースとしての疑わしいノードＡＥと比較することが
できる）。
【００２１】 物理的ビットマップ・ファイルは、本発明の譲受人の歩留まりマネージャ・ツ
ールのような種々の歩留まり管理ツールに送ることができる。歩留まり管理ツー
ルは、例えば、欠陥ウェーハマップ、ビットマップおよびチャートのような種々
の視覚化オプションを供給する。図８にその一例を示す、致命的比のチャートは
、論理ビットマップ故障への整合の程度を評価するために利用することができる
。図９にその一例を示す、ビットマップ故障レベル・スタックマップは、故障を
起こしやすいレイアウトの領域を示唆することができる。
【００２２】 そうしたい場合には、ビットマップ・データを、例えば、ＫＬＡフォーマット
、ＥＳＤＡフォーマット等のような検出データ用の種々の標準出力フォーマット
の中の任意のフォーマットに出力することができる。このようにして、論理マッ
ピング・データおよびインライン試験データを通常のフォーマットで収集して、
さらに処理することができる。
【００２３】 図１０は、論理マップ・プロセスの別の図面である。試験した各ダイのデータ
・ログは、サーバ（例えば、ファースト・スキャン、サンライズ等のようなＡＴ
ＰＧソフトウェア・パッケージを実行しているＵｎｉｘ（登録商標）サーバ）に
送られる。チップに基本的な故障がある場合には、そのチップ用に入手したデー
タ・ログは使用することができない。しかし、通常、データログの大きな部分を
使用することができる。サーバは、これらのデータ・ログを適当なシミュレーシ
ョン・フォーマットに変換する。論理マップは、故障ネットリスト・ノードのＸ
，Ｙ座標を生成するために、上記の変換したデータ・ログおよび設計データを使
用する。以下により詳細に説明するように、論理マッパが使用する設計データは
、例えば、ＧＤＳＩＩレイアウト・ファイルからの入力、ネットリスト・データ
、およびＬＶＳ（レイアウト対略図）データを含むことができる。Ｘ，Ｙ座標デ
ータを入手した後で、Ｘ，Ｙ座標データを故障解析および歩留まり解析の両方に
使用することができる。一方、故障解析は、通常、どちらかといえば、時間の掛
かるプロセスであり、歩留まり解析は、リアルタイム・データでなければならな
い。論理マップ・プロセスは、以下に説明するようにこれらのリアルタイムデー
タ要件を満足する。
【００２４】 図１１について説明すると、この図は、本発明のある実施形態の論理マップ・
システムの図面である。図１０のところですでに説明したように、試験済みの各
ダイのデータ・ログは、サーバ（例えば、ファースト・スキャン、サンライズ等
のようなＡＴＰＧソフトウェア・パッケージを実行しているＵｎｉｘ（登録商標
）サーバ）に送られる。この場合、データ・ログの一部は、適当なシミュレーシ
ョン・フォーマットに変換される。論理マップは、故障ネットリスト・ノードの
Ｘ，Ｙ座標を生成するために、変換データ・ログと設計データとを使用する。こ
の情報は、ナイト・テクノロジー社の歩留まりマネージャ・ツールのような歩留
まり管理ツールのデータベースに記憶される。
【００２５】 論理マップ変換装置は、入力診断リストを標準欠陥データ・フォーマットに変
換する。結果として得られる診断データは、歩留まりマネージャ・データベース
内のインライン検査データと結合される。例示としての実施形態の場合には、歩
留まりマネージャ・データベースは、インライン欠陥データおよび論理マップ・
データをオーバーレイするために使用される。インライン欠陥データおよび論理
マップ・データは、共通のデータベース上に、共通のフォーマットで常駐してい
て、ハイエンドＰＣ（例えば、ウィンドウズ（登録商標）ＮＴ）上で実行してい
る歩留まりマネージャ・クライアントのようなクライアント・ソフトウェアは、
例えば、ウェーハ・マップ、チャート、レイアウト等のような種々の方法で、デ
ータを視覚化するために使用することができる。さらに、データは、データ・シ
ェアリングを容易にするために種々のファイル・フォーマットで外部に送ること
ができる。
【００２６】 すでに説明したように、故障ネットリスト・トレースが標準欠陥ファイル・フ
ォーマットに変換された場合には、多くのオーバーレイおよび視覚的補助手段を
使用することができる。欠陥の突き合わせは、論理マッパトレース上における欠
陥（インライン）から任意の点までのユーザが定義した近接半径に基づいて行う
ことができる。歩留まり管理ツールは、突き合せをする前に、「ｏ＾ｎｕｉｓａ
ｎｃｅｏ¨」欠陥（ただし、ｏ＾，ｏ¨は、それぞれ、“ｏ”の上に、“＾”，
“¨”を付した文字を表すものとする）を除去する目的で、欠陥データを予備濾
過するのに使用される。製品相関関係ヒットを含む欠陥は、例えば、ＦＩＢ（焦
点を合わせたイオン・ビーム）ナビゲーション、およびデプロセシングのような
ＣＡＤナビゲーションに返送することができる。ヒットを含む欠陥は、どんなタ
イプの欠陥が、致命的な欠陥になる可能性が最も高いのかを判断し、欠陥サイズ
またはレベル分布のような他の重要な違いを決定するために、一つのグループと
して選択的に解析される。その結果、試験データの使用方法の基準が得られる。
【００２７】 ＜例＞ 論理マップをテキサス・インストルメント社の生産ライン上で実行した。図１
２は、特定の実行の詳細を示す。図１２のレイアウトは、行った動作が中央の列
に表示され、データ（またはプログラム）入力が、左右の列に表示されるように
なっている。図面の上の部分は、電気的診断の流れに関連する。従来の電気的診
断の流れ（図２）と比較した場合、パッケージされたデバイスではなく、ウェー
ハが試験されることに留意されたい。試験プログラムは、従来の生産ラインのよ
うに、単なる合格／不合格データではなく、詳細な故障データを入手するように
修正されている。ウェーハ上の特定のダイに関連する試験データが、歩留まり管
理データベース内のダイ座標を修正するために、確実にマッピングされるように
、各デバイス・タイプ用のダイ解読表および解読変換装置が開発されている。
【００２８】 図の下部は、論理マップ・プロセスの流れに関連する。診断データは、多角形
ファイル・ゼネレータが読むことができるフォーマットに変換される。多角形フ
ァイル・ゼネレータは、変換されたデータを読み、多角形ファイルを発生するた
めに、すでに入手した（図４）データベースに対してそれを処理する。これらの
多角形ファイルは、必要なフォーマットの標準欠陥ファイルを入手するために変
換することができる。
【００２９】 通常の当業者であれば、本発明を、本発明の精神およびその本質的な特性から
逸脱することなしに、他の特定の形式で実施することができることを理解するこ
とができるだろう。それ故、上記実施形態は、すべての点で説明のためのもので
あって、本発明を制限するものではない。本発明の範囲を示すものは、上記の説
明ではなく、添付の特許請求の範囲であり、その同等物の意味および範囲に入る
すべての変更は、本発明の範囲内に含まれる。
【図面の簡単な説明】
【図１】 周知のメモリ・ビットマップ・プロセスの流れを示すブロック図
である。
【図２】 周知の電気的診断プロセスの流れを示すブロック図である。
【図３】 回路解析ツールから入手した例示としてのネット／ノード・リス
トである。
【図４】 ＣＡＤナビゲーションに適している周知のデータベースが作成さ
れる方法を示す、より詳細なフローチャートである。
【図５】 本発明の論理マップ・プロセスの流れのブロック図である。
【図６】 論理マップ・プロセスの流れの全体図である。
【図７】 欠陥データ、および論理マップした故障データのオーバーレイの
拡大図である。
【図８】 致命的欠陥比のチャートの一例である。
【図９】 欠陥レベル・スタック図の一例である。
【図１０】 論理マップ・プロセスの流れの別の図面である。
【図１１】 本発明の一実施形態の論理マップ・システムの図面である。
【図１２】 論理マップ・プロセスのある特定の実行の一例の理解を助ける
ための、より詳細なフローチャートである。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年３月８日（２００１．３．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ショーン・スミス アメリカ合衆国・テキサス・75746・オー スティン・サウス・モパック・2001・アパ ートメント・2436 (72)発明者 ハリ・バラチャンドラン アメリカ合衆国・テキサス・75252・ダラ ス・フランクフォート・ロード・7432・ア パートメント・212 (72)発明者 ジェイソン・パーカー アメリカ合衆国・テキサス・75019・コッ ペル・ピニオン・レーン・307 (72)発明者 ステファニー・ワッツ・バトラー アメリカ合衆国・テキサス・75082・リチ ャードソン・ウィンター・パーク・ドライ ブ・4700 Ｆターム(参考） 2G132 AA01 AB01 AC09 AK07 AL12 4M106 AA01 DA15 DJ21 DJ23

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路の試験の際に自動的に欠陥のある場所を発見
    するための方法であって、 一般化した故障データを入手するために前記集積回路を試験するステップと、 一般化した故障データを回路解析ツールに入力するステップと、 第一の位置発見に関するほぼ確実な欠陥データを回路解析から入手するステッ
    プと、 二番目の位置発見に関するほぼ確実な欠陥データを入手するために前記集積回
    路のインライン検査を行うステップと、 前記第一および第二の位置発見に関するほぼ確実な欠陥データを相互に関連づ
    けるステップとを含む方法。
  2. 【請求項２】 前記一般化したデータを前記回路解析ツールに入力し、前記
    第一の位置発見に関するほぼ確実な欠陥データを回路解析から入手するステップ
    が、少なくとも一台のプログラムされたコンピュータを用いて実質的に連続的に
    実行されることを特徴とする請求項１記載の方法。
  3. 【請求項３】 前記第一および第二の発見位置に関するほぼ確実な欠陥デー
    タを相互に関連づけるステップが、前記第一および第一の位置発見に関するほぼ
    確実な欠陥データの視覚的オーバーレイを生成するステップを含むことを特徴と
    する請求項１記載の方法。
  4. 【請求項４】 前記集積回路が内蔵自己試験機能を持つ論理回路であること
    を特徴とする請求項１記載の方法。
  5. 【請求項５】 前記一般化した欠陥データが前記集積回路のライン端末試験
    を用いて入手されることを特徴とする請求項１記載の方法。
  6. 【請求項６】 前記集積回路がウェーハの形で試験されることを特徴とする
    請求項５記載の方法。
  7. 【請求項７】 前記第一の位置発見に関するほぼ確実な欠陥データを回路解
    析から入手するステップが、物理的欠陥データを入手するために、それに対して
    前記論理欠陥データが処理されるデータベースを生成するステップと、 物理的欠陥データを入手するために、前記データに対して前記論理欠陥データ
    を処理するステップとを含むことを特徴とする請求項１記載の方法。
  8. 【請求項８】 前記データベースを生成するステップが、設計情報を第一の
    フォーマットから第二のフォーマットに変換するステップを含むことを特徴とす
    る請求項７記載の方法。
  9. 【請求項９】 半導体集積回路を試験するためのシステムであって、 回路解析ツールと、 手段と を備え、 前記手段は、 一般化した故障データを前記回路解析ツールに供給することと、 位置発見に関するほぼ確実な欠陥データを前記回路解析ツールから入手する
    ことと、 前記位置発見に関するほぼ確実な欠陥データを標準フォーマットで表現する
    ことと、 前記位置発見に関するほぼ確実な欠陥データを、複数のクライアント機械に
    アクセスすることができるデータベース・サーバ上に記憶することと を自動的に行うための手段であることを特徴とするシステム。
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