JP3055516B2 - 半導体集積回路の検査解析装置及びその方法並びにその制御プログラムを記録した記録媒体 - Google Patents

半導体集積回路の検査解析装置及びその方法並びにその制御プログラムを記録した記録媒体

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JP3055516B2 JP9355926A JP35592697A JP3055516B2 JP 3055516 B2 JP3055516 B2 JP 3055516B2 JP 9355926 A JP9355926 A JP 9355926A JP 35592697 A JP35592697 A JP 35592697A JP 3055516 B2 JP3055516 B2 JP 3055516B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の検
査解析装置及びその方法並びにその制御プログラムを記
録した記録媒体に関し、特に半導体素子上に整然と配置
された回路素子群を含む半導体集積回路の検査解析方式
に関するものである。
【０００２】
【従来の技術】回路素子群を半導体上に整然と配置して
構成された集積回路の検査解析においては、不良回路素
子の位置を、半導体上の回路素子配置に模して整然と記
録することにより、半導体集積回路上の不良素子分布を
視覚的に一目瞭然に把握可能である。
【０００３】例えば、回路素子群を駆動する回路がブロ
ック分割されており、各ブロックに分まれる素子全てが
不良の場合にはブロック不良と判定し、また、１本の配
線を共有する素子全てが不良の場合には配線不良と判定
し、更には、素子１個が単独で不良の場合には１ビット
不良と判定し、更にはまた、隣接する素子が塊状に不良
の場合には群ビット不良と判定することができるもので
ある。
【０００４】この様な検査解析方法はビットマップ解析
技術と称されるものであり、メモリＬＳＩに代表される
半導体集積回路装置の不良解析に有効であるが、半導体
の高集積化に伴って回路素子群の数が百万個以上になる
と、人手による全数解析が困難となっている。
【０００５】また、特開昭６１−２３３２７号公報に開
示の技術では、不良品の欠陥の発生箇所を検知して、こ
の欠陥の種類の分布から製造工程上のミスを発見して修
正をなすことにより、根本的に不良品が生じない様にす
る技術である。すなわち、良／不良の生産ラインの試験
をするのではなく、不良の装置を検査して夫々の不良が
何処で生じたかの具体的な詳細を検出するものである。
【０００６】例えば、記憶装置において、所期のフィー
ルド酸化物が存在していないことにより、隣接する２つ
のコンデンサが基板を通る短絡部を有する場合、対応す
るメモリアレイの行及び列に対して１つずつ２つのビッ
トに対して不良が表示され、ＡＤＳＥＬ（アドレス選択
の略号）アルゴリズムの不良パターンから、欠陥場所を
求めるものである。
【０００７】記憶装置の配列欠陥の種類の分布と所定の
日の分布とを、それまでのデータと比較して、製造作業
の特定の工程における時間、温度、または材料の走査が
仕様通りでなかったためであると判定されると、特定の
不良メカニズムを切離す様になっている。
【０００８】
【発明が解決しようとする課題】上述の特開昭６１−２
３３２７号公報に開示の技術では、設計に起因する欠陥
とそうではない製造上に起因する欠陥との判別は不可能
であり、よって、半導体集積回路において、人間の目に
は一見不規則に見える不良素子分布の場合には、分布形
状の特徴から不良原因を推定することは困難であり、製
造歩留まりの向上ができないという欠点がある。
【０００９】そこで、本発明はかかる従来技術の欠点を
解消すべくなされたものであって、その目的とするとこ
ろは、設計に起因する欠陥とそうでない欠陥とを、各不
良素子の間隔の約数の種類とその頻度とを解析すること
により、不良原因を定性的かつ定量的に区別できるよう
にした半導体集積回路の検査解析装置及びその方法並び
にその制御プログラムを記録した記録媒体を提供するこ
とである。
【００１０】
【課題を解決するための手段】本発明によれば、半導体
素子上に配置された回路素子群の位置関係を示すＸＹ直
交座標系において、これ等回路素子のうち不良素子相互
間のＸ方向の間隔｜Δｘ｜と、Ｙ方向の間隔｜Δｙ｜
と、Ｘ座標にＹ座標を乗じた間隔｜Δｘｙ｜とを全て網
羅し算出する間隔算出手段と、前記間隔｜Δｘ｜，｜Δ
ｙ｜，｜Δｘｙ｜の各値に対する約数ｆとこれ等各約数
の個数Σｍとを夫々算出する約数算出手段と、これ等約
数ｆの種類と個数Σｍとに応じて前記不良素子の分布と
設計規則との関係を判定する判定手段と、を含むことを
特徴とする半導体集積回路の検査解析装置が得られる。
【００１１】そして、前記判定手段は、前記間隔｜Δｘ
｜，｜Δｙ｜，｜Δｘｙ｜の各値の夫々の総数Ｎx ，Ｎ
y ，Ｎxyとしたときの各関数Ｒ（ｘ，ｆ）＝Σｍ／Ｎx
，Ｒ（ｙ，ｆ）＝Σｍ／Ｎy ，Ｒ（xy，ｆ）＝Σｍ／
Ｎxyを算出し、これ等各関数の個々のｆに対する値を参
照して、これ等各値の前記約数ｆに対する分布状態に応
じて前記不良素子の分布と設計規則との関係を判定する
ことを特徴とする。
【００１２】また、前記判定手段は、前記各関数に夫々
ｆを乗じた関数Ｒ（ｘ，ｆ）＊ｆ，Ｒ（ｙ，ｆ）＊ｆ，
Ｒ（xy，ｆ）＊ｆを算出し、これ等各関数の個々のｆに
対する値を参照して、これ等各値の前記約数ｆに対する
分布状態に応じて前記不良素子の分布と設計規則との関
係を判定することを特徴とする。
【００１３】更に、前記判定手段は、前記約数ｆ中の素
数成分に相当する前記各関数の個々の値が他の約数のも
のに比して大なる場合は、前記不良素子は不規則な位置
関係にあると判定することを特徴とし、前記不規則な位
置関係と判定された場合は、製造歩留まりの低下と判定
することを特徴とする。
【００１４】更にはまた、前記判定手段は、前記約数ｆ
中の偶数成分に相当する前記各関数の個々の値が他の約
数のものに比して大なる場合は、前記不良素子は設計規
則と関係があると判定することを特徴とする。
【００１５】本発明によれば、半導体素子上に配置され
た回路素子群の位置関係を示すＸＹ直交座標系におい
て、これ等回路素子のうち不良素子相互間のＸ方向の間
隔｜Δｘ｜と、Ｙ方向の間隔｜Δｙ｜と、Ｘ座標にＹ座
標を乗じた間隔｜Δｘｙ｜とを全て網羅し算出するステ
ップと、前記間隔｜Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各
値に対する約数ｆとこれ等各約数の個数Σｍとを夫々算
出するステップと、これ等約数ｆの種類と個数Σｍとに
応じて前記不良素子の分布と設計規則との関係を判定す
る判定ステップと、を含むことを特徴とする半導体集積
回路の検査解析方法が得られる。
【００１６】そして、前記判定ステップは、前記間隔｜
Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各値の夫々の総数Ｎx
，Ｎy ，Ｎxyとしたときの各関数Ｒ（ｘ，ｆ）＝Σｍ
／Ｎx ，Ｒ（ｙ，ｆ）＝Σｍ／Ｎy ，Ｒ（xy，ｆ）＝Σ
ｍ／Ｎxyを算出するステップと、これ等各関数の個々の
ｆに対する値を参照して、これ等各値の前記約数ｆに対
する分布状態に応じて前記不良素子の分布と設計規則と
の関係を判定するステップとを含むことを特徴とする。
【００１７】更に、前記判定ステップは、前記各関数に
夫々ｆを乗じた関数Ｒ（ｘ，ｆ）＊ｆ，Ｒ（ｙ，ｆ）＊
ｆ，Ｒ（xy，ｆ）＊ｆを算出するステップと、これ等各
関数の個々のｆに対する値を参照して、これ等各値の前
記約数ｆに対する分布状態に応じて前記不良素子の分布
と設計規則との関係を判定するステップとを含むことを
特徴とする。
【００１８】本発明によれば、半導体素子上に配置され
た回路素子群の位置関係を示すＸＹ直交座標系におい
て、これ等回路素子のうち不良素子相互間のＸ方向の間
隔｜Δｘ｜と、Ｙ方向の間隔｜Δｙ｜と、Ｘ座標にＹ座
標を乗じた間隔｜Δｘｙ｜とを全て網羅し算出するステ
ップと、前記間隔｜Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各
値に対する約数ｆとこれ等各約数の個数Σｍとを夫々算
出するステップと、これ等約数ｆの種類と個数Σｍとに
応じて前記不良素子の分布と設計規則との関係を判定す
る判定ステップと、を含む半導体集積回路の検査解析方
法をコンピュータに実行させるためのプログラムを記録
した記録媒体が得られる。
【００１９】本発明の作用を述べる。半導体素子上に配
置された回路素子群の位置関係を示すＸＹ直交座標系に
おいて、これ等回路素子のうち不良素子相互間のＸ方向
の間隔｜Δｘ｜と、Ｙ方向の間隔｜Δｙ｜と、Ｘ座標に
Ｙ座標を乗じた間隔｜Δｘｙ｜とを全て網羅し算出する
間隔算出し、これ等算出間隔｜Δｘ｜，｜Δｙ｜，｜Δ
ｘｙ｜の各値に対する約数ｆとこれ等各約数の個数Σｍ
とを夫々算出し、これ等約数ｆの種類と個数Σｍとに応
じて不良素子の分布と設計規則との関係を判定するよう
にする。
【００２０】多くのメモリＬＳＩは、例えば、１個の電
極を２個のメモリ素子が共有したり、配線を２本単位や
４本単位で駆動したり、４本の配線を駆動する回路を左
右対称に配置（８本単位）したり、一つの駆動回路が１
６本の配線を駆動するという様に、２の累乗の規則に従
って回路設計やレイアウトがなされている。つまり、メ
モリＬＳＩの設計規則は３，５，７，９，１１，１３，
１７，１９，……といった素数を含んでいないので、素
子間隔の約数に２以外の素数を多く含む不良素子分布
は、回路設計やレイアウト設計とは異なる不良原因から
発生していると推定することができる。
【００２１】従って、素子間隔の約数に設計規則と無関
係の素数を含む不良素子分布を検出し、半導体集積回路
の製造歩留まりとの関係を照合するようにした本発明に
より、従来は困難とされてきた不規則分布を示す不良原
因の検出及び解析に有効な手法が提供できることにな
る。
【００２２】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施の形態につき詳述する。
【００２３】図１は本発明が適用される半導体集積回路
の検査解析システムの概略ブロック図である。図１にお
いて、半導体集積回路試験装置１は予め定められた試験
プログラムに従って被試験ＬＳＩに対する処理を実行
し、当該ＬＳＩの試験結果を生成する機能を有する。
【００２４】不良素子分布（ビットマップ）作成装置２
は、この試験結果に含まれる不良素子の電気的アドレス
座標を半導体回路上のレイアウトに合せて再配置した結
果を、不良素子分布データ、すなわちビットマップデー
タとして出力する機能を有する。
【００２５】データ処理部３はこのビットマップデータ
（図１１に例を示す）を入力として、本発明による検査
解析処理をなす機能を有しており、この検査解析処理手
順のプログラムはＲＯＭ等の記録媒体４に予め記録され
ているものとする。このデータ処理部３は、図２に示す
如く、ビットマップデータから不良素子間の間隔を算出
する不良素子間隔算出部３１と、この算出された不良素
子間隔に含まれる約数ｆの種類及び個数を算出する約数
算出部３２と、これ等約数ｆの種類と個数とに応じて不
良素子の分布と設計規則との関係を判定する判定部３３
とからなっている。
【００２６】図３は図１におけるデータ処理装置３の処
理の流れを示すフローチャートであり、図２の各部３１
〜３３の操作手順を示すフローチャートでもある。この
図３を参照しつつ、本発明の実施例の動作を述べる。
【００２７】被検査対象であるメモリＬＳＩ上に整然と
配置された回路素子群の位置関係をＸＹ直交座標系で表
すビットマップ上において、図４（Ａ）の黒点で示す不
良素子群の位置（ｘi ，ｙi ）を全て網羅して調べ、不
良素子数のＸ座標，Ｙ座標及びＸＹ座標依存性を調べ
る。すなわち各座標毎の不良素子数のグラフを出力する
（ステップＳ１）。
【００２８】次に、図４（Ｂ）の破線で示す各不良素子
間の相対的位置関係について、Ｘ座標に沿った間隔｜Δ
ｘ｜，Ｙ座標に沿った間隔｜Δｙ｜，各不良素子のＸ座
標とＹ座標との積の差｜Δｘｙ｜の値（絶対値）を算出
する。この場合、｜Δｘｙ｜を算出する根拠は、Ｘ座標
とＹ座標との組合せに依存する不良原因の検出及び解析
を行うためである。
【００２９】以上の算出結果を基に、図４（Ｂ）に示す
３種の行列を作成する。すなわち、各不良素子相互間に
おけるＸ座標に沿う間隔｜Δｘ｜の行列と、Ｙ座標に沿
う間隔｜Δｙ｜の行列と、Ｘ座標とＹ座標との積の差｜
Δｘｙ｜の行列との３種である。
【００３０】これ等行列中の中には重複するデータが含
まれるので、以下において、実際に演算するデータは図
４（Ｂ）において、三角形状の破線にて囲まれたデータ
群（総数Ｎ個）だけである。これ等、演算対象のデータ
総数をＮとする（ステップＳ２）。
【００３１】次に、これ等図４（Ｂ）の三角形状破線で
囲まれたデータについて、｜Δｘ｜，｜Δｙ｜，｜Δｘ
ｙ｜の各値をｆ（ｆは２以上の自然数で最大値ｖはＸ，
Ｙ，ＸＹの１／２を超えない値）で割り切れるか否かを
調べる。すなわち、図４（Ｂ）の三角形状の破線で囲ま
れたデータ群が、各々ｆを約数に有するかどうかを判定
するものであり、割り切れる場合には変数ｍの値を１と
し、割り切れなければ変数ｍの値は変化しない（ステッ
プＳ３）。
【００３２】次に、｜Δｘ｜の行列中における三角形状
破線で囲まれたデータＮ個中、ｆを約数に有するデータ
の個数Σｍから関数Ｒ（ｆ）＝Σｍ／ｖを求め、ｆとの
関係を図５の如くグラフ化することにより、Ｘ座標方向
の各不良素子間の間隔に含まれる任意の約数ｆの種類及
びｆの含有率を知ることができる。
【００３３】この図４に示す棒グラフはＲ（ｆ）の実測
値、破線グラフは累乗近似曲線Ｒ（ｆ）＝０．５９５４
＊ｆ-0.8417 である（ステップＳ４）。
【００３４】この時、Ｒ（ｆ）とｆとの関連から不良素
子分布とｆとの関係が判読しづらい場合は、このＲ
（ｆ）にｆを乗じた関数Ｇ（ｆ）との関係を図６に示す
如くグラフ化すると、より解読が容易となる（ステップ
Ｓ５）。
【００３５】この事例では、約数ｆ中素数５，１３，２
３，２９，３１を約数として多く含む素子間隔の不良分
布があることが明瞭となっている。この素数を約数に多
く含むということは、上述した様に、設計に起因しない
不良原因、すなわち製造上の過程（歩留まり低下）での
原因と考えられ、よって設計者へのフィードバックは不
要であり、むしろ設計者以外へのフィードバックが必要
となる。
【００３６】｜Δｙ｜，｜Δｘｙ｜についても、上記の
｜Δｘ｜についてと同様の処理を行う。
【００３７】そして、最後に、得られたＲ（ｆ），Ｇ
（ｆ）のパターンを過去の事例と夫々照合して、重ね合
せ公差（例えば各ｆ値に対するＲ（ｆ），Ｇ（ｆ）の値
のずれが、信頼性水準１０％未満である等）に対する一
致度及び一致事例一覧をレポート出力する（ステップＳ
６）。
【００３８】被検査素子が、例えばＤＲＡＭ素子の場
合、その回路設計においては、先ず、行１ビット×列１
ビットから構成される４ビットの基本マスクを設計す
る。この基本マスクを行方向に２個並べた行２ビット×
列４ビットを１組とし、これを５１２個並べることによ
り、行１０２４ビット×列４ビットのマスクとする。
【００３９】このマスクを次々に配置していくと、行２
０４８ビット×列４０９６ビット＋周辺回路＋共通配線
＋周辺回路＋行２０４８ビット×列４０９６ビットとな
り、１６ＭビットＤＲＡＭの設計が完了する。
【００４０】この時、各行，各列を駆動する回路は階層
的駆動回路となっており、２の累乗や４の累乗、または
８の累乗、あるいは、２の累乗と４または８の累乗との
組合せで配置される。例えば、親回路が２個や４個、ま
たは８個の子回路を駆動し、子回路も２個や４個または
８個の孫回路を駆動するという様に、階層的な構造とな
っている。
【００４１】以上の設計過程で注意すべきことは使用さ
れている数値が全て２のｎ乗ということである。つま
り、ＤＲＡＭの不良において設計に起因する不良は、全
て２のｎ乗を約数に持つ間隔で発生することになる。例
えば、列方向１０２４番目（アドレスは０から始まるの
で、列アドレスは１０２３）の配線の駆動回路に設計上
問題がある場合、駆動回路を共有する列のアドレスも影
響を受ける場合が多く、単独不良でない可能性が高くな
る。
【００４２】この場合、不良アドレス１０２３と隣接す
る１０２２や１０２４の他に、１０２１，１０２５等の
２ｎや、１０１９，１０２７等の４ｎや、８ｎ，１６ｎ
や、更には２０４７，３０７１，４０９５等の２の１０
乗、つまり１０２４ｎの間隔等まで不良が分布する可能
性がある。
【００４３】従って、２のｎ乗でない間隔の不良は、設
計原因ではない不規則性原因、例えば、ゴミの付着や汚
れ等の製造工程上の原因の可能性が高いと推定できるこ
とになる。
【００４４】図５，６の例は不規則性の強い不良素子分
布の例であったが、図７，８に上述した設計規則による
規則性の強い不良素子分布の例を示す。
【００４５】図７はＲ（ｆ）とｆとの関係を、図８はＧ
（ｆ）とｆとの関係を夫々示している。
【００４６】図７，８においては、図５，６の場合に比
較して、ｆが偶数（２のｎ乗を含む）の時のＲ（ｆ），
Ｇ（ｆ）の値が他と際立って高いことから、不良素子２
個または配線２本を１単位とする設計原因の不良を含む
と推定できる。
【００４７】更に、過去の半導体集積回路の製造歩留ま
り低下事例におけるｆとＲ（ｆ）及びＧ（ｆ）との関係
を、データベースに保存しておくことにより、Ｒ（ｆ）
やＧ（ｆ）の値をキーワードとして類似パターンを有す
る不良原因を短時間で検出できることになる。
【００４８】図９及び図１０は図３のフローチャートに
おけるステップＳ２〜Ｓ５の詳細を示すフローチャート
である。図９において、ステップＳ１１は初期化処理の
ステップを示しており、約数ｆを初期値２とし、その終
端値ｖx ，ｖy （ｘ，ｙ方向の終端値）を定義する。
【００４９】また、図４（Ｂ）に示した配列｜Δｘ｜，
｜Δｙ｜，｜Δｘｙ｜及びこれ等各配列の各データの要
素を読み込むための配列｜Δ｜を宣言する。更に、｜Δ
ｘ｜に対する関数Ｒ（ｘ，ｆ），Ｇ（ｘ，ｆ），｜Δｙ
｜に対する関数Ｒ（ｙ，ｆ），Ｇ（ｙ，ｆ），｜Δｘｙ
｜に対する関数Ｒ（ｘｙ，ｆ），Ｇ（ｘｙ，ｆ）等の宣
言を行う。
【００５０】｜Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各不良
素子数ｎ，それ等の解析処理対象数Ｎ＝（ｎ＊ｎ−ｎ）
／２＝ｎ（ｎ−１）／２等、プログラム中で使用する変
数を宣言して値を初期化する。
【００５１】次のステップＳ１２においては、半導体上
に整然と配置された素子群の位置関係をＸＹ直交座標系
で表すビットマップ上において、不良素子の分布位置
（ｘi，ｙi ）を網羅して調べ、Ｘ座標及びＹ座標毎の
不良素子密度を求める。
【００５２】次のステップＳ１３においては、配列｜Δ
｜に不良素子間隔のデータ｜Δｘ｜の要素を読込む。そ
して、次のステップＳ１４では、｜Δ｜の各要素である
ところの｜Δｘ｜の行の値ｋを初期値１から終端値ｎま
で１ずつ増分し、各行の値に対して別の値ｊを初期値１
から終端値ｎまで１ずつ増分する。この時、行と列との
値が等しくなると、ジャンプ先（Ｓ１６）までジャンプ
する。
【００５３】ステップＳ１５においては、式に従っ
て、約数ｆで割り切れるかどうをを調べる。この時、余
剰が０ならば、変数ｍに１を代入し、そうでなければ０
を代入する。Ｎ個の要素に対して、ｆの各値における式
の値を夫々調べ、変数ｍを配列ＮＲ（ｆ）に累算す
る。
【００５４】この場合、ｆ＝ｉを約数に有する要素の数
だけｍ＝１となるので、例えば、１５個の要素中、３個
が｜Δ｜＝３９であるとすると、３９は３と１３とを約
数に持つので、式はｆ＝３，１３，３９の時に各３回
成立する。従って、式は累算の結果、 ＮＲ（ｆ＝３）＝３ ＮＲ（ｆ＝１３）＝３ ＮＲ（ｆ＝３９）＝３ となる。
【００５５】ステップＳ１６において、約数ｆの値を１
増分し、また列の値ｊが終端値ｎに達していない場合、
その値を増分するステップＳ１４へ戻り、行の値ｋが終
端値ｎに達していない場合もステップＳ１４へ戻る。
【００５６】ステップＳ１７においては、上述のステッ
プで得られたＲ（ｆ），Ｇ（ｆ）の各ｆに対する関係を
出力するものである。
【００５７】以上の実施例では、被検査対象をメモリＬ
ＳＩとしているが、カラー液晶表示装置や、カラープラ
ズマ発光表示装置や、カラー画像撮像装置、更には３色
印刷装置等に対する検査としても適用することができ
る。
【００５８】この場合、システム構成や処理の流れは上
記実施例と同じであるが設計規則に関係の深い約数とし
ては、３を加えて２及び３以外の素数を約数に多く含む
程、不良素子分布は不規則な位置関係にあると判定でき
る。
【００５９】すなわち、カラーを扱うＩＣが３原色に相
当する素子を一つの単位としており、一つの電極や配線
を共有し（２単位）、これ等を左右対称にしたもの（４
単位）が繰返されるという様に、３に２の累乗をかけた
設計規則を用いた点を利用している。
【００６０】
【発明の効果】以上述べた如く、本発明によれば、不良
素子分布の規則性と不規則性との分離自動化を可能とし
たもので、図１１のビットマップの例に示す如く、人間
の目では不規則に見えて解析不可能とあきらめていた不
良素子分布であっても、不良原因と不良素子分布状態と
の関連付けができるという効果がある。
【００６１】つまり、人間が分布形状をはっきり認識で
きない離散的かつ低濃度または複合的かつ高濃度の不良
素子分布であっても、Ｒ（ｆ）とＧ（ｆ）を常時監視す
れば、設計上のマージン不足による歩留まり低下の前駆
現象を２の累乗（設計規則と関係有り）成分の増加とし
て検出でき、設計以外の不良原因による前駆現象を３以
上の素数（設計規則と無関係）成分の増加として検出で
きる。
【図面の簡単な説明】
【図１】本発明が適用されるＬＳＩ検査解析システムの
概略構成を示す図である。
【図２】図１のデータ処理装置３の髄略機能ブロック図
である。
【図３】本発明の実施例の処理動作を示すフローチャー
トである。
【図４】（Ａ）はビットマップ上における不良素子の配
置例を示す図、（Ｂ）はこの場合の不良素子間隔の各デ
ータ配列を示す図である。
【図５】関数Ｒ（ｆ）と約数ｆとの関係を示す例であ
り、不規則性の強い不良素子分布の場合のグラフの例で
ある。
【図６】関数Ｇ（ｆ）と約数ｆとの関係を示す例であ
り、不規則性の強い不良素子分布の場合のグラフの例で
ある。
【図７】関数Ｒ（ｆ）と約数ｆとの関係を示す例であ
り、規則性の強い不良素子分布の場合のグラフの例であ
る。
【図８】関数Ｇ（ｆ）と約数ｆとの関係を示す例であ
り、規則性の強い不良素子分布の場合のグラフの例であ
る。
【図９】本発明の実施例の動作の詳細を示すフローチャ
ートの一部である。
【図１０】本発明の実施例の動作の詳細を示すフローチ
ャートの一部である。
【図１１】メモリＬＳＩの不良素子分布であるビットマ
ップ例を示す図である。
【符号の説明】
１ 半導体集積回路試験装置 ２ 不良素子分布作成装置 ３ データ処理装置 ４ 記録媒体 ３１ 不良素子間隔算出部 ３２ 約数算出部 ３３ 判定部

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子上に配置された回路素子群の
    位置関係を示すＸＹ直交座標系において、これ等回路素
    子のうち不良素子相互間のＸ方向の間隔｜Δｘ｜と、Ｙ
    方向の間隔｜Δｙ｜と、Ｘ座標にＹ座標を乗じた間隔｜
    Δｘｙ｜とを全て網羅し算出する間隔算出手段と、 前記間隔｜Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各値に対す
    る約数ｆとこれ等各約数の個数Σｍとを夫々算出する約
    数算出手段と、 これ等約数ｆの種類と個数Σｍとに応じて前記不良素子
    の分布と設計規則との関係を判定する判定手段と、を含
    むことを特徴とする半導体集積回路の検査解析装置。
  2. 【請求項２】 前記判定手段は、 前記間隔｜Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各値の夫々
    の総数Ｎx ，Ｎy ，Ｎxyとしたときの各関数Ｒ（ｘ，
    ｆ）＝Σｍ／Ｎx ，Ｒ（ｙ，ｆ）＝Σｍ／Ｎy ，Ｒ（x
    y，ｆ）＝Σｍ／Ｎxyを算出し、 これ等各関数の個々のｆに対する値を参照して、これ等
    各値の前記約数ｆに対する分布状態に応じて前記不良素
    子の分布と設計規則との関係を判定することを特徴とす
    る請求項１記載の半導体集積回路の検査解析装置。
  3. 【請求項３】 前記判定手段は、更に前記各関数に夫々
    ｆを乗じた関数Ｒ（ｘ，ｆ）＊ｆ，Ｒ（ｙ，ｆ）＊ｆ，
    Ｒ（xy，ｆ）＊ｆを算出し、これ等各関数の個々のｆに
    対する値を参照して、これ等各値の前記約数ｆに対する
    分布状態に応じて前記不良素子の分布と設計規則との関
    係を判定することを特徴とする請求項２記載の半導体集
    積回路の検査解析装置。
  4. 【請求項４】 前記判定手段は、前記約数ｆ中の素数成
    分に相当する前記各関数の個々の値が他の約数のものに
    比して大なる場合は、前記不良素子は不規則な位置関係
    にあると判定することを特徴とする請求項２または３記
    載の半導体集積回路の検査解析装置。
  5. 【請求項５】 前記不規則な位置関係と判定された場合
    は、製造歩留まりの低下と判定することを特徴とする請
    求項４記載の半導体集積回路の検査解析装置。
  6. 【請求項６】 前記判定手段は、前記約数ｆ中の２の累
    乗成分に相当する前記各関数の個々の値が他の約数のも
    のに比して大なる場合は、前記不良素子は設計規則と関
    係があると判定することを特徴とする請求項２または３
    記載の半導体集積回路の検査解析装置。
  7. 【請求項７】 半導体素子上に配置された回路素子群の
    位置関係を示すＸＹ直交座標系において、これ等回路素
    子のうち不良素子相互間のＸ方向の間隔｜Δｘ｜と、Ｙ
    方向の間隔｜Δｙ｜と、Ｘ座標にＹ座標を乗じた間隔｜
    Δｘｙ｜とを全て網羅し算出するステップと、 前記間隔｜Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各値に対す
    る約数ｆとこれ等各約数の個数Σｍとを夫々算出するス
    テップと、 これ等約数ｆの種類と個数Σｍとに応じて前記不良素子
    の分布と設計規則との関係を判定する判定ステップと、
    を含むことを特徴とする半導体集積回路の検査解析方
    法。
  8. 【請求項８】 前記判定ステップは、 前記間隔｜Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各値の夫々
    の総数Ｎx ，Ｎy ，Ｎxyとしたときの各関数Ｒ（ｘ，
    ｆ）＝Σｍ／Ｎx ，Ｒ（ｙ，ｆ）＝Σｍ／Ｎy ，Ｒ（x
    y，ｆ）＝Σｍ／Ｎxyを算出するステップと、 これ等各関数の個々のｆに対する値を参照して、これ等
    各値の前記約数ｆに対する分布状態に応じて前記不良素
    子の分布と設計規則との関係を判定するステップと、を
    含むことを特徴とする請求項７記載の半導体集積回路の
    検査解析方法。
  9. 【請求項９】 前記判定ステップは、更に、 前記各関数に夫々ｆを乗じた関数Ｒ（ｘ，ｆ）＊ｆ，Ｒ
    （ｙ，ｆ）＊ｆ，Ｒ（xy，ｆ）＊ｆを算出するステップ
    と、 これ等各関数の個々のｆに対する値を参照して、これ等
    各値の前記約数ｆに対する分布状態に応じて前記不良素
    子の分布と設計規則との関係を判定するステップと、を
    含むことを特徴とする請求項８記載の半導体集積回路の
    検査解析方法。
  10. 【請求項１０】 半導体素子上に配置された回路素子群
    の位置関係を示すＸＹ直交座標系において、これ等回路
    素子のうち不良素子相互間のＸ方向の間隔｜Δｘ｜と、
    Ｙ方向の間隔｜Δｙ｜と、Ｘ座標にＹ座標を乗じた間隔
    ｜Δｘｙ｜とを全て網羅し算出するステップと、 前記間隔｜Δｘ｜，｜Δｙ｜，｜Δｘｙ｜の各値に対す
    る約数ｆとこれ等各約数の個数Σｍとを夫々算出するス
    テップと、 これ等約数ｆの種類と個数Σｍとに応じて前記不良素子
    の分布と設計規則との関係を判定する判定ステップと、
    を含む半導体集積回路の検査解析方法をコンピュータに
    実行させるためのプログラムを記録した記録媒体。
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