JP2591799B2 - 半導体集積回路の欠陥検出方法及び欠陥検出用回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路の製造工程中において発生
するホトリソ欠陥やスクラッチ傷等、主に配線層の配線
面方向に存在する製造上の欠陥を容易に検出し、それに
基づく解析を可能ならしめる半導体集積回路の欠陥検出
方法及び欠陥検出用回路に関するものである。

（従来の技術） 半導体集積回路の製造工程中において発生する各種欠
陥は、近年の製造工程の自動化及びその改善、或は製造
技術の向上等により減少しつつある。しかし、集積回路
の大チップ化及び高集積化に起因する欠陥は、依然とし
て大きな歩留り劣化要因となったり、製品完成後の潜在
的故障要因となっているのが実状である。

例えば、前記各種欠陥の発生要因は第３図によって説
明される。第３図は半導体集積回路を構成する配線層の
一例を示す断面図である。

半導体基板１上には例えば、拡散層配線層２、第1,第
２ポリシリコン配線層3,4、及び第1,第２アルミニウム
配線層5,6が形成されており、これらの配線層２〜６の
間には絶縁膜７が形成され、最上層にはパッシベーショ
ン保護膜８が形成されている。

これらの各配線層２〜６において、配線層自体の導電
性や配線層間の絶縁性は、製造工程中に作り込まれるホ
トリソ欠陥、異物残渣、オーバーエッチング及びノッチ
等の各種欠陥に影響され、断線や短絡等のが発生する。
また、ウエハプロセス終了後の組立工程において、パッ
シベーション保護膜８上からの機械的ダメージによりそ
の下部の配線層同士の短絡や断線を生じることもある。
さらには、組立完了後の多湿環境下でのアルミニウム配
線層5,6の腐食及びパターン間リーク故障等を生じる。

従来、このような欠陥を製造工程中において検出し、
これに対処するためには、主に次のような方法が採用さ
れてきた。

（１）実際の製品において発生した電気的特性の不良品
を詳細に解析して故障箇所を特定した後、必要に応じて
エッチング等の化学処理、元素分析等の実施及び電子顕
微鏡による観察等を通して原因を究明し、その結果とし
て製造上の欠陥を検出する方法。

（２）実際の製品の製造工程中の各段階にウエハ、チッ
プの外観目視検査を実施し、外観上の異常として欠陥部
分を検出し、さらに上記（１）と同様の手順を経て原因
を究明する方法。

（発明が解決しようとする課題） しかしながら、上記の半導体集積回路の欠陥検出方法
においては、次のような課題があった。

（ｉ）実際に電気的故障を生じた製品について故障解析
を行なう方法では、近年の高集積かつ微細な半導体集積
回路に対し故障解析自体が困難であり、故障箇所を特定
することすら難しい。仮に故障が判った場合でも、その
原因を特定することはさらに困難であり、多大な工数も
必要であった。

（ii）製品の外観目視検査を実施する方法では、製品の
回路パターンが高密度かつ複雑なため、かなり大きな欠
陥でなければ目視することができない。即ち、小さな欠
陥はほとんど検出不可能であった。

（iii）欠陥のチップ内及びウエハ内における分布、発
生率等を定量的に把握することが難しく、原因工程等の
追求がほとんど不可能であった。また、従来方法は本質
的に実製品の破壊検査であった。

本発明は、前記従来技術がもっていた課題として、故
障製品に対する解析ではその欠陥検出が困難な点、外観
目視検査では小さな欠陥の検出が不可能な点、及び欠陥
の分布や発生率の定量的把握が難しく原因追求ができな
い点について解決した半導体集積回路の欠陥検出方法及
び欠陥検出用回路を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの請求項１
の発明は、マトリクス状に配列された複数の素子であっ
て、前記各素子は検出用単位素子とダイオードとからな
り、前記各検出用単位素子は、第１の導電層と、前記第
１の導電層と所定間隔を隔てて対向する第２の導電層と
からなり、前記各ダイオードは、対応する前記検出用単
位素子の前記第２の導電層と接続されるＰ型領域と、Ｎ
型領域とからなる前記複数の素子と、複数の第１の配線
であって、前記各第１の配線は列方向に配置された前記
複数の素子の第１の導電層に接続される前記複数の第１
の配線と、複数の第２の配線であって、前記各第２の配
線は行方向に配置された前記複数の素子のＮ型領域に接
続される前記複数の第２の配線とを有する欠陥検出用回
路を使用して行なう半導体集積回路の欠陥検出方法に於
て、次のような手段を講じている。

この請求項１の発明では、前記複数の検出用単位素子
にそれぞれ対応する前記複数の第１及び第２の配線に電
圧を印加することにより、前記複数の検出用単位素子の
電気的導通状態に応じて、前記各検出用単位素子の第１
の導電層と第２の導電層に係わる欠陥を検出するように
なっている。

請求項２の発明は、マトリクス状に配列された複数の
素子であって、前記各素子は検出用単位素子と第１のダ
イオードと第２のダイオードからなり、前記各検出用単
位素子は、第１の導電層と、前記第１の導電層と所定間
隔を隔てて対向する第２の導電層とからなり、前記各第
２の導電層は、第１の接続点と、前記第１の接続点と距
離的に離間した箇所に位置する第２の接続点とを有し、
前記各第１ダイオードは、Ｐ型領域と、対応する前記検
出用単位素子と前記第１の導電層と接続されるＮ型領域
とからなり、前記第２のダイオードは、Ｐ型領域と、対
応する前記検出用単位素子の前記第２の導電層の前記第
１の接続点に接続されるＮ型領域とからなる前記複数の
素子と、複数の第１の配線であって、前記各第１の配線
は行方向に配置された前記複数の素子の第１のダイオー
ドのＰ型領域に接続される前記複数の第１の配線と、複
数の第２の配線であって、前記各第２の配線は、行方向
に配置された前記複数の素子の前記第２の導電層の第２
の接続点に接続される前記複数の第２の配線と、複数の
第３の配線であって、前記各第３の配線は列方向に配置
された前記複数の素子の前記第２のダイオードのＰ型領
域に接続される前記複数の第３の配線とを有する欠陥検
出用回路を使用して行なう半導体集積回路の欠陥検出方
法に於て、次のような手段を講じている。

この請求項２の発明では、前記複数の検出用単位素子
にそれぞれ対応する前記複数の第１、第２及び第３の配
線に電圧を印加することにより、前記複数の検出用単位
素子の電気的導通状態に応じて、前記各検出用単位素子
の第１の導電層と第２の導電層に係わる欠陥を検出する
ようになっている。

請求項３の発明は、半導体基板に形成された欠陥検出
用回路に於て、マトリクス状に配列された複数の素子を
有している。この各素子は検出用単位素子とダイオード
とからなり、前記各検出用単位素子は、前記半導体基板
上の所定の層に接して、前記所定の層上に形成された第
１の導電層と、前記所定の層に接して、前記所定の層上
に形成され、前記第１の導電層と対向する第２の導電層
とからなり、前記各ダイオードは、対応する前記検出用
単位素子の前記第２の導電層と接続されるＰ型領域と、
Ｎ型領域とからなる。

さらに、この請求項３の発明では、複数の第１の配線
であって、前記各第１の配線は列方向に配置された前記
複数の素子の第１の導電層に接続される前記複数の第１
の配線と、複数の第２の配線であって、前記各第２の配
線は行方向に配置された前記複数の素子のＮ型領域に接
続される前記複数の第２の配線とを有している。

（作用） 請求項１乃至第３の発明によれば、ダイオードは、検
出すべき検出用単位素子を除く欠陥のある複数の検出用
単位素子を介して、検出すべき検出用単位素子の第１の
配線と第２の配線との間に電気的導通路が形成されるの
を防ぐ働きがある。

（実施例） 第４図（ａ），（ｂ）は本発明の実施例の前提となる
技術を説明するための図であって、欠陥検出方法で用い
られる欠陥検出用回路を示し、同図（ａ）は検出用単位
素子の平面図、及び同図（ｂ）は欠陥検出用回路の部分
平面図である。また、第５図は欠陥検出用回路の全体を
示す平面図である。

第４図（ａ）において、この検出用単位素子11は例え
ば第３図に示した配線層におけるそれぞれの配線面方向
に存在する製造上の欠陥を検出するためのものである。
検出用単位素子11は、半導体チップ上に形成された一対
の櫛形の導電層11A,11Bによって構成されている。それ
ぞれの導電層11A,11Bは、櫛形の歯の部分を互いに噛み
合わせるように配置され、その噛み合う箇所には所定の
間隙が設けられている。

このように構成された複数の検出用単位素子11は、第
４図（ｂ）に示すように半導体チップ上にマトリックス
状に配置され、欠陥検出用回路12を成している。即ち、
行方向に配列された検出用単位素子11は、それぞれの導
電層11Aが共通の行電極A1,A2に接続され、列方向に配列
された検出用単位素子11は、それぞれの導電層11Bが共
通の列電極B1,B2に接続されている。このようにして検
出用単位素子11は半導体チップ全体にマシリックス状に
配置され、第５図に示す欠陥検出用回路12を形成してい
る。

上記構成の欠陥検出用回路12は、検出用単位素子11を
第６図（ａ）の如く記号化すれば、第６図（ｂ）の電気
的等価回路として表現される。

第６図（ｂ）において、半導体チップ上に実際の配線
層に対応してマトリックス状に検出用単位素子11を配置
することにより、配線層パターン間における短絡及びリ
ーク故障等の欠陥を検出することができる。例えば、行
電極A2と列電極B2の交点の検出用単位素子11に短絡を生
じていたとすると、電極A2,B2間にバイアス電圧を印加
したときのみ矢印Ｘの如く短絡電流が流れる。これによ
り、半導体チップ上の欠陥及びその位置を正確に検出す
ることができる。ウエハ上における欠陥位置及び分布を
検出するためには、ウエハ上に形成された各々の欠陥検
出用回路12に別個のコードを作り込めばよい。

上記の欠陥検出用回路12は、半導体チップ上に多数存
在する配線層のうち、着目する任意の配線層に対し実現
できることは言うまでもない。また、欠陥検出用回路12
を同一半導体チップ上に複数組み合わせることにより、
同時にいくつもの配線層について欠陥検出することも可
能である。対象とする製造欠陥が下地の段差構造に依存
して発生する場合には、着目する配線層の下地に意図的
に段差構造を作り込めばよい。

欠陥検出用回路12のウエハレベルでの配置・構成は、
その目的に応じて第７図（ａ），（ｂ）の如く２種類に
大別できる。第７図（ａ），（ｂ）は欠陥検出用回路12
のウエハ上における配置を示す平面図である。

第７図（ａ）の配置・構成は、半導体集積回路の製造
工程または製品ロットの品質モニタとして検出用素子12
を定常的に使用する場合のもので、ウエハ13上の数箇所
に製品の代りに配置・形成し、スキップTEGとして運用
するものである。

第７図（ｂ）の配置・構成は、製造工程における事故
・トラブル解析、歩留り解析及び製造条件の設定・変更
時評価等の目的で検出用素子12を配置するものである。
この場合には、ウエハ13全面に欠陥検出用回路12を形成
し、個々の欠陥検出用回路12に個別のコードを作り込む
ことにより、組立工程において半導体チップ個々に分割
され組み立てられた後でも、ウエハ13上の欠陥分布及び
欠陥発生率等の定量的解析が可能となる。

以上のように、半導体チップ上の着目する任意の配線
層に対応させて検出用単位素子11を半導体チップ全面に
マトリックス状に配置し、欠陥検出用回路12を形成する
と、配線層の配線面方向に生じる欠陥の位置、分布及び
発生率等を定量的に検出することができる。さらに、個
々の欠陥検出用回路12にコードを作り込めば、ウエハ13
上における欠陥の解析も容易に可能である。また、ウエ
ハプロセス終了後の組立工程における機械的ダメージに
起因する配線故障、及び製品完成後の多湿環境下におけ
るAl腐食や配線パターン間リーク故障等に対しても同様
の考え方で検出・解析が可能である。これらの欠陥情報
を分析し、特徴をつかむことによって、従来困難であっ
た原因工程の追求を容易に行なうことができる。

第８図（ａ），（ｂ）は本発明の実施例の前提となる
技術を説明するための図であって、欠陥検出方法で用い
られる他の欠陥検出用回路を示し、同図（ａ），（ｂ）
はそれぞれ検出用単位素子の平面図及び欠陥検出用回路
の部分平面図である。

この第８図が前記第４図と異なる点は、第８図（ａ）
に示すように一対の櫛形の導電層14A,14B間に所定間隙
を隔てて帯状導電層14Cを配置することにより、検出用
単位素子14を形成したことである。導電層14A,14Bは端
部15において互いに接続されている。そして、この検出
用単位素子14を第８図（ｂ）のようにマトリックス状に
配置し、欠陥検出用回路16を構成したものである。行方
向に配列された検出用単位素子14のそれぞれの導電層14
Aは共通の行電極A1,A2に接続され、帯状導電層14Cの一
方の端部14C−１は共通の行電極C1−1,C2−１に接続さ
れている。また、列方向に配列された検出用単位素子14
の帯状導電層14Cにおける他方の端部14C−２は、共通の
列電極C1−2,C2−２に接続されている。

このような構造の欠陥検出用回路16を用いた欠陥検出
方法とすれば、第４図の方法とほぼ同様の作用及び効果
が得られると共に、配線層の断線による欠陥を検出する
ことも可能になる。

即ち、第９図（ａ），（ｂ）において、検出用単位素
子14を第９図（ａ）の如く記号化し、欠陥検出用回路16
を第９図（ｂ）の電気的等価回路で表現した場合におい
て、例えば行電極A2と列電極C2−２の間にバイアス電圧
を印加すれば、短絡を生じている場合にのみ矢印Ｙの如
く電流が流れる。また、例えば行電極C3−１と列電極C3
−２の間にバイアス電圧を印加したとき、帯状導電層14
Cに断線を生じていないときは矢印Ｚの如く電流が流れ
るが、断線を生じているときには電流が流れない。それ
故、配線層の断線欠陥を検出することも可能となる。

第１図（ａ），（ｂ）及び第２図（ａ），（ｂ）は本
発明の実施例を示すものである。第１図（ａ），（ｂ）
は第４図（ａ）の検出用単位素子11にダイオードを組み
込んだもので、同図（ａ）はその断面図及び同図（ｂ）
は電気的等価回路図である。また、第２図（ａ），
（ｂ）は欠陥検出用回路にダイオードを組み込んだ電気
的等価回路図で、同図（ａ）は第６図（ｂ）に対応し、
同図（ｂ）は第９図（ｂ）に対応するものである。

この実施例は、前記第４図及び第８図の検出用単位素
子11,14にそれぞれダイオード17を組み込み、第２図
（ａ），（ｂ）に示すような欠陥検出用回路18,19を構
成したものである。第４図（ａ）の検出用単位素子11に
ダイオード17が組み込まれた構造は、第１図（ａ）に示
すように半導体基板20上に形成された検出用単位素子11
とN⁺−Ｐダイオード17が直列に接続されて成るものであ
る。また、第９図（ｂ）に対するダイオード17の組み込
みは、第２図（ｂ）に示すように検出用単位素子14の行
電極A1,A2側及び列電極C1−２〜C3−２側にそれぞれ行
なったものである。

このような構造とすれば、それぞれ第４図及び第８図
のものとほぼ同様の作用、効果が得られると共に、各検
出用単位素子11,14が電気的に分離されることにより、
複数の欠陥の位置や分布を的確に検出することが可能と
なる。即ち、１個の半導体チップ上に複数箇所の欠陥が
存在するような場合にあっても、個々の欠陥の位置や分
布等を確実に識別、検出することができる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能であり、例えば第４図（ａ）や第８図（ａ）の
検出用単位素子11,14を他の形状の櫛形構造としたり、
第１図（ａ）のN⁺−Ｐダイオード17を他の形式のダイオ
ードに変更してもよい。また、本発明はMOS構造及びバ
イポーラ構造を問わず、如何なる構造の半導体集積回路
に対しても適用可能である。

（発明の効果） 以上詳細に説明したように、請求項１及び２の発明に
よれば、検出用単位素子と第２の配線との間にダイオー
ドが設けられた欠陥検出用回路を使用しているので、各
検出用単位素子の第１の導電層と第２の導電層に係わる
欠陥の位置や分布て的確に検出することができる。

請求項３の発明によれば、欠陥検出用回路において、
検出用単位素子と第２の配線との間にダイオードを設け
たので、請求項１及び第２の発明と同様に、各検出用単
位素子の第１の導電層と第２の導電層に係わる欠陥の位
置や分布を的確に検出することができる。

したがって、これらの欠陥情報を分析することによっ
て、従来困難であった欠陥原因の追求が容易となり、半
導体集積回路の品質や歩留りの向上及びトラブルの早期
解決等に大きく貢献することができる。

【図面の簡単な説明】

第１図（ａ），（ｂ）は本発明の実施例におけるダイオ
ードを組み込んだ検出用単位素子のそれぞれ断面図及び
電気的等価回路図、第２図（ａ），（ｂ）は本発明の実
施例における欠陥検出用回路の電気的等価回路図、第３
図は半導体集積回路の配線層断面図、第４図（ａ），
（ｂ）は欠陥検出用回路を示し、同図（ａ）は検出用単
位素子の平面図及び同図（ｂ）は欠陥検出用回路の部分
平面図、第５図は第４図（ｂ）の欠陥検出用回路の全体
平面図、第６図（ａ），（ｂ）はそれぞれ第４図
（ａ），（ｂ）の電気的等価回路図、第７図（ａ），
（ｂ）は欠陥検出用回路のウエハ上における配置を示す
平面図、第８図（ａ）、（ｂ）は他の欠陥検出用回路を
示し、同図（ａ），（ｂ）はそれぞれ検出用単位素子の
平面図と欠陥検出用回路の部分平面図、第９図（ａ），
（ｂ）はそれぞれ第８図（ａ），（ｂ）の電気的等価回
路図である。 11,14……検出用単位素子、11A,11B,14A,14B……導電
層、12,16,18,19……欠陥検出用回路、13……ウエハ、1
4C……帯状導電層、17……ダイオード。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】マトリクス状に配列された複数の素子であ
   って、前記各素子は検出用単位素子とダイオードとから
   なり、前記各検出用単位素子は、第１の導電層と、前記
   第１の導電層と所定間隔を隔てて対向する第２の導電層
   とからなり、前記各ダイオードは、対応する前記検出用
   単位素子の前記第２の導電層と接続されるＰ型領域と、
   Ｎ型領域とからなる前記複数の素子と、 複数の第１の配線であって、前記各第１の配線は列方向
   に配置された前記複数の素子の第１の導電層に接続され
   る前記複数の第１の配線と、 複数の第２の配線であって、前記各第２の配線は行方向
   に配置された前記複数の素子のＮ型領域に接続される前
   記複数の第２の配線とを有する欠陥検出用回路を使用し
   て行なう半導体集積回路の欠陥検出方法に於て、 前記複数の検出用単位素子にそれぞれ対応する前記複数
   の第１及び第２の配線に電圧を印加することにより、前
   記複数の検出用単位素子の電気的導通状態に応じて、前
   記各検出用単位素子の第１の導電層と第２の導電層に係
   わる欠陥を検出する半導体集積回路の欠陥検出方法。
2. 【請求項２】マトリクス状に配列された複数の素子であ
   って、前記各素子は検出用単位素子と第１のダイオード
   と第２のダイオードとからなり、前記各検出用単位素子
   は、第１の導電層と、前記第１の導電層と所定間隔を隔
   てて対向する第２の導電層とからなり、前記各第２の導
   電層は、第１の接続点と、前記第１の接続点と距離的に
   離間した箇所に位置する第２の接続点とを有し、前記各
   第１のダイオードは、Ｐ型領域と、対応する前記検出用
   単位素子の前記第１の導電層と接続されるＮ型領域とか
   らなり、前記第２のダイオードは、Ｐ型領域と、対応す
   る前記検出用単位素子の前記第２の導電層の前記第１の
   接続点に接続されるＮ型領域とからなる前記複数の素子
   と、 複数の第１の配線であって、前記各第１の配線は行方向
   に配置された前記複数の素子の第１のダイオードのＰ型
   領域に接続される前記複数の第１の配線と、 複数の第２の配線であって、前記各第２の配線は、行方
   向に配置された前記複数の素子の前記第２の導電層の第
   ２の接続点に接続される前記複数の第２の配線と、 複数の第３の配線であって、前記各第３の配線は列方向
   に配置された前記複数の素子の前記第２のダイオードの
   Ｐ型領域に接続される前記複数の第３の配線とを有する
   欠陥検出用回路を使用して行なう半導体集積回路の欠陥
   検出方法に於て、 前記複数の検出用単位素子にそれぞれ対応する前記複数
   の第１、第２及び第３の配線に電圧を印加することによ
   り、前記複数の検出用単位素子の電気的導通状態に応じ
   て、前記各検出用単位素子の第１の導電層と第２の導電
   層に係わる欠陥を検出する半導体集積回路の欠陥検出方
   法。
3. 【請求項３】半導体基板に形成された欠陥検出用回路に
   於て、 マトリクス状に配列された複数の素子であって、前記各
   素子は検出用単位素子とダイオードとからなり、前記各
   検出用単位素子は、前記半導体基板上の所定の層に接し
   て、前記所定の層上に形成された第１の導電層と、前記
   所定の層に接して、前記所定の層上に形成され、前記第
   １の導電層と対向する第２の導電層とからなり、前記各
   ダイオードは、対応する前記検出用単位素子の前記第２
   の導電層と接続されるＰ型領域と、Ｎ型領域とからなる
   前記複数の素子と、 複数の第１の配線であって、前記各第１の配線は列方向
   に配置された前記複数の素子の第１の導電層に接続され
   る前記複数の第１の配線と、 複数の第２の配線であって、前記各第２の配線は行方向
   に配置された前記複数の素子のＮ型領域に接続される前
   記複数の第２の配線とを有することを特徴とする欠陥検
   出用回路。