JP4973199B2

JP4973199B2 - 半導体評価回路及び評価方法

Info

Publication number: JP4973199B2
Application number: JP2007002164A
Authority: JP
Inventors: 正通浅野
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2007-01-10
Filing date: 2007-01-10
Publication date: 2012-07-11
Anticipated expiration: 2027-01-10
Also published as: JP2008171920A

Description

本発明は、半導体評価回路及び評価方法に関し、特に多数の半導体素子の特性を評価するための技術に関するものである。

半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハー中に作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。

これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。
また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。

このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。

この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。

従来、大規模な素子評価を行うＴＥＧとして、例えば図１（ａ）に示すように複数個のトランジスタをマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。

同図を参照して従来技術に係るＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続される。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続される。また、共通ドレイン線Ｄ１の電圧をモニターするために、ドレイン電圧センス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続される。

また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続される。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続される。なお、上記のスイッチＳＷ１〜ＳＷ３は、図示しないデコーダの出力信号によって制御される。

これらのセットを一組として、上述と同様な接続でｎ番目のセットである被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍまで設けられている。また、被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にして被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続される。

また、共通ゲート線Ｇ１にはゲート選択回路１００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｍ×ｎ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。

ここで、上記共通ドレイン線Ｄ１にはｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍが並列接続されているため、各被測定トランジスタにオフリーク電流（トランジスタが完全にオフできずに流れる電流）があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧ＶＧＸを−０．２Ｖ程度にして、オフリーク電流を抑えるようにする。
なお、図１（ｂ）はスイッチＳＷ１〜ＳＷ３の回路図である。
Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi, ``Test structure for precise statistical characteristics measurement of MOSFETs,'' IEEE 2002 Int. Conference on Microelectronic Test Structure ( ICMTS 2002 ), pp. 49-54, April 2002

しかしながら、上述の従来技術に係るＤＭＡ−ＴＥＧによれば、大規模なＤＭＡ−ＴＥＧ（例えばｍ＝ｎ＝１０２４、すなわち１Ｍ個のトランジスタ評価が出来るＴＥＧ）を構成した場合、測定時間が非常に長くなるという問題があった。

例えば、トランジスタの静特性を測定して閾値を求める場合、測定ポイントを粗くしてもドレイン電圧Ｖｄとして０〜２．０Ｖまで０．１Ｖステップで２０ポイント、ゲート電圧Ｖｇとして０〜２．０Ｖまで０．１Ｖステップで２０ポイントの測定が必要となる。

この静特性の測定では、トランジスタを流れる電流をテスターによって測定するので、電圧を測定する場合と比較して測定時間が長くなる。この場合、テスターによりトランジスタの電流を１ポイント測定するために例えば１ｍｓｅｃ必要であるとすると、１つのトランジスタについて２０×２０＝４００ポイントの測定が必要なため、すべてのトランジスタを測定するためには１ｍ×４００×１Ｍ＝４０００００ｓｅｃ（約１１１時間）が必要となる。従って、大量の測定データを得る事は容易ではないという問題があった。あるいは、高速に測定できる非常に高価で高性能なテスターを使用する必要があるという問題があった。

本発明は上記事情を考慮してなされたもので、その目的は、大規模な半導体素子を高精度かつ高速に測定できる半導体評価回路及び評価方法を提供する事である。

本発明は上記の課題を解決するためになされたもので、本発明に係る半導体評価回路は、トランジスタ特性を評価するための半導体評価回路であって、評価セルを行及び列方向にマトリックス状に配列してなるｎ行ｍ列（ｎ，ｍは正の整数）の評価セルアレイと、前記評価セルアレイの各列に属する前記評価セル用のｍ本の第１ビット線と、前記評価セルアレイの各列に属する前記評価セル用のｍ本の第２ビット線と、前記第１ビット線とこれに対応する第２ビット線とをプリチャージするプリチャージ回路と、前記第１ビット線とこれに対応する第２ビット線との電圧差を検出して出力信号を出力する検出手段と、前記第１ビット線と、前記プリチャージ回路及び検出手段とを接続、解放する第１スイッチと、前記第２ビット線と、前記プリチャージ回路及び検出手段とを接続、解放する第２スイッチと、を備え、前記評価セルは、入力電圧と基準電圧との大小関係を比較するためのペアトランジスタを含み、２つの出力端子から比較結果を出力する比較器と、前記比較器の一方の出力端子と前記第１ビット線とを接続、開放する第３スイッチと、前記比較器の他方の出力端子と前記第２ビット線とを接続、開放する第４スイッチと、から構成され、当該半導体評価回路は、前記第１スイッチから前記第４スイッチと前記プリチャージ回路と前記比較器と前記入力電圧と前記基準電圧とを制御する制御手段を備える事を特徴とする。
本発明では、評価対象のトランジスタをペアトランジスタとして比較器を構成し、評価対象のペアトランジスタが属する評価セルの第３スイッチと第４スイッチと、評価セルが属する列の第１スイッチと第２スイッチとを閉状態にする。そして、この比較器に入力電圧と基準電圧とを入力し、比較器を非活性化してプリチャージ回路によって評価対象のペアトランジスタの属する列の第１ビット線と第２ビット線とをプリチャージする。
そして、比較器を活性化し、比較器の出力電圧を検出手段によって検出するようにしたので、ペアトランジスタの閾値の差を求める事が出来る。また、その比較器をマトリックス状に複数個配列したので、評価セルアレイ内の各ペアトランジスタに対して上記の評価を行う事によって、各ペアトランジスタの閾値の差の分布を得る事が出来る。電圧の測定は電流の測定よりも高速に行えるので、大規模な半導体素子を高速かつ高精度に測定できる半導体評価回路が実現出来る。

上記半導体評価回路において、前記比較器は、ソース同士が接続され、一方のゲートに入力電圧が入力され、他方のゲートに基準電圧が入力される第１トランジスタと第２トランジスタとからなるペアトランジスタと、前記ペアトランジスタのソースとグランドとの間に接続される電流源と、から構成される事を特徴とする。

上記半導体評価回路において、前記比較器は、前記第１トランジスタのドレインにソースが接続され、前記第３スイッチにドレインが接続され、一定電圧がゲートに印加された第３トランジスタと、前記第２トランジスタのドレインにソースが接続され、前記第４スイッチにドレインが接続され、前記一定電圧がゲートに印加された第４トランジスタと、を更に備えた事を特徴とする。
本発明によれば、第３トランジスタと第４トランジスタのインピーダンスにより、第１スイッチから第４スイッチが発生するノイズが第１トランジスタと第２トランジスタに伝わりにくいので、高精度に評価が行える。

また、本発明に係る半導体評価方法は、上記半導体評価装置を用いた半導体評価方法であって、前記制御手段が、評価対象の前記ペアトランジスタが属する前記評価セルの前記第３スイッチと前記第４スイッチと、該評価セルが属する列の前記第１スイッチと前記第２スイッチとを閉状態にする第１ステップと、前記制御手段が前記評価対象のペアトランジスタに前記入力電圧と前記基準電圧とを印加する第２ステップと、前記制御手段が前記比較器を非活性化し、前記プリチャージ回路が前記評価対象のペアトランジスタの属する列の前記第１ビット線と第２ビット線とをプリチャージする第３ステップと、前記制御手段が前記比較器を活性化し、前記評価対象のペアトランジスタの前記評価セルアレイ内における位置と前記入力電圧と前記基準電圧と前記検出手段から出力される出力信号とを対応付けて記憶手段に記憶する第４ステップと、を繰り返し行い、前記制御手段が、前記評価対象のペアトランジスタ毎に前記出力信号が反転した時の前記入力電圧と前記基準電圧との関係を前記ペアトランジスタの位置に対応付けて出力手段から出力する第５ステップと、を含む事を特徴とする。
本発明によれば、ペアトランジスタを含んで構成された比較器に入力電圧と基準電圧とを入力し、入力電圧を変化させて比較器の出力電圧の変化を検出手段によって検出するようにしたので、ペアトランジスタの閾値の差を求める事が出来る。また、マトリックス状に複数個配列された各ペアトランジスタに対して上記の評価を行う事によって、各ペアトランジスタの閾値の差の分布を得る事が出来る。電圧の測定は電流の測定よりも高速に行えるので、大規模な半導体素子を高速かつ高精度に測定できる半導体評価回路が実現出来る。

本発明によれば、評価対象のトランジスタをペアトランジスタとして比較器を構成し、この比較器に入力電圧と基準電圧とを入力し、入力電圧を変化させて比較器の出力電圧の変化を検出手段によって検出するようにしたので、ペアトランジスタの閾値の差を求める事が出来る。また、その比較器をマトリックス状に複数個配列したので、評価セルアレイ内の各ペアトランジスタに対して評価を行う事によって、各ペアトランジスタの閾値の差の分布を得る事が出来る。電圧の測定は電流の測定よりも高速に行えるので、大規模な半導体素子を高速かつ高精度に測定できる半導体評価回路が実現出来る。

以下、図面を参照して本発明の一実施形態について説明する。
図２は、本発明の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、Ｔ１〜Ｔ５はＮＭＯＳトランジスタ、Ｓ１，Ｓ２，ＢＳ１ａ，ＢＳ１ｂはスイッチ、１０はセンスアンプ、２０はプリチャージ回路、ＤＵＴＰａｉｒはペアトランジスタ、Ｃｅｌｌ１−１，Ｃｅｌｌ１−ｎ、Ｃｅｌｌｍ−１，Ｃｅｌｌｍ−ｎは評価セルである。

ＮＭＯＳトランジスタＴ１，Ｔ２は、このＤＭＡ−ＴＥＧにおいて評価対象となる被測定トランジスタであり、隣接して配置されてペアトランジスタ（ＤＵＴＰａｉｒ）を構成する。また、ＮＭＯＳトランジスタＴ１〜Ｔ５とスイッチＳ１，Ｓ２は評価セルＣｅｌｌ１−１を構成する。

このＤＭＡ−ＴＥＧは、ペアトランジスタ（ＤＵＴＰａｉｒ）を含む評価セルＣｅｌｌ１−１を行及び列方向にｍ×ｎ個（ｍ，ｎは正の整数）マトリックス状に配列して評価セルアレイを構成しているが、理解を容易にするために評価セルアレイの４隅の評価セルＣｅｌｌ１−１，Ｃｅｌｌ１−ｎ，Ｃｅｌｌｍ−１，Ｃｅｌｌｍ−ｎみを図示している。また、被測定トランジスタＴ１，Ｔ２は耐圧の低い微細トランジスタであり、これら以外は例えば３Ｖの耐圧を有するトランジスタから構成される。

まず、評価セルＣｅｌｌ１−１の構成について説明する。ＮＭＯＳトランジスタＴ１，Ｔ２は、それぞれのソースが共通接続される。また、ＮＭＯＳトランジスタＴ１のゲートには入力電圧Ｖｉｎが入力され、ＮＭＯＳトランジスタＴ２のゲートには基準電圧Ｖｒｅｆが入力される。

また、ＮＭＯＳトランジスタＴ３，Ｔ４は、ＮＭＯＳトランジスタＴ１，Ｔ２をノイズから分離するために設けられたものであり、ＮＭＯＳトランジスタＴ３のソースはＮＭＯＳトランジスタＴ１のドレインに接続され、ゲートに定電圧信号Ｂｉａｓ１が入力される。さらに、ＮＭＯＳトランジスタＴ４のソースはＮＭＯＳトランジスタＴ２のドレインに接続され、ゲートに定電圧信号Ｂｉａｓ１が入力される。

ＮＭＯＳトランジスタＴ５は定電流を流すための電流源として機能し、そのドレインはＮＭＯＳトランジスタＴ１，Ｔ２のソースに共通接続され、そのゲートには定電圧信号Ｂｉａｓ２が供給され、そのソースはグランドに接続される。

上記ＮＭＯＳトランジスタＴ１〜Ｔ５は、比較器を構成する。つまり、この比較器は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの大小関係を比較するためのペアトランジスタを含み、２つの出力端子（ＮＭＯＳトランジスタＴ３，Ｔ４のドレイン）から比較結果を出力するものである。また、この比較器は、ＮＭＯＳトランジスタＴ５が定電圧信号Ｂｉａｓ２により定電流を流せる様になった場合に活性化され、定電圧信号Ｂｉａｓ２が０Ｖ等になり定電流を流せない場合に非活性化される。

また、スイッチＳ１（第３スイッチ），Ｓ２（第４スイッチ）はそれぞれＮＭＯＳトランジスタＴ３，Ｔ４のドレイン（比較器の出力端子）を共通ビット線Ｂｉｔ１（第１ビット線），Ｂｉｔ１ｂ（第２ビット線）に接続、開放するためのものである。スイッチＳ１の一端は、ＮＭＯＳトランジスタＴ３のドレインに接続され、他端は共通ビット線Ｂｉｔ１に接続される。また、スイッチＳ２の一端は、ＮＭＯＳトランジスタＴ４のドレインに接続され、他端は共通ビット線Ｂｉｔ１ｂに接続される。さらに、スイッチＳ１，Ｓ２にはＸセレクト信号Ｘ１が入力され、開閉状態が制御される。

この評価セルＣｅｌｌ１−１と同一構成の評価セルがｎ×ｍ個の評価セルアレイを構成する。この評価セルアレイはｎ本のＸセレクト信号Ｘ１〜Ｘｎと、ｍ本のＹセレクト信号Ｙ１〜Ｙｍと、ｍ本の共通ビット線Ｂｉｔ１〜Ｂｉｔｍと、ｍ本の共通ビット線Ｂｉｔ１ｂ〜Ｂｉｔｍｂとを備える。
つまり、このＤＭＡ−ＴＥＧは、評価セルアレイの各列に属する評価セル用のｍ本の第１ビット線（共通ビット線Ｂｉｔ１〜Ｂｉｔｍ）と、評価セルアレイの各列に属する評価セル用のｍ本の第２ビット線（共通ビット線Ｂｉｔ１ｂ〜Ｂｉｔｍｂ）とを備える。

また、行方向に配置されるｎ本の定電圧信号Ｂｉａｓ１は、図示しないバイアス回路に共通接続される。また、行方向に配置されるｎ本の定電圧信号Ｂｉａｓ２は、図示しないバイアス回路に共通接続される。さらに、各評価セルＣｅｌｌ１−１〜Ｃｅｌｌｍ−ｎに属するペアトランジスタ（ＤＵＴＰａｉｒ）にそれぞれ入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆは、それぞれ図示しないバイアス回路から供給される。これらのバイアス回路は、図示しない制御回路（制御手段）によって制御される。

スイッチＢＳ１ａ（第１スイッチ）の一端は共通ビット線Ｂｉｔ１に接続され、他端はメインビット線ＭＢに接続される。スイッチＢＳ１ｂ（第２スイッチ）の一端は共通ビット線Ｂｉｔ１ｂに接続され、他端はメインビット線ＭＢｂに接続される。また、Ｙセレクト信号Ｙ１はスイッチＢＳ１ａ，ＢＳ１ｂに接続される。

同様にして、スイッチＢＳｍａの一端は共通ビット線Ｂｉｔｍに接続され、他端はメインビット線ＭＢに接続される。スイッチＢＳｍｂの一端は共通ビット線Ｂｉｔｍｂに接続され、他端はメインビット線ＭＢｂに接続される。また、Ｙセレクト信号ＹｍはスイッチＢＳｍａ，ＢＳｍｂに接続される。

また、メインビット線ＭＢ，ＭＢｂはセンスアンプ１０（検出手段）の２つの入力端子に接続される。このセンスアンプ１０は、メインビット線ＭＢ，ＭＢｂの電圧差を増幅して出力信号Ｏｕｔを出力する。換言すると、メインビット線ＭＢ，ＭＢｂは第１ビット線と第２ビット線の何れかに電気的に接続されるので、センスアンプ１０はメインビット線ＭＢ，ＭＢｂに接続された第１ビット線と第２ビット線との電圧差を増幅する。

また、メインビット線ＭＢ，ＭＢｂはプリチャージ回路２０にも接続される。このプリチャージ回路２０は、プリチャージ信号ＰｒｅＣｈａｒｇｅに応じてメインビット線ＭＢ，ＭＢｂ（つまりメインビット線ＭＢ，ＭＢｂに接続された第１ビット線と第２ビット線）をプリチャージするものであり、その構成については後述する。

つまり、第１スイッチは第１ビット線とプリチャージ回路及び検出手段（センスアンプ１０）とを接続、解放し、第２スイッチは第２ビット線とプリチャージ回路及び検出手段とを接続、解放する。
なお、Ｘセレクト信号Ｘ１〜ＸｎとＹセレクト信号Ｙ１〜Ｙｍは、図示しないデコーダ（制御手段）によって制御される。

次に、このＤＭＡ−ＴＥＧの動作について図３を参照して説明する。同図（ａ）は各信号の時間変化を示す図であり、同図（ｂ）は選択された１つの評価セルの動作を説明するための回路図である。
同図（ｂ）には、プリチャージ回路２０の回路構成も示されている。同図において、２１〜２３はＰＭＯＳトランジスタ、２４はインバータである。

以下に、一例としてＮＭＯＳトランジスタＴ１，Ｔ２が評価対象として選択された場合について説明する。
まず、図示しないデコーダによりＸセレクト信号Ｘ１とＹセレクト信号Ｙ１が出力され、スイッチＳ１，Ｓ２，ＢＳ１ａ，ＢＳ１ｂが閉（オン）状態となる事によって評価セルＣｅｌｌ１−１が選択される（時刻ｔ０）。この時、他のスイッチはすべて開（オフ）状態である。
つまり、制御手段は評価対象のペアトランジスタが属する評価セルの第３スイッチと第４スイッチと、評価セルが属する列の第１スイッチと第２スイッチとを閉状態にする。

このとき、基準電圧ＶｒｅｆはＮＭＯＳトランジスタＴ１，Ｔ２の閾値Ｖｔｈ近辺である例えば０．６Ｖに設定されており、入力電圧Ｖｉｎも０．６Ｖ付近に設定されている。また、定電圧信号Ｂｉａｓ１は１．０Ｖに設定されている。
つまり、制御手段は評価対象のペアトランジスタに入力電圧と基準電圧とを印加する。

ここで、定電圧信号Ｂｉａｓ２を０Ｖに設定し、プリチャージ信号ＰｒｅＣｈａｒｇｅをハイレベルに設定し、プリチャージ回路２０によってメインビット線ＭＢ，ＭＢｂを１．２Ｖにプリチャージする（時刻ｔ０）。
つまり、制御手段が評価対象のペアトランジスタを含む比較器を非活性化し、評価対象のペアトランジスタの属する列の第１ビット線と第２ビット線とをプリチャージする。

このプリチャージ動作について以下に説明する。プリチャージ信号ＰｒｅＣｈａｒｇｅがハイレベルになると、インバータ２４によって反転されたローレベルの信号がＰＭＯＳトランジスタ２１〜２３のゲートに印加される。これにより、ＰＭＯＳトランジスタ２１〜２３はすべてオン状態となり、メインビット線ＭＢ，ＭＢｂに電気的に接続されている共通ビット線Ｂｉｔ１，Ｂｉｔ１ｂ、センスアンプ１０の入力部等が有する寄生容量に電源から電荷を供給してプリチャージを行う。

次に、プリチャージが完了した後、プリチャージ信号ＰｒｅＣｈａｒｇｅをローレベルに設定し、定電圧信号Ｂｉａｓ２としてＮＭＯＳトランジスタＴ５が定電流を流す事の可能な０．４Ｖ程度の電圧を印加する（時刻ｔ１）。

ここで、入力電圧Ｖｉｎとして０．６１０Ｖを入力した場合、ＮＭＯＳトランジスタＴ１，Ｔ２の閾値Ｖｔｈが等しいと仮定すると、基準電圧Ｖｒｅｆが０．６ＶであるためＮＭＯＳトランジスタＴ１がオン状態となり、ＮＭＯＳトランジスタＴ２がオフ状態となる。その結果、前述のプリチャージによって共通ビット線Ｂｉｔ１に電気的に接続されている系の寄生容量に蓄積されていた電荷が、ＮＭＯＳトランジスタＴ１を介してグランドに放電されるので、共通ビット線Ｂｉｔ１の電圧が共通ビット線Ｂｉｔ１ｂの電圧よりも低下する。その結果、メインビット線ＭＢの電圧がメインビット線ＭＢｂの電圧よりも低下する。

そして、メインビット線ＭＢ，ＭＢｂの電位差をセンスアンプ１０が検知（増幅）して出力信号Ｏｕｔとしてローレベルの電圧である判定結果“０”を出力する。一方、入力電圧Ｖｉｎが０．５９Ｖであれば、出力信号Ｏｕｔとしてハイレベルの電圧である判定結果“１”が出力される。また、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆと等しい０．６Ｖの場合にはメインビット線ＭＢ，ＭＢｂの電圧は不定となり、出力信号Ｏｕｔは“０”あるいは“１”の何れかを出力する。これらの結果を例えば図示しない記憶手段に記憶しておき、後述する閾値の分布を得る際等に利用する。
つまり、制御手段は比較器を活性化し、評価対象のペアトランジスタの評価セルアレイ内における位置と入力電圧と基準電圧と検出手段から出力される出力信号とを対応付けて記憶手段に記憶する。

この判定に要する時間は、メインビット線ＭＢ，ＭＢｂ等の有する寄生容量が電荷を放電する時間によって決まる。メインビット線ＭＢ，ＭＢｂに電気的に接続されている系の寄生容量Ｃｐが２ｐＦ、ペアトランジスタ（ＤＵＴＰａｉｒ）であるＮＭＯＳトランジスタＴ１，Ｔ２を流れる電流差ΔＩが１００ｎＡ、センスアンプ１０の検知感度がΔＶ＝５０ｍＶとすると、判定時間ｔは概略でｔ＝Ｃｐ×ΔＶ／ΔＩ＝１μｓとなり、高速判定が可能となる。

ここで、プロセスばらつき等の原因により、ペアトランジスタであるＮＭＯＳトランジスタＴ１，Ｔ２の閾値Ｖｔｈがそれぞれ異なっていた場合を考える。例えば、ＮＭＯＳトランジスタＴ１の閾値Ｖｔｈが０．３５Ｖ、ＮＭＯＳトランジスタＴ２の閾値Ｖｔｈが０．３０Ｖの場合、入力電圧Ｖｉｎ＝０．３６Ｖのときに出力信号Ｏｕｔが“０”、入力電圧Ｖｉｎ＝０．３４Ｖのときに出力信号Ｏｕｔが“１”になるので、出力信号Ｏｕｔと基準電圧Ｖｒｅｆと入力電圧Ｖｉｎとの関係から、ペアトランジスタの閾値の差を高速に判定できる。

この様に、上述してきた一連の評価方法を一つの評価セルに対して繰り返し行い、基準電圧Ｖｒｅｆを固定し、出力信号Ｏｕｔが反転するまで入力電圧Ｖｉｎを変化させる事で一組のペアトランジスタの閾値の差を求める事が出来る。
また、上述してきた一連の評価方法を評価セルアレイ内の各評価セルに対して実行する事によって、評価セルアレイ内のペアトランジスタの閾値の差の分布を高速かつ高精度に得る事が出来る。

図４は、このＤＭＡ−ＴＥＧの出力信号の評価セルアレイ内における分布を示す。
同図（ａ）〜（ｅ）は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの電圧差ΔＶ（＝入力電圧Ｖｉｎ−基準電圧Ｖｒｅｆ）をパラメータにして、各ペアトランジスタを選択した時の出力信号Ｏｕｔの値（“０”又は“１”）を各ペアトランジスタの評価セルアレイ内の位置に対応して表している。ここでは、理解を容易にするために１０×１０個のペアトランジスタの評価結果を示す。

同図（ａ）に示す様に、電圧差ΔＶが＋５０ｍＶの場合は全てのペアトランジスタに関して出力信号Ｏｕｔが“０”であることから、この例に示したＤＭＡ−ＴＥＧのペアトランジスタの閾値の差はすべて＋５０ｍＶ以内であることがわかる。
次に、同図（ｂ）に示す様に電圧差ΔＶを＋２５ｍＶにすると、３行２列に属するペアトランジスタ等、一部のペアトランジスタを評価した場合に出力信号Ｏｕｔが“１”に変化する。

次に、同図（ｃ）に示す様に電圧差ΔＶを０ｍＶにすると、閾値が等しいペアトランジスタの場合は出力信号Ｏｕｔが不定となるが、閾値に差があるペアトランジスタでは出力信号Ｏｕｔとして“０”または“１”の確定値が出力される。同様に、同図（ｄ），（ｅ）に示す様に電圧差ΔＶを順次変化させると、ペアトランジスタの閾値のばらつきの大きさに依存して出力信号Ｏｕｔの状態が“０”から“１”へ変化する。

同図（ｆ）には、同図（ａ）〜（ｅ）に示した評価結果をまとめて表示した図を示す。同図は、電圧差ΔＶを０から４までの番号に対応付けて、ペアトランジスタの閾値の差の分布を表している。例えば、１行１列に属するペアトランジスタは、同図（ｂ）、（ｃ）より電圧差ΔＶ＝＋２５ｍＶから０ｍＶになった時に出力信号Ｏｕｔが“０”から“１”に反転しているので、同図（ｆ）において電圧差ΔＶ＝＋２５〜０ｍＶを示す“１”と表される。同様に、１行２列に属するペアトランジスタは、電圧差ΔＶ＝−２５ｍＶから−５０ｍＶになった時に出力信号Ｏｕｔが“０”から“１”に反転しているので、同図（ｆ）において電圧差ΔＶ＝−２５〜−５０ｍＶを示す“３”と表される。
なお、同図（ａ）〜（ｅ）に示した評価結果は、ディスプレイやプリンタ等（出力手段）によって利用者が認識しやすい様に出力される。
つまり、制御手段は、評価対象のペアトランジスタ毎に出力信号が反転した時の入力電圧と基準電圧との関係をペアトランジスタの位置に対応付けて出力手段から出力する。

上述した様に、同図（ｆ）は評価セルアレイ内のすべてのペアトランジスタの閾値の差を表現できる。これにより、評価セルアレイ中のどの場所にどの程度の閾値のばらつきがあるか一目で判断できる。なお、この図は立体的に表す事もできる。

上述してきたＤＭＡ−ＴＥＧによれば、例えば１Ｍ組のペアトランジスタの閾値のばらつきを評価して分析するために必要なテスト時間は、１μｓ×１M組＝１ｓｅｃである。したがって、高精度で大量のデータが高速に取得できる。

なお、本発明ではセンスアンプの特性ばらつきによる影響を極力なくすために、センスアンプ１０は全ての評価セルに共通に1個に設定したが、配線容量が増加し、高速測定を妨げる要因になる場合がある。さらに高速測定を求める場合には、スイッチの組（例えばＢＳｍａとＢＳｍｂ）毎にセンスアンプを複数配置し、さらにスイッチＢＳｍａ，ＢＳｍｂを省略して共通ビット線Ｂｉｔｍ，Ｂｉｔｍｂを直接センスアンプに接続すれば、メインビット線ＭＢ，ＭＢｂの配線容量とスイッチの容量が削減でき、高速化が可能となる。しかし、この場合には、センスアンプのばらつきを抑えるために、センスアンプを構成するトランジスタの寸法（Ｌ及びＷ）を大きめに設定してばらつきに強くする等の工夫が必要である。
また、上述してきた説明に用いた電圧は一例である。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、ＮＭＯＳトランジスタＴ３，Ｔ４は備えなくても良い。また、ペアトランジスタの組数は上述した例に限られない。また、行と列の関係を入れ替えても良い。

従来技術に係るＤＭＡ−ＴＥＧの回路図である。本発明の実施形態に係るＤＭＡ−ＴＥＧの回路図である。同上のＤＭＡ−ＴＥＧの動作を説明するための図である。同上のＤＭＡ−ＴＥＧの出力信号の評価セルアレイ内における分布を示す図である。

符号の説明

Ｔ１〜Ｔ５ＮＭＯＳトランジスタ、Ｓ１，Ｓ２，ＢＳ１ａ，ＢＳ１ｂスイッチ、１０センスアンプ、２０プリチャージ回路、ＤＵＴＰａｉｒペアトランジスタ、Ｃｅｌｌ１−１，Ｃｅｌｌ１−ｎ、Ｃｅｌｌｍ−１，Ｃｅｌｌｍ−ｎ評価セル

Claims

トランジスタ特性を評価するための半導体評価回路であって、
評価セルを行及び列方向にマトリックス状に配列してなるｎ行ｍ列（ｎ，ｍは正の整数）の評価セルアレイと、
前記評価セルアレイの各列に属する前記評価セル用のｍ本の第１ビット線と、
前記評価セルアレイの各列に属する前記評価セル用のｍ本の第２ビット線と、
前記第１ビット線とこれに対応する第２ビット線とをプリチャージするプリチャージ回路と、
前記第１ビット線とこれに対応する第２ビット線との電圧差を検出して出力信号を出力する検出手段と、
前記第１ビット線と、前記プリチャージ回路及び検出手段とを接続、解放する第１スイッチと、
前記第２ビット線と、前記プリチャージ回路及び検出手段とを接続、解放する第２スイッチと、を備え、
前記評価セルは、
入力電圧と基準電圧との大小関係を比較するためのペアトランジスタを含み、２つの出力端子から比較結果を出力する比較器と、
前記比較器の一方の出力端子と前記第１ビット線とを接続、開放する第３スイッチと、
前記比較器の他方の出力端子と前記第２ビット線とを接続、開放する第４スイッチと、
から構成され、
当該半導体評価回路は、前記第１スイッチから前記第４スイッチと前記プリチャージ回路と前記比較器と前記入力電圧と前記基準電圧とを制御する制御手段を備える事を特徴とする半導体評価回路。
前記比較器は、
ソース同士が接続され、一方のゲートに入力電圧が入力され、他方のゲートに基準電圧が入力される第１トランジスタと第２トランジスタとからなるペアトランジスタと、
前記ペアトランジスタのソースに電流を流す電流源と、
から構成される事を特徴とする請求項１に記載の半導体評価回路。
前記比較器は、
前記第１トランジスタのドレインにソースが接続され、前記第３スイッチにドレインが接続され、一定電圧がゲートに印加された第３トランジスタと、
前記第２トランジスタのドレインにソースが接続され、前記第４スイッチにドレインが接続され、前記一定電圧がゲートに印加された第４トランジスタと、
を更に備えた事を特徴とする請求項２に記載の半導体評価回路。
請求項１から請求項３までの何れか１項に記載の半導体評価装置を用いた半導体評価方法であって、
前記制御手段が、評価対象の前記ペアトランジスタが属する前記評価セルの前記第３スイッチと前記第４スイッチと、該評価セルが属する列の前記第１スイッチと前記第２スイッチとを閉状態にする第１ステップと、
前記制御手段が前記評価対象のペアトランジスタに前記入力電圧と前記基準電圧とを印加する第２ステップと、
前記制御手段が前記比較器を非活性化し、前記プリチャージ回路が前記評価対象のペアトランジスタの属する列の前記第１ビット線と第２ビット線とをプリチャージする第３ステップと、
前記制御手段が前記比較器を活性化し、前記評価対象のペアトランジスタの前記評価セルアレイ内における位置と前記入力電圧と前記基準電圧と前記検出手段から出力される出力信号とを対応付けて記憶手段に記憶する第４ステップと、
を繰り返し行い、
前記制御手段が、前記評価対象のペアトランジスタ毎に前記出力信号が反転した時の前記入力電圧と前記基準電圧との関係を前記ペアトランジスタの位置に対応付けて出力手段から出力する第５ステップと、
を含む事を特徴とする半導体評価方法。