JP5381455B2 - 半導体評価回路 - Google Patents

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Description

本発明は、大規模な半導体評価回路（ＤＭＡ（Device Matrix Array）−ＴＥＧ(Test Element Group)等）における不良トランジスタの検出と特性の測定を高速で行うことができると共に、半導体評価回路において、その面積を縮小できる、半導体評価回路に関する。
半導体の微細プロセスを開発する場合においては、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うために、種々の寸法の素子を評価するためのＴＥＧを作成して大量生産に耐えうる素子を開発してきた。これまでのプロセス開発では、個々のトランジスタの特性の評価解析を行い、最適なプロセスとトランジスタを設定できたが、微細化が進むにつれて、複数のトランジスタのばらつきが無視できなくなってきた。また、素子の近辺の状態によってストレスが変わり、トランジスタの特性が変化すると言う現象も無視できなくなってきている。
例えば、加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタの特性がばらついてしまい、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタで検知するような検知回路、増幅回路は動作マージンが低下する、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価では十分なデータが得られず、大量の素子特性を統計処理し、分析を行ない、シスマティックな特性差と、ばらつきによる特性差とを分離解析できる、大規模なＴＥＧが必要になってきた。
従来、大規模な素子評価を行うＴＥＧとして、例えば、複数個のトランジスタをマトリックス状に配置して評価できるＤＭＡ−ＴＥＧがある（非特許文献１を参照）。
ところで、大規模半導体評価回路、例えば、１Ｇ（ギガ）個のトランジスタで構成されるＤＭＡの歩留まり対策のひとつとして、プロセスの閾値Ｖｔｈのバラツキの正規分布範囲を狭めた、ロバストなトランジスタを開発するという方法がある。例えば、トランジスタの閾値Ｖｔｈのバラツキを±６σ（σ（シグマ)は標準偏差）まで許容可能なプロセスを開発しようとする場合、このロバストなトランジスタの開発には、上述したＤＭＡ−ＴＥＧにおいて、６σを外れる不良トランジスタが物理的にどのような状態であるかを調査する必要がある。
しかし、不良トランジスタは、図３８に示す閾値Ｖｔｈの正規分布の例に示されるように、ＮＧ（不良）範囲のトランジスタは、１Ｇ個に２個しか存在しないため、１Ｇ個のトランジスタの全てについて閾値Ｖｔｈを測定する必要がある。
例えば、あるデバイスで、トランジスタの閾値Ｖｔｈのバラツキを±６σまで許容可能なプロセスの場合、図３９（Ａ）に示すように、デバイスが「1チップ＝１Ｍトランジスタ」では、１０００チップに２チップが不良となる。ここで、図中における分割された各々の四角形（マス）は１つのトランジスタを示している。一方、図３９（Ｂ）に示すように、デバイスが「１チップ＝１Ｇトランジスタ」では、全チップが不良となる可能性がある。このように、上述した大規模なＤＭＡ−ＴＥＧにおいては、チップにおける全トランジスタの閾値Ｖｔｈのバラツキを測定することが求められている。
この場合に、例えば、閾値Ｖｔｈの測定に、外挿Ｖｔｈを算出する場合、あるいは、電流が１００ｎＡ流れるゲート電圧を閾値Ｖｔｈと定義する場合でも、ひとつの閾値Ｖｔｈを算出するのに、１０ポイント程度の測定データを必要とする。これらの測定は、電流の測定であり、収束に時間を要する。
例えば、１ポイントの測定に、１ｍｓ要するとすると、1個のトランジスタの測定に１０ポイント、１Ｇ個のトランジスタを測定しようとすると、「１ｍｓ×１０ポイント×１Ｇ個＝1×１０−３×１０×１×１０９＝１０×１０６＝１１６日」、１つのウェハに１００チップあるとすると、「１１６×１００＝１１６００日」となってしまい、物理的に、評価不能となる。また、測定精度を落として、１ポイント１００μｓで測定できるようにしても、１ウェハを測定するのに、１１６０日も要して現実的ではない。このため、大規模なＤＭＡ−ＴＥＧを高速の評価できる方法の提供が望まれていた。
なお、本願発明者は、この課題を解決するために、先に半導体評価回路及び評価方法についての特許出願を行っている（特許文献１を参照）。この特許文献１の半導体評価回路及び評価方法によれば、被測定トランジスタをペアトランジスタの構成にして、閾値Ｖｔｈを直接測定するのではなく、アンプを用いて、トランジスタの閾値Ｖｔｈの差を高速に判定して、特性が正常分布から外れた、異常なトランジスタを見つけ出すことが出来る。この方式であれば、測定時間が、従来の１０００倍くらいに高速に出来る。
しかしながら、上述の特許文献１の半導体評価回路及び評価方法では、高速評価は可能であるが、異常なトランジスタが、どのような特性になるのか、閾値Ｖｔｈは正確にはいくらか、例えば、ｍＶ単位で高精度に測定することは困難であり、測定精度の低下の問題があった。また、ユニットセルにペアトランジスタを採用すると、ユニットセル自体の面積が大きくなり、超大規模なＤＭＡ−ＴＥＧの実現が困難であった。
特開２００８−１７１９２０号公報
IEEE 2002 Unt. Conference on Microelectronic Test Structure (ICMTS 2002), pp49-54 April 2002
前述したように、大規模半導体評価回路、例えば、１Ｇ個のトランジスタで構成されるＤＭＡの歩留まり対策のひとつとして、プロセスの閾値Ｖｔｈバラツキの正規分布範囲をせばめた、ロバストなトランジスタを開発するという方法があるが、この場合、従来方法では、１Ｇ個のトランジスタの全てについて閾値Ｖｔｈを測定する必要があり、膨大な測定時間を要するという問題があった。
また、別の課題として、１Ｇビットクラスの超大規模なＤＭＡ−ＴＥＧを作るためには、トランジスタセルのレイアウトを行う際に、いかに面積を縮小できるかという点も重要な問題となっていた。
本発明は、斯かる実情に鑑みなされたものであり、本発明の第１の目的は、大規模な半導体評価回路（ＤＭＡ−ＴＥＧ等）における不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定を高速で行うことができる、半導体評価回路を提供することにある。
また、本発明の第２の目的は、大規模な半導体評価回路（ＤＭＡ−ＴＥＧ等）において、そのチップ占有面積を縮小できる、半導体評価回路を提供することにある。
本発明は、上記課題を解決するためになされたものであり、本発明の半導体評価回路は、測定対象となるＭＯＳトランジスタをマトリックス状に配列してなるセルアレイと、前記セルアレイの中から測定対象となるトランジスタを選択するためのカラムデコーダおよびロウデコーダと、前記測定対象トランジスタの出力信号と所定の基準信号とを比較するセンスアンプと、を有し、前記カラムデコーダおよびロウデコーダから出力される信号により前記セルアレイ中の測定対象トランジスタが選択されて特性が評価される半導体評価回路であって、外部端子から、動作モードを設定するモード選択信号と、測定対象トランジスタを選択するアドレス信号と、を含む所定の信号を入力し、前記モード選択信号に応じて、前記ロウデコーダおよびカラムデコーダにより選択された測定対象トランジスタのゲートおよびドレインに所定の電圧を印加し、前記センスアンプにより、前記測定対象トランジスタの出力信号と前記基準信号とを比較し、該比較結果を前記外部端子に出力する閾値Ｖｔｈ判定モードと、前記ロウデコーダおよびカラムデコーダにより選択された測定対象トランジスタのゲートおよびドレインに所望の電圧を印加し、当該測定対象トランジスタの出力信号を前記外部端子に出力する閾値Ｖｔｈ測定モードと、が作動するように構成される、ことを特徴とする。
また、本発明の半導体評価回路は、前記半導体評価回路は外部端子として、前記半導体評価回路の動作モードを設定するモード選択信号が入力されるモード選択信号端子と、前記セルアレイ中の測定対象トランジスタを選択するためのアドレス信号が入力されるアドレス信号入力端子と、前記測定対象トランジスタのゲート電圧を制御するゲート電圧制御信号が入力されるゲート電圧制御端子と、前記測定対象トランジスタのドレイン電圧を制御するドレイン電圧制御信号が入力されるドレイン電圧制御端子と、前記センスアンプの出力信号を出力するセンスアンプ出力端子と、前記測定対象トランジスタの出力信号を出力するドレイン測定端子と、を備え、また、内部回路として、前記アドレス信号入力端子から入力されるアドレス信号を基に、前記測定対象トランジスタを選択するロウデコーダおよびカラムデコーダと、前記ゲート電圧制御信号を基に前記測定対象トランジスタのゲートに所望のゲート電圧を印加するためのゲート電圧印加部と、前記ドレイン電圧制御信号を基に前記測定対象トランジスタのドレインに所望のドレイン電圧を印加するためのドレイン電圧印加部と、前記ロウデコーダおよびカラムデコーダにより選択された測定対象トランジスタの出力信号を前記ドレイン測定端子に出力するドレインセンス部と、を備え、前記モード選択信号により前記閾値Ｖｔｈ判定モードが選択された場合に、前記アドレス信号を基に前記カラムデコーダおよびロウデコーダにより、測定対象トランジスタを順次に選択し、前記ゲート電圧印加部により、測定対象トランジスタのゲートに所定のゲート電圧を印加し、前記ドレイン電圧印加部により、測定対象トランジスタのドレインに所定のドレイン電圧を印加し、前記センスアンプにより、前記測定対象トランジスタの出力信号と前記基準信号とを比較し、該比較結果を前記センスアンプ出力端子に出力する、ように作動し、前記モード選択信号により閾値Ｖｔｈ測定モードが選択された場合に、前記アドレス信号を基に前記カラムデコーダおよびロウデコーダにより、測定対象トランジスタを選択し、前記ゲート電圧印加部により、測定対象トランジスタのゲートに所望のゲート電圧を印加し、前記ドレイン電圧印加部により、測定対象トランジスタのドレインに所望のドレイン電圧を印加し、前記ドレインセンス部より、前記測定対象トランジスタの出力信号を前記ドレイン測定端子に出力する、ように作動する、ことを特徴とする。
また、本発明の半導体評価回路は、前記半導体評価回路は、外部の半導体試験装置と前記外部端子を通して信号を入出力するように構成され、前記半導体試験装置では、前記閾値Ｖｔｈ判定モードにおいて、前記半導体評価回路内のセンスアンプの出力信号を基に不良トランジスタを選別する不良トランジスタ識別部と、前記閾値Ｖｔｈ測定モードにおいて、前記半導体評価回路内のゲート電圧印加部およびドレイン電圧印加部を制御し、前記測定対象トランジスタのゲートおよびドレインに所望の電圧を印加し、前記ドレインセンス部を介して当該測定対象トランジスタの出力信号を検出することにより、トランジスタ特性の測定を行うトランジスタ特性測定部と、を備えることを特徴とする。
また、本発明の半導体評価回路は、前記アドレス信号入力端子から入力されるアドレス信号が、前記カラムデコーダが取り込むアドレスと、前記ロウデコーダが取り込むアドレスの２回に分けて与えられるアドレスマルチプレックス機能を備える、ことを特徴とする。
また、本発明の半導体評価回路は、前記半導体評価回路は内部カウンタを備え、前記閾値Ｖｔｈ判定モードにおいては、前記内部カウンタを作動させ、半導体評価回路内でシリアルなアドレス信号を発生させて測定対象トランジスタを順次に選択し、前記閾値Ｖｔｈ測定モードにおいては、前記アドレス信号入力端子から入力される任意のランダムなアドレス信号により測定対象トランジスタを選択する、ことを特徴とする。
また、本発明の半導体評価回路は、前記センスアンプの動作は内部クロック信号に同期して行われ、前記クロック信号の第１の論理レベルの際に、前記測定対象トランジスタの出力信号と前記基準信号とを比較するセンス動作が行われ、前記クロック信号の第２の論理レベルの際に、前記センスアンプの比較結果の出力動作が行われる、ことを特徴とする。
また、本発明の半導体評価回路は、前記半導体評価回路は、複数のセンスアンプを有し、前記セルアレイが前記複数のセンスアンプのそれぞれに対応して複数の系統のトランジスタ群に分割されると共に、前記センスアンプの第１の入力端子には、前記セルアレイ中の選択された測定対象トランジスタの出力信号が入力され、前記センスアンプの第２の入力端子には、前記測定対象トランジスタの出力信号と比較するための基準信号が入力される、ことを特徴とする。
また、本発明の半導体評価回路は、前記各センスアンプのそれぞれの第１の入力端子に、同一条件の入力信号を与えた状態において、前記センスアンプのそれぞれの第２の入力端子に可変の信号を入力し、前記センスアンプの出力の変化を検出することにより、前記各センスアンプ間のオフセット差をキャンセルする基準信号を設定する、ことを特徴とする。
また、本発明の半導体評価回路は、前記ドレインセンス部により前記測定対象トランジスタのドレイン電圧をモニタすると共に、前記ドレイン電圧印加部によりドレイン電圧を所望の電圧に設定するドレインセンスモードが行われる、ことを特徴とする。
また、本発明の半導体評価回路は、第一のブロックと第二のブロック群により構成される評価セルアレイを有して構成され、前記セルアレイは、１つないしｎ個のセンスアンプに対応してカラム方向にｎ系統のｎ個の前記第一のブロックに分割され、さらに、複数の前記第一のブロックのドレイン線と複数のゲート線により構成される前記第二のブロック群に分割されて配置されると共に、前記セルアレイ中の測定対象トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成され、前記サブデコーダから前記第二のブロック群のセルアレイへのビット線は、４０９６本のローカルビット線により配線され、前記メインデコーダから各サブデコーダへのビット線はグローバルビット線により配線されることを特徴とする。
例えば、２５６Ｍビットのメモリ容量のセルアレイを有して構成され、前記セルアレイは、４つのセンスアンプに対応してカラム方向に４系統の６４Ｍビットの系統に分割され、さらに、各６４Ｍビット単位のセルアレイは、ドレイン線４０９６本とゲート線１０２４本とで選択される４Ｍビット単位のセルアレイに分割されて配置されると共に、前記セルアレイ中の測定対象トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成され、前記サブデコーダから前記４Ｍビット単位のセルアレイへのビット線は、４０９６本のローカルビット線により配線され、前記メインデコーダら各サブデコーダへのビット線は５１２本のグローバルビット線により配線される。
また、本発明の半導体評価回路は、前記半導体評価回路はその構成部分のレイアウトとして、前記半導体評価回路が形成される半導体基板表面上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記セルアレイ中にマトリックス状に配置される測定対象トランジスタは、各行が左右方向に、各列が上下方向になるようにマトリックス状に配列されると共に、各測定対象トランジスタは、ドレインと、ゲート領域と、ソースとが上下方向になるように配置され、前記半導体基板表面から所定の距離を隔て左右方向に配置されると共に、前記上下方向に配列される各測定対象トランジスタのソースに共通接続される第１のメタル配線と、前記半導体基板表面から所定の距離を隔てて上下方向に配置されると共に、前記上下方向に配列される各測定対象トランジスタのドレインに共通接続される第２のメタル配線と、前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記左右方向に配列される各測定対象トランジスタのゲートに共通接続される第３のメタル配線と、を備えることを特徴とする。
また、本発明の半導体評価回路は、前記グローバルビット線及び前記ローカルビット線の配線の抵抗値は、前記メインデコーダないし前記サブデコーダのスイッチ抵抗値よりも小さく設定される、ことを特徴とする。
また、本発明の半導体評価回路は、前記半導体評価回路への入力信号および出力信号の信号端子となる外部端子（パッド）が、半導体基板の周辺部に一列に配置される、ことを特徴とする。
また、本発明の半導体評価回路は、前記半導体評価回路内の出力信号をバッファするバッファ回路は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）のドレインと、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）のドレインとを接続してなる一対のトランジスタと、入力信号を論理反転する第１のインバータと、前記第１のインバータの出力信号を入力とし、前記ＰＭＯＳへゲート信号を出力する第２のインバータと、前記第１のインバータの出力信号を入力とし、前記ＮＭＯＳへゲート信号を出力する第３のインバータと、で構成され、前記第２のインバータの出力信号は、ロウレベルからハイレベルに変化する際の立ち上がり時間よりも、ハイレベルからロウレベルに変化する立ち下がり時間が、所定時間、遅くなるように設定され、前記第３のインバータの出力信号は、ロウレベルからハイレベルに変化する際の立ち上がり時間よりも、ハイレベルからロウレベルに変化する立ち下がり時間が、所定時間、速くなるように設定される、ことを特徴とする。
本発明の半導体評価回路においては、測定対象トランジスタの閾値Ｖｔｈの適否を判定する閾値Ｖｔｈ判定モードと、閾値Ｖｔｈ判定モードにより不良トランジスタとして選別された不良トランジスタについて、４端子測定により不良トランジスタの閾値Ｖｔｈを測定する閾値Ｖｔｈ測定モードと、を作動させるように構成される。
これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体評価回路において、不良トランジスタの選別と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
また、本発明の半導体評価回路においては、所定の信号を入出力する外部端子と、測定対象トランジスタを選択するロウデコーダおよびカラムデコーダと、測定対象トランジスタのゲートに所望のゲート電圧を印加するゲート電圧印加部と、所望のドレイン電圧を印加するドレイン電圧印加部と、を備える。そして、閾値Ｖｔｈ判定モードが選択された場合に、測定対象トランジスタに所定のゲート電圧および所定のドレイン電圧を印加した状態において、センスアンプにより、測定対象トランジスタの出力信号と基準信号とを比較し、比較結果を外部端子に出力する。また、閾値Ｖｔｈ測定モードが選択された場合に、アドレス信号を基に測定対象トランジスタ（不良トランジスタ）を選択し、この不良トランジスタに所望のゲート電圧および所望のドレイン電圧を印加しながら、不良トランジスタの出力信号を外部端子を通して出力する。
これにより、ＤＭＡ−ＴＥＧ等の大規模な半導体評価回路において、不良トランジスタの選別と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
また、本発明の半導体集積回路においては、半導体評価回路は半導体試験装置により制御され、半導体試験装置は、センスアンプの出力信号を基に、閾値Ｖｔｈの電圧が所定の範囲を超える不良トランジスタを選別する不良トランジスタ識別部と、不良トランジスタの所望の特性を測定するトランジスタ特性測定部と、を備える。
これによりＤＭＡ−ＴＥＧ等の大規模な半導体評価回路において、不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定とを高速（短時間）で行うことができる。
また、本発明の半導体評価回路においては、アドレス信号入力端子から入力されるアドレス信号を、カラムデコーダが取り込むアドレスと、ロウデコーダが取り込むアドレスとを２回に分けて入力する。
これにより、外部の半導体試験装置等から入力されるアドレス信号の入力端子の数を低減できる。このため、半導体評価回路のチップ面積の増加を抑制できる。
また、本発明の半導体評価回路においては、閾値Ｖｔｈ判定モードにおいては、内部カウンタを作動させ、半導体評価回路内でアドレスをシリアルモードにより発生させて測定対象トランジスタを順次に選択する。
これにより、閾値Ｖｔｈ判定モードにおいて、測定対象トランジスタを高速で選択することができる。このため、閾値Ｖｔｈ判定を高速（短時間）で行うことができる。
また、本発明の半導体評価回路においては、センスアンプは、クロック信号の第１の論理レベルの際に、測定対象トランジスタの出力信号と基準信号とを比較するセンス動作を行い、クロック信号の第２の論理レベルの際に、比較結果の出力動作を行う。
これにより、閾値Ｖｔｈ判定モードにおいて、センス時間、センスアンプ出力時間を制御することが可能となる。
また、本発明の半導体評価回路においては、複数のセンスアンプを有し、セルアレイがセンスアンプのそれぞれに対応して複数の系統のトランジスタ群に分割される。
これにより、半導体評価回路における不良トランジスタの選別と、不良トランジスタの閾値Ｖｔｈの測定とを高速（短時間）で行うことができる。
また、本発明の半導体評価回路においては、各センスアンプのそれぞれの第１の入力端子に、同一条件の入力信号を与えた状態において、センスアンプのそれぞれの第２の入力端子に可変の信号を入力し、センスアンプの出力の変化を検出することにより、各センスアンプ間のオフセット差をキャンセルする。
これにより、複数のセンスアンプを使用して、セルアレイ中のトランジスタ群における各トランジスタの閾値Ｖｔｈの判定を行う場合に、各センスアンプ間のオフセット差をキャンセルして高精度で閾値Ｖｔｈの判定を行うことができる。
また、本発明の半導体評価回路においては、ドレインセンス部により測定対象トランジスタのドレイン電圧をモニタしながら、ドレイン電圧印加部によりドレイン電圧を所望の電圧に設定するドレインセンスモードが行われる。
これにより、測定対象トランジスタのドレイン電流およびドレイン電圧を同じ条件にして、閾値Ｖｔｈ判定を行うことができる。
また、本発明の半導体評価回路においては、第一のブロックと第二のブロック群により構成される評価セルアレイを有して構成され、前記セルアレイは、１つないしｎ個のセンスアンプに対応してカラム方向にｎ系統のｎ個の前記第一のブロックに分割され、さらに、複数の前記第一のブロックのドレイン線と複数のゲート線により構成される前記第二のブロック群に分割されて配置されると共に、前記セルアレイ中の測定対象トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成され、前記サブデコーダから前記第二のブロック群のセルアレイへのビット線は、ローカルビット線により配線され、前記メインデコーダから各サブデコーダへのビット線はグローバルビット線により配線されている。
例えば、セルアレイが２５６Ｍビット（２５６Ｍ個のトランジスタ）の場合、このセルアレイは４つのセンスアンプに対応して４系統の６４Ｍビットの系統に分割され、さらに、各６４Ｍビット単位のセルアレイは４Ｍビット単位のセルアレイに分割されて配置される。また、セルアレイ中の測定対象トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成される。
これにより、大規模な半導体評価回路（ＤＭＡ−ＴＥＧ）において、その面積を縮小できると共に、ドレイン線（ビット線）の長さを短くでき、寄生容量、寄生抵抗、オフリーク電流の増大等、特性悪化の要因を排除することができる。
また、本発明の半導体評価回路においては、その構成部分のレイアウトとして、評価セルアレイ中の各被評価トランジスタは、各列が左右方向に、各行が上下方向になるようにマトリックス状に配列されると共に、左右方向に配列され各トランジスタのソースに共通接続される第１のメタル配線と、上下方向に配列され各トランジスタのドレインに共通接続される第２のメタル配線と、左右方向に配列され各トランジスタのゲートに共通接続される第３のメタル配線と、を有する。
これにより、大規模な半導体評価回路（ＤＭＡ−ＴＥＧ等）において、ソース及びドレインの配線を共通とすることでその面積を縮小できる。
また、本発明の半導体評価回路は、グローバルビット線及びローカルビット線の配線抵抗値は、メインデコーダないしサブデコーダのスイッチ抵抗値よりも小さく設定される、ことを特徴とする。
これにより、測定対象トランジスタのドレインに接続されるメタル配線の配線抵抗を低減するとともに、測定時における各トランジスタの配置された位置による依存性を小さくし、精度の高い測定を行うことができる。
また、本発明の半導体評価回路においては、半導体評価回路への入力信号および出力信号の入出力端子となる外部端子（パッド）が、半導体基板の周辺部に一列に配置される。
これにより、大規模な半導体評価回路（ＤＭＡ−ＴＥＧ等）において、パッドを配置するための余裕度を削減することができ、チップ全体のレイアウト面積を縮小できる。
また、本発明の半導体評価回路においては、半導体評価回路内の出力信号をバッファするバッファ回路は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを上下に接続して構成されると共に、ゲート入力信号を、ＰＭＯＳ側とＮＭＯＳ側のトランジスタに対し、それぞれ独立に分け、ＰＭＯＳ側のゲート入力信号は、立ち上がりを早く、立ち下がりを遅くして、ＮＭＯＳ側のゲート入力信号は、立ち上がりを遅く、立ち下がりを早くする。
これにより、出力バッファにおける貫通電流をなくし、さらに電流変化率（ｄｉ／ｄｔ）を小さく設定できる。
本発明の基本概念について説明するための図である。 センスアンプによる閾値Ｖｔｈ判定モード（ＡＭＰモード）について説明するための図である。 閾値Ｖｔｈ測定モード（トランジスタ特性測定モード）について説明するための図である。 本発明の半導体評価回路（２５６Ｍビット−ＤＭＡ―ＴＥＧ）の仕様の例を示す図である。 ２５６Ｍビット−ＤＭＡ―ＴＥＧのファンクション仕様を示す図である。 本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）におけるピン（端子）仕様を示す第１の図である。 本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）におけるピン（端子）仕様を示す第２の図である。 閾値Ｖｔｈ測定モード（４端子測定モード）におけるタイミング仕様を示す図である。 本発明の閾値Ｖｔｈ判定モード（ＡＭＰモード）におけるタイミング仕様を示す図である。 ２５６Ｍビットの半導体評価回路（ＤＭＡ−ＴＥＧ）のチップレイアウト例を示す図である。 本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）の回路構成を示すブロック図である。 グローバルビット線、ローカルビット線方式を採用したカラムデコーダの構成を示す図である。 カラムデコーダの全体構成を示す図である。 ロウデコーダの構成例を示す図である。 本発明の半導体評価回路（２５６Ｍ−ＤＭＡ）のチップ全体におけるセルアレイ（４Ｍ−ＤＵＴ）と、センスアンプ（ＳＡ）との配置関係を示す図である。 図１５におけるセルアレイ（４Ｍ−ＤＵＴ）のレイアウトにおける配置を示す概念図である。 センスアンプのオフセット差について説明するための図である。 本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）に内蔵されるセンスアンプの構成例を示す図である。 センスアンプ回路の動作を説明するための図である。 閾値Ｖｔｈ判定モード（ＡＭＰモード）における処理の流れを示すフローチャートである。 ＤＵＴの閾値Ｖｔｈ測定について説明するための図である。 ＤＵＴのドレイン電圧を１．０Ｖに設定するＶＤＣＯＮＴ電圧の決定について説明するための図である。 基準電流ＩＲＥＦの決定について説明するための図である。 センスアンプ回路の具体的な構成例を示す図である。 本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）におけるＯＵＴＰＵＴ回路の設定例を示す図である。 本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）におけるＤＵＴ接続信号経路の負荷抵抗を示す図である。 ＤＵＴトランジスタ（トランジスタＴｒセル）のレイアウトパターンを示す図である。 ＤＵＴのソース線ＳＦの配線抵抗設定例について説明するための図である。 ＤＵＴのソース線の配線抵抗設定例を示す図である。 ソース配線抵抗の等価回路を示す図である。 ２５６Ｍビットのセルアレイを有する半導体評価回路（半導体集積回路）のチップ構成を示す図である。 従来の位置識別マークについて説明するための図である。 従来の位置識別マークの具体例を示す図である。 ＭＯＳトランジスタの構造を示す図（縦断面図）である。 半導体評価回路において使用される位置識別マークの例を示す図である。 位置識別マークの具体例を示す図である。 本発明の半導体評価回路評価装置の構成例を示す図である。 閾値Ｖｔｈのバラツキの正規分布の例を示す図である。 大規模なＤＭＡ−ＴＥＧにおける問題点を説明するための図である。
［本発明の半導体評価回路の基本概念の説明］
まず、本発明の半導体評価回路の基本概念について説明する。
図１（Ａ）に示すように、従来の測定では、６σの分布を外れた測定対象トランジスタ（以下、単に「トランジスタ」とも呼ぶ）を調べるのに、１M個のトランジスタ全てを詳細評価（閾値Ｖｔｈの測定、ＶＧ−ＩＤ特性、静特性等の評価）を行うため、膨大な測定時間を要していた。
例えば、１ポイントの測定時間を１ｍｓとして、各１０ポイント測定すると、１M個では、１×１０−３×１０（ポイント）×１０６＝１００００秒を要し、仮に１ｗａｆｅｒに１００個のチップがあるとすると、１０６秒＝１１日を要したが、それでも、測定できるレベルではあった。その結果、５σレベルではほとんど正規分布に乗ることが判明したため、さらに、６σの分布を調べる必要が出てきた。
しかしながら、前述したように、従来の評価方式で１Ｇ個のトランジスタ特性を評価すると１１６００日も要することになり、実質上評価不能であった。
そこで、本発明では、図１（Ｂ）に示すように、センスアンプによる閾値Ｖｔｈ判定モード（ＡＭＰモード）で、まず５σ以内の分布から外れるトランジスタ（計算上は２８７個）を選び出し、次に、このトランジスタについて、詳細なトランジスタ特性を評価することで、１Ｇ個という多大な量のトランジスタの特性評価において、大幅に測定時間の短縮が図れる。上記５σの設定は本実施形態における一例であり、初めにトランジスタを選択する分布の範囲として、標準偏差に予め設定した係数を乗じた範囲内の分布を設定する。この係数は、上記初めに選択するトランジスタ数を制御するため、測定対象のトランジスタ数により任意に設定する。
次に、図２を参照して、センスアンプを用いて閾値Ｖｔｈの適否を高速で判定する高速センスモード（閾値Ｖｔｈ判定モード）について、具体的な測定方法を説明する。まず、ステップ１として、センスアンプの基準電圧（Ｖｒｅｆ１）として、閾値Ｖｔｈの電圧が高い側の５σ分布近辺の値を入力して、閾値ＶｔｈがＶｒｅｆ１以上のトランジスタを選別する。閾値Ｖｔｈが異常に高い不良トランジスタは、この中に含まれる。
次に、閾値Ｖｔｈの電圧が低い側の５σ分布近辺の閾値ＶｔｈをＶｒｅｆ２として、５σより下に分布するトランジスタを選別する。異常に閾値Ｖｔｈの低い不良トランジスタは、この中に含まれる。この方式により、高い側、低い側合わせて、５σ以内の分布を外れた２８７個のトランジスタが選別される。
次に、ステップ２として、トランジスタ特性測定モード（閾値Ｖｔｈ測定モード）が行なわれる。このステップ２では、図３に示すように、ステップ１で選別した２８７個の中に、６σを超えて異常となる２個のトランジスタが含まれるので、この２８７個のトランジスタについて、閾値Ｖｔｈ、ＶＧ−ＩＤ特性、静特性等の、詳細特性評価すれば、短時間で１Ｇ個の中から、２個の異常な不良トランジスタを見つけることが出来る。
以上説明したように、本発明の半導体評価回路評価方法においては、正規分布をしているトランジスタ閾値を、まず、異常トランジスタを含む５σ（２８７個）程度に絞り込み、オペアンプで高速に判定する。
この場合に、ステップＳ１に閾値Ｖｔｈ判定モードにおいて、測定時間は、「１μｓ／ポイント×１０ポイント×１G個＝１００００ｓｅｃ／１チップ（２．８時間）」にまで短縮できる。また、センスアンプを複数、例えば、４個使用して同時測定を行うと、２５００ｓｅｃ／チップまで短縮できる。さらに、センスアンプを、×８構成、×１６構成とすることでさらに短縮可能である。
また、ステップ２においては、閾値Ｖｔｈ測定モードにより、５σに絞り込まれたトランジスタ２８７個の詳細測定を行う。この場合の、測定時間は、「１ｍｓ×１０ポイント×２８７個＝２．８ｓｅｃ／チップ」と短時間で測定可能となる。
［２５６Ｍビット−ＤＭＡ（６４Ｍ×４）ＴＥＧの仕様の説明］
本発明の実施の形態として、現実的なチップ面積及び測定時間を考慮して、６５ｎｍプロセスを用いて、２５６Ｍビット（トランジスタ数）の大規模半導体評価回路（ＤＭＡ−ＴＥＧ）を作成する場合の仕様の例について説明する。
図４は、２５６Ｍビット−ＤＭＡ―ＴＥＧの仕様の例を示す図である。図４に示すように、本発明の実施の形態に係る半導体評価回路（ＤＭＡ−ＴＥＧ）は、ＤＵＴ（測定対象トランジスタ）として、ＰＭＯＳおよびＮＭＯＳを含み、ＤＵＴ数は２５６Ｍビット（２５６Ｍ個のトランジスタ）である。
図４に示すように、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）には、ＰＭＯＳ版とＮＭＯＳ版がある。また、以下の特徴がある。
第１に、２５６Ｍビットと大容量でありながら、チップの外部端子（ＰＡＤ端子）の数を増加させないために、アドレス入力をマルチプレックス方式として、ＰＡＤ端子数を削減する。
第２に、閾値Ｖｔｈの測定方法として、トランジスタの電流特性を直接測定する、４端子モードと、アンプを用いて閾値を判定する、アンプモード（Ａｍｐ ｍｏｄｅ：閾値Ｖｔｈ判定モード）を有する。
第３に、高精度な測定が出来るドレインセンスモード（ドレイン電圧をモニタして、正確なドレイン電圧に設定できる）と、通常の測定を行う、通常モードを有する。
第４に、アドレス入力方法において、任意のランダムなアドレスを入力できる、ランダムモードと、クロック信号ＣＬＫによって、シリアルに内部カウンタを作動させ、内部でアドレス信号を発生させる、シリアルモードを有する。
第５に、カラム（ドレイン）とゲートをそれぞれ全非選択にできる、テストモードを有する。
第６に、内部を４つのブロックに分けて、それぞれに独立した読み出し回路を設けて、４つの測定対象トランジスタ（ＤＵＴ）を同時に測定可能な構成（×４モード）として、高速評価を行う。
また、図５は、２５６Ｍビット−ＤＭＡ―ＴＥＧのファンクション仕様を示す図である。図５に示すように、アドレス選択方法として、ＤＵＴ（測定対象トランジスタ）のアドレスをランダムに選択するアドレスランダムモードと、ＤＵＴのアドレスを順次にシリアルに選択するアドレスシリアルモードとが選択できるＳＥＬＣＯＮＴ信号を有している。閾値測定を４端子モード（閾値Ｖｔｈ測定モード）で行うか、アンプモード（閾値Ｖｔｈ判定モード）で行うかを切り換えるための「ＭＯＤＥ＜０＞信号」、ドレインセンスをするかしないかを切り換えるための「ＭＯＤＥ＜１＞信号」、ＴＥＳＴモードを決めるための「ＴＥＳＴ＜０＞信号，ＴＥＳＴ＜１＞信号」、を有し、図に示す動作を行う。
［センスアンプ機能についての説明］
本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）では、メモリセルの閾値Ｖｔｈの判定を行うためのセンスアンプを有している。
このセンスアンプの機能については、以下の通りである。
第１に、センスアンプの判定レベルは、１００ｎA−Ｖｔｈ（Ｉｄが１００ｎＡ流れるときのゲート電圧を閾値と定義）、１μＡ−Ｖｔｈ（Ｉｄが１μＡ流れるときのゲート電圧を閾値と定義）と、異なる設定に出来る。この設定レベルは、任意に可能である。
第２に、センスアンプを４個内蔵しており、４個の測定対象トランジスタ（ＤＵＴ）を同時に測定可能であり、高速評価が出来る。ただし、４つのセンスアンプの特性（オフセット等）をそろえる必要があり、調整可能とする。
第３にセンスアンプは、動作点を最適に設定するため、ＮＭＯＳトランジスタ評価用にはＰＭＯＳカレントミラー方式、ＰＭＯＳトランジスタ評価用にはＮＭＯＳカレントミラー方式を用いる。
［ＰＩＮ仕様についての説明］
なお、図６および図７に、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）におけるピン（端子）仕様を示す。
図６および図７に示すように、制御信号のピン（端子）として、ＣＬＫ、ＳＥＬＣＯＮＴ、ＲＥＳＥＴ、ＭＯＤＥ＜１＞、ＭＯＤＥ＜０＞、ＴＥＳＴ＜１＞、ＴＥＳＴ＜０＞、を有している。
また、測定対象トランジスタ（ＤＵＴ）の閾値を測定するときの端子は、ＤＦ＜０；３＞、ＧＦ＜Ｖｉｎ＞、ＳＦ＜０；３＞、である。また、アンプモードで測定するときに必要な入力として、ＶＤＣＯＮＴ＜０；３＞、ＲＥＦ＜０；３＞、ＩＢＩＡＳ、を有している。また、出力端子として、Ｄｏｕｔ＜０；３＞、を有している。
また、非選択ＤＵＴをオフさせておく非選択ゲート電圧を印加する端子として、ＧＦＤＩＳを有している。その他、電源関係、ＷＥＬＬ関係の端子が用意されている。なお、ＶＤＣＯＮＴ端子とＤＦ端子は同時に使用することはないので、共有化して、端子数を削減している。
なお、図６および図７において、前述のモード選択信号端子は、ＭＯＤＥ＜０＞およびＭＯＤＥ＜１＞端子（ＰＩＮ）が相当し、前述のアドレス信号入力端子は、Ａ＜０＞〜Ａ＜１２＞端子が相当する。前述のゲート電圧制御端子は、ＧＦ（Ｖｉｎ）端子が相当し、前述のセンスアンプ出力端子は、ＤＯＵＴ＜０＞〜ＤＯＵＴ＜３＞端子が相当する。また前述のドレイン測定端子は、ＤＳ＜０＞〜ＤＳ＜３＞端子が相当する。また、前述のドレイン電圧制御信号は、ＶＤＣＯＮＴ０／ＤＦ０〜ＶＤＣＯＮＴ３／ＤＦ３端子が相当する。
［タイミング仕様］
図８は、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）における、閾値Ｖｔｈ測定モード（４端子測定モード）におけるタイミング仕様を示す図である。
この４端子モードでは、ＳＥＬＣＯＮＴ＝“Ｌ”、ＭＯＤＥ＜１＞＝“Ｌ”、ＭＯＤＥ＜０＞＝“Ｌ”、ＴＥＳＴ＜１＞＝“Ｌ”、ＴＥＳＴ＜０＞＝“Ｌ”とする。ＲＥＳＥＴ信号が“Ｌ”になると、動作が開始する。
まず、１回目のアドレスを設定して、クロック信号ＣＬＫを“Ｈ”にすると（１番目のＣＬＫ）、１回目のアドレスを内部カウンタに取り込む。次に、クロック信号ＣＬＫが“Ｌ”になったところで、２回目のアドレスを設定し、クロック信号ＣＬＫが再度“Ｈ”になると（２番目のＣＬＫ）、２回目のアドレスを内部カウンタに取り込む。いわゆる、アドレスマルチプレックスとなる。
ここで、２番目にクロック信号ＣＬＫが“Ｈ”になり、２回目のアドレスを取り込んだところで、内部回路が動き出し、ロウデコーダ、カラムデコーダが設定され、指定された測定対象トランジスタが選択される。
この時点で、外部ＰＡＤより、信号ＤＦ，ＳＦ、ＧＦ、ＧＦＤＩＳ、ＤＳ、ＮＷＥＬＬＣ、ＰＷＥＬＬＣ等を入力すれば、選択されたトランジスタの電流特性が測定できる。
測定を終了した時点で、ＲＥＳＥＴを“Ｈ”にすれば、このシーケンスは終了する。
このように、閾値Ｖｔｈ測定モード（４端子測定モード）では、アドレスセットは、特定の測定対象トランジスタを選択するために、ランダムアドレスモードにより行われる。このアドレスセットには、アドレスマルチプレクス方式が用いられ、最初のクロック信号ＣＬＫにより、アドレス（ビット２５〜ビット１３）をロウデコーダにセットし、次のクロック信号ＣＬＫにより、アドレス（ビット１２〜ビット０）をカラムデコーダにセットする。
図９は、本発明の閾値Ｖｔｈ判定モード（ＡＭＰモード）におけるタイミング仕様を示す図である。図９に示す閾値Ｖｔｈ判定モード（ＡＭＰモード）では、シリアルアドレスモードが使用される。
この閾値Ｖｔｈ判定モード（ＡＭＰモード）では、信号ＳＥＬＣＯＮＴ＝“Ｈ”、ＭＯＤＥ＜１＞＝“Ｌ”、ＭＯＤＥ＜０＞＝“Ｈ”、ＴＥＳＴ＜１＞＝“Ｌ”、ＴＥＳＴ＜０＞＝“Ｌ”とする。また、信号ＶＣＣ，ＶＳＳ、ＮＷＥＬＬＣ、ＰＷＥＬＬＣ、ＤＦ（ＶＤＣＯＮＴ）、ＤＳ、ＧＦ、ＧＦＤＩＳ、ＳＦ、ＩＲＥＦは外部入力で各端子条件に設定する。
そして、信号ＲＥＳＥＴが“Ｌ”になり、２番目のクロック信号ＣＬＫが“Ｈ”になり、２回目のアドレスが取り込まれると、選択されたトランジスタ（ＤＵＴ）に対して、「クロック信号ＣＬＫ＝“Ｈ”（第１の論理レベル）」の期間にセンス動作を行い、続く「クロック信号ＣＬＫ＝“Ｌ”（第２の論理レベル）」の期間でセンスアンプよりデータの出力を行い、次の「クロック信号ＣＬＫ＝“Ｈ”」の期間でデータ（Ｄ０）をＤｏｕｔに出力する。
要するに、「信号ＲＥＳＥＴ＝“Ｌ”」から３回目の「クロック信号ＣＬＫ＝“Ｈ”」で一番目のトランジスタの閾値がＤｏｕｔに読み出される。この後は、順次ＣＬＫの立ち上がりに同期して２番目のトランジスタのデータ（Ｄ１）、・・・・と、読み出される。
ここで、センス時間は「ＣＬＫ＝“Ｈ”」、センスデータ出力時間は「ＣＬＫ＝“Ｌ”」で設定できるので、トランジスタの特性に合わせて、自由に設定できる。
このように、閾値Ｖｔｈ判定モード（ＡＭＰモード）では、シリアルアドレスモードが用いられ、最初に特定の測定対象トランジスタ（ＤＵＴ）を選択した後に、アドレスを順次にインクリメントしながら、測定対象トランジスタからデータを順次に読み出す。また、センス時間ｔＣＬＫＨと、センスアンプ出力時間（ＳＡ出力時間）ｔＣＬＫＬはクロック信号ＣＬＫに同期しているため、センス時間ｔＣＬＫＨ、センスアンプ出力時間（ＳＡ出力時間）ｔＣＬＫＬを制御することが可能となる。
［２５６Ｍ−ＤＭＡチップのレイアウトの説明］
図１０は、２５６Ｍビットの半導体評価回路（ＤＭＡ−ＴＥＧ）のチップレイアウト例を示す図である。
外部端子となるＰＡＤ（パッド）４２の配置は、チップの上側に一列に配置されている。ＰＡＤ４２の下側に制御回路（周辺回路）４１を配置する。センスアンプＳＡを４個設けて、セルアレイを縦に４分割している。
そして、ドレイン線の配線長を短くして寄生抵抗を削減するために、「４Ｍビット＋４Ｍビット＝８Ｍビット」のミニアレイＡ１〜Ａ３２（これをブロックともいう）を構成する。このミニアレイＡ１〜Ａ３２を左右に１６ブロックずつ、合計３２ブロック配置して、それぞれに、サブロウデコーダ１２、サブカラムデコーダ２２を設ける。このサブデコーダを選択するために、メインロウデコーダ１１、メインカラムデコーダ２１を設けている。
８Ｍビット（４Ｍビット＋４Ｍビット）のミニアレイは、ドレイン（Ｄｒａｉｎ）線８１９２本、ゲート（Ｇａｔｅ）線１０２４本で構成されるトランジスタ群に分ける。ミニアレイ内のドレイン線は、ローカルビット線としてメタル配線（第２層のメタル配線）で配線する。メインデコーダから各サブデコーダへは、グローバルビット線として、メタル配線（４層のメタル配線）を用いて配線する。また、ゲート信号は、メタル配線（第３層のメタル配線）を用いて配線する。
このように構成すると、ミニアレイに分割しても、面積を小さく設定でき、ローカルビット線（ドレイン線）の長さを短く出来るので、配線抵抗による電圧低下を防ぐことができ、ミニアレイ内の場所による特性のばらつきを防ぐことが出来る。
［２５６Ｍビットの半導体評価回路のブロック図］
また、図１１は、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）の回路構成を示すブロック図である。図１１において、セルアレイ（ＤＵＴアレイ）３１は、「４Ｍビット＋４Ｍビット」単位のセルブロックの上記ミニアレイである。
カラムデコーダは、プリカラムデコーダ＆カラムデコーダ１０１と、サブカラムデコーダ１１１とを有するツリー構造（階層構造９のカラムデコーダで構成されている。また、ロウデコーダについても、プリロウデコーダ１２１と、メインロウデコーダ＆サブロウデコーダ１２２とを有するツリー構造（階層構造）のロウデコーダで構成されている。
また、カラムセレクタについても、カラムセレクタ１３１と、ローカルカラムセレクタ１３２とを有するツリー構造（階層構造）で構成されている。このローカルカラムセレクタ１３２は、セルアレイ３１中の測定対象トランジスタ（ＤＵＴ）に接続されるドレイン線を選択し、選択したドレイン線の信号を、グローバルドレイン配線ＧＤＬ１〜１０２４を通してカラムセレクタ１３１に向けて出力する。カラムセレクタ１３１では、ローカルカラムセレクタ１３２から送られる信号を選択してセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４に出力する。
なお、プリカラムデコーダ＆カラムデコーダ１０２と、カラムセレクタ（ＤＳ：Drain Sense用）１３３は、ＤＳ（Drain Sense）に信号が印加された際のドレイン線における信号電圧をモニタ（監視）するために使用されるものである。
このように、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）では、複数のセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４を設けると共に、カラムデコーダ、ロウデコーダをツリー構造（階層構造）とすることにより、閾値Ｖｔｈ判定モード（ＡＭＰモード）における閾値Ｖｔｈ判定処理の高速化を図ると共に、チップ占有面積を縮小するように構成されている。
［デコーダ回路］
また、図１２は、グローバルビット線、ローカルビット線方式を採用したカラムデコーダの構成を示す図であり、カラムデコーダをツリー構造（階層構造）としたものである。なお、図１２に示すカラムデコーダ回路においては、ドレイン線Ｄｒａｉｎ１等が９０度回転した状態で示されている。
図１２に示す回路は、図１０に示すチップレイアウト例において、１つのセンスアンプＳＡに対応するセルアレイ（４Ｍ）に対するカラムデコーダの構成例を示したものである。そして、図１２において、一番左側の信号線（Ｄｒａｉｎ Ｆｏｒｃｅ）は、図示しないセンスアンプ、あるいは、外部ＰＡＤのＤＦ端子へ接続される。グローバルビット線ＧＢは、メタル配線層（第４層のメタル配線）により、各ミニアレイに共通に接続され、各ミニアレイ内は、メタル配線層（第２層のメタル配線）により構成されるローカルビット線ＬＢにより、１０２４個のトランジスタのドレインが接続される。
そして、符号＃４，＃３，＃２で示す部分が、図１１に示すカラムセレクタ１３１を構成し、符号＃１−１および＃１−１６で示す部分が、ローカルカラムセレクタ１３２を構成している。
そして、符号＃４で示す部分「カラムアドレス３本＝８ビット」は、最上位３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類の信号線を選択する部分である。符号＃３で示す部分「カラムアドレス３本＝８ビット」は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類の信号線を選択する部分である。符号＃２で示す部分「カラムアドレス３本＝８ビット」は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類の信号線を選択する部分である。また、符号＃１−１で示す部分「カラムアドレス３本＝８ビット」は、３ビットのカラムアドレス信号により８個のスイッチトランジスタをオンオフすることにより、８種類の信号線を選択する部分である。
そして、「カラムアドレス３本＝８ビット」（＃４）、「カラムアドレス３本＝８ビット」（＃３）、および「カラムアドレス３本＝８ビット」（＃２）の部分のスイッチトランジスタにより選択されたドレイン線が、８ビット単位のグローバルビット線ＧＢとなる。このグローバルビット線ＧＢは、図１０に示す１つのセルアレイ３１の４Ｍビット分に対して、５１２個が配置されることになる。また、「カラムアドレス３本＝８ビット」（＃１−１）により選択されたドレイン線は、ローカルビット線ＬＢとなり、図１０に示す１つのセルアレイ３１の４Ｍビット分に対して、４０９６本のローカルビット線が配置されることになる。
上記「カラムアドレス３本＝８ビット」（＃２）のスイッチマトリクスは、８本のグローバルビット線ＧＢのいずれかを選択する。
また、上記「カラムアドレス３本＝８ビット」（＃３）のスイッチマトリクスは、８つの「カラムアドレス３本＝８ビット」（＃２）の出力のいずれかを選択する。
また、上記「カラムアドレス３本＝８ビット」（＃４）のスイッチマトリクスは、８つの「カラムアドレス３本＝８ビット」（＃３）の出力のいずれかを選択し、Drain Forceと接続する。
また、このグローバルビット線ＧＢは、第４層のメタル配線により、各ミニセルアレイ（図１０に示すセルアレイＡ１〜Ａ１６）に共通に接続され、各ミニセルアレイ内では、第２層のメタル配線により構成されるローカルビット線ＬＢのそれぞれに、１０２４個のトランジスタ（ＤＵＴ）のドレイン共通に接続される。１本のグローバルビット線ＧＢには、各々が８本のローカルビット線LBを選択する「カラムアドレス３本＝８ビット」（＃１−１）〜「カラムアドレス３本＝８ビット」（＃１−１６）のスイッチマトリクスの出力が接続されている。したがって、１本のグローバルビット線ＧＢには、１０２４個×１６ブロック＝１６３８４個のＤＵＴが対応している。
また、図１３にカラムデコーダの全体構成を示す。図１３に示す構成においては、図１２に示す構成と比較して、右端にドレイン信号のモニタ・校正用のカラムセレクタ（ＤＳ用）１３３が追加されている。このカラムセレクタ（ＤＳ用）１３３は、上述したカラムセレクタ１３１と同様な構成のものであり、レイアウトの都合で、最遠端のミニセルアレイブロック（図１０のセルアレイＡ１６及びセルアレイＡ３２）に設ける。このカラムセレクタ（ＤＳ用）１３３により、カラムデコーダにより選択されるドレイン線の信号をモニタすることが可能になる。
また、符号＃４，＃３，＃２で示すカラムセレクタ１３１内で使用されるスイッチマトリクス用のトランジスタのＷ／Ｌ比と標準的な抵抗値を例示している。この符号＃４，＃３，＃２のスイッチマトリクスは、他の構成が図１２において説明した「カラムアドレス３本＝８ビット」（＃２）、（＃３）、（＃４）と、同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
また、図１４に、ロウデコーダの構成例を示す。このロウデコーダにおいても、カラムデコーダと同様に、プリロウデコーダ１２１と、メインロウデコーダ１２２Ａと、サブロウデコーダ１２２Ｂとを設け、ロウデコーダをツリー構造（階層構造）とする。
このロウデコーダでは、メインロウデコーダ１２２Ａをセンタに配置し、サブロウデコーダ１２２Ｂ（ＧＦ選択デコーダ）と、このサブロウデコーダ１２２Ｂを駆動するプリロウデコーダ１２１を配置する。
メインロウデコーダ１２２Ａからは、ワード線１６本（ＷＬ１〜ＷＬ１６）に対して１本のメインワード線ＭＷＬが出力される。例えば、ロウアドレスが「１０２４×１６＝１６３８４」の場合には、メインロウデコーダ１２２Ａからは１０２４本のメインワード線ＭＷＬが出力される。
そして、各メインワード線ＭＷＬは、１つのワード線ＷＬを選択するための１６個のスイッチ用のトランジスタＴｒｗ１〜Ｔｒｗ１６のゲートに共通に接続されている。
また、プリロウデコーダ１２１は、１６個のサブアドレスを選択するためのロウデコーダであり、このプリロウデコーダ１２１からは１６本の信号線ｇｆ１〜ｇｆ１６が出力され、この１６本の信号線ｇｆ１〜ｇｆ１６は、ワード線選択用のトランジスタＴｒｗ１〜Ｔｒｗ１６のドレインにそれぞれ接続されている。
そして、プリロウデコーダ１２１から出力される信号線ｇｆ１〜ｇｆ１６の内の１本の信号線が活性化される。例えば、信号線ｇｆ１が選択される場合には、信号ＧＦ（ハイレベル信号）が信号線ｇｆ１に出力される。
上記構成により、メインロウデコーダ１２２Ａからメインワード線ＭＷＬへ信号（ハイレベル信号）が出力されると、ワード線選択用のトランジスタＴｒｗ１〜Ｔｒｗ１６の全部が同時にオンになるが、１６本の信号線ｇｆ１〜ｇｆ１６のうちのいずれか１本の信号線にのみハイレベルの信号が生じている。このため、ワード線選択用のトランジスタＴｒｗ１〜Ｔｒｗ１６に接続されたワード線ＷＬの内のいずれか１本の信号線のみをハイレベルとすることができ、所望のワード線ＷＬを選択することができる。
なお、図示しないが、プリロウデコーダ１２１から出力される１６本の信号線ｇｆ１〜ｇｆ１６のうち、非選択となる１５本の信号線は、ＧＦＢ（非選択ゲートバイアス）に接続され、非選択ゲートバイアスの電圧が出力される。
また、従来、標準ＣＭＯＳプロセスで製造されたトランジスタでは、１Ｍ個（５σ）のトランジスタ評価で、閾値分布はほぼ正規分布に乗ることは判明していたため、本発明の説明では、アンプの判定基準を５σに設定したが、プロセスによってはバラツキが大きいものもあり、その場合には、５σ（測定トランジスタの数は２８７個）より範囲を狭めて、高精度測定トランジスタの数を、１０００個〜１００００個に増加させても、１Ｍ個のトランジスタを全て測定するよりも大幅に高速化できるもので、特に５σに限定するわけではない。
このように、ロウデコーダにおいても、プリロウデコーダ１２１の出力を用い、メインロウデコーダ１２２Ａとサブロウデコーダ１２２Ｂとのツリー構造（階層構成）にすることにより、チップレイアウト面積の増加を抑制することができる。
［アドレスマップ］
また、図１５は、本発明の半導体評価回路（２５６Ｍ−ＤＭＡ）の全体のＤＵＴ、すなわち、セルアレイ（４Ｍ−ＤＵＴ）と、センスアンプ（ＳＡ）との配置関係を示す図である。図に示すように、セルアレイは、各センスアンプＳＡごとに、４系列に分割されている。
次に、図１６は、図１５におけるセルアレイ（４Ｍ−ＤＵＴ）のレイアウトにおける配置を示す概念図である。図に示すように、４Ｍ−ＤＵＴ（測定対象トランジスタ）には、ビット線（ＤＡＴＡ線）が４０９６本、ワード線（ＲＯＷ線）が１０２４本配置される。また、４Ｍの測定対象トランジスタ（ＤＵＴ）に対して、２ＤＵＴがオープン（空ＤＵＴ）とされ、トランジスタが未実装にされている。これは、デコーダ回路の不良や、アドレス回路不具合をチェックするために、図の左下の２個のトランジスタを削除するものである。
要するに、このアドレスにはトランジスタが存在しないので、必ず電流が流れない不良となり、アドレスが正しいことが判別できる。また、各４Ｍのミニアレイ（４Ｍ−ＤＵＴ）に全てこのパターンが設定されているので、２５６Ｍ−ＤＭＡでは合計１２８個の空セルが配置されていることになり、必ず１２８個の不良が存在すると判断される。そのアドレスは判別できるので、この機能により、２５６Ｍ−ＤＭＡのチップ全体における物理アドレスチェックが可能となる。
また、ここでは、トランジスタの削除の仕方は、ドレインのコンタクト（ＶＩＡ）を削除することで、接続をカットしている。もちろん、下地層（拡散層）を削除しても良いが、一部の配線パターンの規則性を崩すと、粗密性が崩れて加工不良が起こる場合があるので、コンタクトで対応することが望ましい。
［センスアンプのオフセット差の影響についての説明］
図１７は、センスアンプのオフセット差について説明するための図である。前述のように、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）においては、測定の高速化のために、センスアンプを複数個（本例では４個）使用している。図１７（Ａ）に示すように、２５６ＭビットのＤＭＡ−ＴＥＧでは、評価セルアレイを８Ｍビット単位で３２ブロックＡ１〜Ａ３２に分割し、また、各ブロックＡ１〜Ａ３２を４Ｍビット単位で２分割し、センスアンプＳＡを４つ設けることで、閾値Ｖｔｈ判定モードにおいて４系統の測定が同時に行えるようにしている。この４系統の並列測定により、アンプモードにおける測定時間を短縮することができる。
しかしながら、複数個のセンスアンプを使用して閾値Ｖｔｈの判定を行う場合は、すべての測定対象トランジスタ（ＤＵＴ）に対して同一条件であることが理想である。しかし、センスアンプＳＡは４個あるため、各センスアンプＳＡを構成するＭＯＳトランジスタの特性のバラツキにより、各センスアンプ間にオフセット差等のセンスアンプ特性にパラツキが生じる。このため、各センスアンプＳＡのオフセット差により、閾値Ｖｔｈ判定の精度が悪化する。
例えば、図１７（Ｂ）に示すセンスアンプＳＡが１個の場合の閾値Ｖｔｈの分布特性と、図１７（Ｃ）に示すセンスアンプＳＡが４個の場合の閾値Ｖｔｈの分布特性とを比較すると、センスアンプＳＡが４個の場合は、センスアンプＳＡ内のＭＯＳトランジスタ特性のバラツキにより、測定される閾値Ｖｔｈの分布にもバラツキが生じることになる。このバラツキにより、閾値Ｖｔｈ判定モードにおいて５σ以内の分布から外れたとして選別されるトランジスタＴｒの個数が多くなる。すなわち、トランジスタ特性を測定すべき閾値Ｖｔｈを有するトランジスタ数が多くなり、測定時間が増大することになる。このため、センスアンプＳＡのオフセット差を調整（キャンセル）することが必要となる。
図１８は、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）に内蔵されるセンスアンプの構成例を示す。図１８に示すセンスアンプは、電流たすきがけ型のセンスアンプであり、ＤＵＴがＮチャネルＭＯＳトランジスタである場合のセンスアンプ回路を示している。このセンスアンプでは、測定対象トランジスタ（ＮチャネルＭＯＳトランジスタ）に流れる電流（ＤＵＴ電流）と、基準電流ＩＲＥＦとを比較する。この基準電流ＩＲＥＦは、外部から、例えば、半導体テスタ等により与えることができる。
この電流たすきがけ型のセンスアンプ回路は、ＰチャネルＭＯＳトランジスタ対M１，Ｍ２，Ｍ３で構成される第１のカレントミラー回路と、ＰチャネルＭＯＳトランジスタ対Ｍ６，Ｍ７，Ｍ８で構成される第２のカレントミラー回路と、ＮチャネルＭＯＳトランジスタ対Ｍ４，Ｍ５で構成される第１の電流シンク回路と、ＮチャネルＭＯＳトランジスタ対Ｍ９，Ｍ１０で構成される第２の電流シンク回路と、を有して構成される。
この電流たすきがけ型センスアンプでは、第１のカレントミラー回路から流れる電流（Ｍ２から流れる電流）により第１の電流シンク回路が駆動され、第２のカレントミラー回路から流れる電流（Ｍ７から流れる電流）により第２の電流シンク回路が駆動される。そして、ＰチャネルＭＯＳトランジスタＭ３のドレインと、ＮチャネルＭＯＳトランジスタＭ１０のドレインとが、また、ＰチャネルＭＯＳトランジスタＭ８のドレインと、ＮチャネルＭＯＳトランジスタＭ５のドレインとが、それぞれ、たすきがけ型に接続されて構成される。
図１８に示す構成において、基準側として、半導体テスタ等より、基準電流（ここでは１００ｎＡとする）が電流アンプの一方に入力される。この電流Ｉ１ｒをカレントしてＩ２ｒ及びＩ３ｃとする。
一方、ＤＵＴ側は、ＤＵＴトランジスタが、ゲートに選択信号ＣＯＬ ＳＥＬ（ｋ）が入力される、カラム選択トランジスタＴｄ及び、ＤＵＴのドレイン電圧を１．０Ｖに固定するために、ゲートにＢＩＡＳ電圧「１．０Ｖ＋Ｖｔｈ（Ｔａ）」が入力されるバイアストランジスタＴａを介して、電流センスアンプの他方に入力される。
ここで、ＤＵＴトランジスタのドレインは１．０Ｖにクランプされ、ゲート信号として入力されるＷＬ（ｉ）は適当な電圧になったときに、ＤＵＴに１００ｎＡ流れ、このときのゲート電圧が１００ｎＡ閾値Ｖｔｈと定義する。
このＤＵＴの電流はＩ１ｃとなり、Ｉ２ｃ，Ｉ３ｒにカレントされる。電流アンプでは、このカレントトランジスタをたすきがけに接続してあるので、出力電圧は、Ｉ３ｃとＩ２ｃとの電流比で決まる。もし、ＤＵＴの電流が１００ｎＡより少なければ、Ｉ２ｃとＩ３ｒとの比により、出力ＶＯＵＴは“０”となり、ＤＵＴの電流が１００ｎＡより多いと、出力ＶＯＵＴは“１”となる。
アンプの特性としては、構成しているトランジスタのバラつきにより、必ずオフセットを有し、また、Ｔａのトランジスタの閾値のばらつきにより、ＤＵＴのドレイン電圧が正確に１．０Ｖにならない場合があり、これも、センスアンプの特性のばらつきの要因になる。高精度なセンスアンプの要求に対しては、この特性ばらつきを調整する、要するに、オフセットをキャンセルする必要がある。
図１９は、センスアンプ回路の動作を説明するための図である。図（Ａ）に示すように、ＤＵＴの電流が半導体テスタの基準電流ＩＲＥＦより大きいと、右上の図のように、Ｉ（Ｍ３）＞Ｉ（Ｍ１０）となり、出力Ｖ＿ＤＵＴは高い電圧になる。逆に、図（Ｂ）に示すように、ＤＵＴの電流が基準電流ＩＲＥＦより小さいと、右下の図のように、Ｉ（Ｍ３）＜Ｉ（Ｍ１０）となり、出力電圧Ｖ＿ＤＵＴは低い電圧となる。
［閾値Ｖｔｈ判定モードの処理の流れの説明］
図２０は、閾値Ｖｔｈ判定モードにおける処理の流れを示すフローチャートである。まず、４端子測定モードで、各センスアンプの基準電流ＩＲＥＦ値の確定に使用する測定対象トランジスタ（ＤＵＴ）の１００ｎＡＶｔｈを測定し、そのＶＧ（ゲート電圧）を決める（ステップＳ１）。
このステップＳ１の処理について、図２１を参照して説明する。
このステップＳ１では、センスアンプのオフセット差を校正するための基準となるトランジスタを決める。ＤＵＴの中から適当なトランジスタを基準トランジスタＴＲに設定して、その特性を合わせ込む。正確なドレイン電圧を調べるので、ドレインセンス機能が設けられている、例えば、基準トランジスタＴＲとして、図１０に示す第１６番目のセルアレイＡ１６の中から選ぶ。
そして、信号ＭＯＤＥ＜０＞＝“０”として、Ｖｔｈ測定モードにして、ＶＤＣＯＮＴ／ＤＦ端子からドレイン電圧（１．０Ｖ＋α）を入力し、ＤＵＴ（ＴＲ）のドレイン電圧が１．０Ｖになるように設定し、電流が１００ｎＡ流れるゲート電圧ＧＦ（１００ｎＡ）を記憶する。これを、Ｖｔｈ（１００ｎＡ）と定義する。
次に、ＡＭＰモード／ドレインセンスモードで動作させる（ステップＳ２）。このステップＳ２におけるドレインセンスモードの処理を、図２２を参照して説明する。
このステップＳ２のドレインセンスモードでは、バイアス電圧ＶＤＣＯＮＴ（例えば、１．０Ｖ）を設定する。そして、信号ＭＯＤＥ＜０＞＝“１”として、ＡＭＰモードに設定し、上述の基準トランジスタＴＲ（ＤＵＴから選んだトランジスタ）を選択して、ゲート電圧としてＧＦ（１００ｎＡ）を入力、ドレインセンスモードでＤＵＴ（ＴＲ）のドレインをモニタして、ＶＤＣＯＮＴ端子からＢＩＡＳ電圧（１．０Ｖ＋Ｖｔｈ（Ｔａ）＋α）を入力し、ＤＵＴ（ＴＲ）のドレイン電圧が１．０ＶとなるＶＤＣＯＮＴ電圧を、ＶＤＣＯＮＴ（１．０Ｖ）とする。
続いて、基準電流ＩＲＥＦの値を確定する処理を行う（ステップＳ３）。このステップ３を、図２３を参照して説明する。
このステップＳ３では、半導体テスタの基準電流ＩＲＥＦを決定する。そして、信号ＭＯＤＥ＜０＞＝“１”として、ＡＭＰモードに設定する。ＤＵＴのゲート電圧としてＧＦ（１００ｎＡ）を入力し、ＶＤＣＯＮＴの電圧をＶＤＣＯＮＴ（例えば、１．０Ｖ）として、ＤＵＴ（ＴＲ）のドレイン電圧を１．０Ｖとして、電流を１００ｎＡに設定する。この時点で、センスアンプの（＋）入力側には、ＤＵＴ（ＴＲ）が接続されて、１００ｎＡの電流が流れている。
ここで、センスアンプの（−）入力側に半導体テスタから基準電流ＩＲＥＦを流す。このとき、センスアンプのオフセットがゼロであれば、基準電流ＩＲＥＦ＝１００ｎＡを流すと、センスアンプは丁度釣り合う。通常は、必ずオフセットがあるので、例えば、ＩＲＥＦ＝１００ｎＡでは，まだ出力が、“１”であり、例えば「ＩＲＥＦ＝１０２ｎＡ」で出力が“１”から“０”に変化したら、この電流ＩＲＥＦを基準電流ＩＲＥＦ１（＝１０２ｎＡ）と決める。
この意味は、センスアンプにオフセットがあるので、ＤＵＴ（ＴＲ）に１００ｎＡの電流を流して、閾値Ｖｔｈ（１００ｎＡ）を測定したい場合に、基準電流ＩＲＥＦとしては１０２ｎＡの電流を流す必要があるということである。この方法により、複数のセンスアンプを用いる場合に、各センスアンプのオフセットをキャンセルすることが出来る。
一方、逆に、基準電流ＩＲＥＦの電流値を減少させていき、例えば、９８ｎＡで、センスアンプの出力が“０”から“１”に変化した場合は、この電流値を基準電流ＩＲＥＦ２（＝９８ｎＡ）と定義する。このようにして、4個のセンスアンプそれぞれについて、ＩＲＥＦ１とＩＲＥＦ２を決定する。
ステップ４で、閾値Ｖｔｈ判定モードで閾値Ｖｔｈ判定を行う。ここで、4個のセンスアンプそれぞれについて、ステップＳ２およびＳ３で設定された、バイアス電圧ＶＤＣＯＮＴ（１００ｎＡ）、基準電流ＩＲＥＦ１およびＩＲＥＦ２の値を用いれば、４個のセンスアンプともに、オフセットがキャンセルされて、各オペアンプ間の分布のずれが解消される。
ステップＳ４の、閾値Ｖｔｈ判定モードでは、ＡＭPモード／シリアルアドレスモードで動作させる。そして、「閾値Ｖｔｈ大を特定する場合」は、信号ＧＦ（Ｇａｔｅ Ｆｏｒｃｅ：ＤＵＴのゲート電圧）には「閾値Ｖｔｈ正規分布の中心値+α」の電圧を入力し、センスアンプ出力がLのＤＵＴを、閾値Ｖｔｈが大きいＤＵＴとして判定する。また、「閾値Ｖｔｈ小を特定する場合」は、信号ＧＦ（Ｇａｔｅ Ｆｏｒｃｅ：ＤＵＴのゲート電圧）には「閾値Ｖｔh正規分布の中心値−α」の電圧を入力し、センスアンプ出力がＬの電圧レベルであるＤＵＴを、閾値Ｖｔｈが小さいＤＵＴとして判定する。
なお、図２１、図２２、および図２３において、前述の、測定対象トランジスタＤＵＴのドレインに所望のドレイン電圧を印加するためのドレイン電圧印加部は、外部端子ＶＤＣＯＮＴ／ＤＳから印加されるバイアス信号「１．０Ｖ＋Ｖｔｈ（Ｔａ）＋α」をゲート信号とするトランジスタＴａが主な構成に相当する。また、前述の、測定対象トランジスタのゲートに所望のゲート電圧を印加するためのゲート電圧印加部は、測定対象トランジスタＤＵＴにゲート電圧「ＶＧ＝Ｖｔｈ（１００ｎＡ）」を供給する回路部（図示せず）が相当する。なお、前述の、測定対象トランジスタの出力信号をドレイン測定端子に出力するドレインセンス部は、後述する図１３に示すカラムセレクタ１３３の部分が主に相当する。
［センスアンプの構成例の説明］
また、図２４は、センスアンプ回路の具体的な構成例を示す図である。図２４に示すセンスアンプ回路は、測定対象トランジスタ（ＤＵＴ）に流れる電流と、基準電流ＩＲＥＦとを２０倍として、比較する例である。
上段の回路５１は、１段目のアンプであり、電流増幅をさせるため、４段のカレントミラーを直列に接続して構成しており、また、動作点を安定にするために、各カレントミラー回路において２段のカスケード接続を採用し、電流感度を向上させるため、たすきがけ接続を行っている。
また、破線丸印で囲んだトランジスタ各Ｑ１１及びＱ１２はリセット用トランジスタであり、通常動作時はオフしている。動作は、図１８のセンスアンプと同様であり、基準電流ＩＲＥＦに対して、ＤＵＴトランジスタのゲート電圧ＧＦを変えて、出力ＶＯＵＴ（Ｖ＿ＤＵＴ）が変化するところのＧＦをＶｔｈ（１００ｎＡ）とする。
下段のアンプ回路５２は、定電流のインバータ増幅回路である。基準電流として、半導体テスタより定電流１０μＡを流し、インバータのＰＭＯＳにカレントする。アンプ回路５２に対して、ＮＭＯＳに1段目のセンスアンプの出力Ｖ＿ＤＵＴを入力すれば、そのときの出力ＯＵＴ＿ＤＵＴが、センスアンプの出力となる。
［ＯＵＴＰＵＴ回路（出力信号のバッファ回路）の例］
本発明の実施形態における半導体評価回路（ＤＭＡ−ＴＥＧ）では、上述したように、高感度、高精度センスアンプを採用しているので、出力バッファノイズ対策を行う必要がある。この設定基準としては、例えば、中速の汎用メモリの出力バッファノイズ以下となるように電流変化率（ｄｉ／ｄｔ）を設定する必要がある。
例えば、ＯＵＴＰＵＴ回路のブロック回路設計では、出力変化時の出力ＭＯＳトランジスタの電流変化率（ｄｉ／ｄｔ）を、２０ｍＡ／ｎｓ（汎用メモリと同等の値)以下を目標仕様として設計されている。このため、後述するように、本実施形態の半導体評価回路（ＤＭＡ−ＴＥＧ）においては、出力ＭＯＳトランジスタの電流変化率（ｄｉ／ｄｔ）を１２．５ｍＡ／ｎｓとしており、目標値（２０ｍＡ／ｎｓ）を達成している。
図２５は、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）におけるＯＵＴＰＵＴ回路の設計例を示す図である。図２５に示すように、出力バッファ（トランジスタＭ１１，Ｍ１２）の前段を独立させてＰＭＯＳ側とＮＭＯＳ側に、それぞれ分け、ＰＭＯＳ側の前段インバータＩＮＶ２は、立ち上がりを早く、立ち下がりを遅くして、ＮＭＯＳ側の前段インバータＩＮＶ３は、立ち上がりを遅く、立ち下がりを早くして、出力バッファの貫通電流をなくし、さらに電流変化率（ｄｉ／ｄｔ）を小さく設定する。
また、インバータＩＮＶ１は、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとで構成され、ＰチャネルＭＯＳトランジスタのＷＬ比は、「ＰＷ／ＰＬ＝２／０．６［μｍ］」に設定される。また、ＮチャネルＭＯＳトランジスタのＷＬ比は、「ＮＷ／ＮＬ＝１／０．６［μｍ］」に設定される。ここで、ＰＷはチャネル幅であり、ＰＬはチャネル長である。
インバータＩＮＶ２は、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとで構成され、ＰチャネルＭＯＳトランジスタのＷＬ比は、「ＰＷ／ＰＬ＝８／０．６［μｍ］」に設定される。また、ＮチャネルＭＯＳトランジスタのＷＬ比は、「ＮＷ／ＮＬ＝１／１［μｍ］」に設定される。
インバータＩＮＶ３は、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとで構成され、ＰチャネルＭＯＳトランジスタのＷＬ比は、「ＰＷ／ＰＬ＝１／１［μｍ］」に設定される。また、ＮチャネルＭＯＳトランジスタのＷＬ比は、「ＮＷ／ＮＬ＝４／０．６［μｍ］」に設定される。
また、出力バッファを構成するＰチャネルＭＯＳトランジスタＭ１１のＷＬ比は、「ＰＷ／ＰＬ＝１６／０．６［μｍ］」に設定される。また、ＮチャネルＭＯＳトランジスタＭ１２のＷＬ比は、「ＮＷ／ＮＬ＝８／０．６［μｍ］」に設定される。
上記設定により、インバータＩＮＶ２と、インバータＩＮＶ３の出力立ち下がりは、図２５（Ｂ）の上側の図に示すように、インバータＩＮＶ２の出力が波形ｇ１のように立ち下がり、インバータＩＮＶ３の出力が波形ｇ２のように立ち下がる。すなわち、インバータＩＮＶ３の出力ｇ２が急速に立ち下がることにより、ＮチャネルＭＯＳトランジスタＭ１２は直ぐにＯＦＦし、ＰチャネルＭＯＳトランジスタＭ１１は、徐々にＯＮとなる。このため、図２５（Ｂ）に下側の波形図に示すように、出力電流の変化率「ｄｉ／ｄｔ＝１２．５ｍＡ／ｎｓ」に抑制される。
また、インバータＩＮＶ２と、インバータＩＮＶ３の出力立ち上がりは、図２５（Ｃ）の上側の図に示すように、インバータＩＮＶ２の出力は波形ｇ１のように急速に立ち上がり、インバータＩＮＶ３の出力は波形ｇ２のように徐々に立ち上がる。すなわち、インバータＩＮＶ３の出力ｇ１が急激に立ち上がることにより、ＮチャネルＭＯＳトランジスタＭ１２は直ぐにＯＮし、ＰチャネルＭＯＳトランジスタＭ１１は、徐々にＯＦＦとなる。このため、図（Ｃ）の下側の波形図に示すように、出力電流の変化率「ｄｉ／ｄｔ＝１２．５ｍＡ／ｎｓ」に抑制される。
このように、電流変化率ｄｉ／ｄｔの調整を可能とする構成として、出力のＰチャネルＭＯＳトランジスタＭ１１と、ＮチャネルＭＯＳトランジスタＭ１２で入力信号を切り分け、それぞれを駆動すると共に、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３のＰ／Ｎ比をくずす回路構成としている。この対策により、出力ＭＯＳトランジスタサイズを「ＰＷ／ＰＬ＝１６／０．６［μｍ］、ＮＷ／ＮＬ＝８／０．６［μｍ］」とした状態において、入力信号の波形がなまることでｄｉ／ｄｔ＝１２．５［ｍＡ／ｎｓ］と、汎用メモリ製品のｄｉ／ｄｔ＝２０［ｍＡ／ｎｓ］以下とすることができる。
なお、図２５において、前述の第１のインバータはインバータＩＮＶ１が、第２のインバータはインバータＩＮＶ２が、第３のインバータはインバータＩＮＶ３がそれぞれ相当する。
そして、半導体評価回路内の出力信号をバッファするバッファ回路は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）Ｍ１１のドレインと、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）Ｍ１２のドレインとを直列に接続してなる一対のトランジスタと、入力信号を論理反転する第１のインバータＩＮＶ１と、第１のインバータＩＮＶ１の出力信号を入力とし、ＰＭＯＳ（Ｍ１１）へゲート信号を出力する第２のインバータＩＮＶ２と、第１のインバータＩＮＶ１の出力信号を入力とし、ＮＭＯＳ（Ｍ１２）へゲート信号を出力する第３のインバータＩＮＶ３とから構成されている。ここで、第２のインバータＩＮＶ２の出力信号は、ロウレベルからハイレベルに変化する際の立ち上がり時間よりも、ハイレベルからロウレベルに変化する立ち下がり時間が、トランジスタのＷ／Ｌの調整によって決定される所定時間、遅くなるように設定されている。また、第３のインバータＩＮＶ３の出力信号は、ロウレベルからハイレベルに変化する際の立ち上がり時間よりも、ハイレベルからロウレベルに変化する立ち下がり時間が、トランジスタのＷ／Ｌの調整によって決定される所定時間、速くなるように設定される。
これにより、出力バッファにおける貫通電流をなくし、さらに電流変化率（ｄｉ／ｄｔ）を小さく設定できる。
［ＤＵＴ接続信号経路の負荷抵抗についての説明］
２５６Ｍ−ＤＭＡは、ＤＵＴのトランジスタが大量に配置され、超大規模なサイズとなり、チップ面積が大きくなる点も課題である。また、配線も微細化されており、測定部からＤＵＴまでの配線における配線抵抗に起因するトランジスタ特性の場所依存性、いわゆる、システマチックな特性ばらつきが出てしまい、高精度な評価、分析ができなくなってしまう懸念がある。このため、本実施形態における半導体評価回路（ＤＭＡ−ＴＥＧ）では、配線抵抗、寄生抵抗等が重要な課題であるため、超大規模でありながら、特性に影響のないように考慮されている。
図２６は、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）におけるＤＵＴ接続信号経路の各部における負荷抵抗の種類及び抵抗値を示すテーブルである。すなわち、ドレイン経路（ＤＦ）の寄生抵抗をまとめたテーブルにより、各トランジスタスイッチの抵抗（ＭＯＳ抵抗）と、メタル配線抵抗（配線抵抗）とを分類して、影響度を分析するために示している。
この図２６に示すように、ローカルドレインの配線抵抗が０．６２ｋΩ、グローバルドレインの配線抵抗は０．９２ｋΩ、に対して、トランジスタスイッチの抵抗は、ＮＭＯＳＤＵＴ（ＮチャネルＭＯＳトランジスタ）のＤＭＡ構成の場合が、２．１１ｋΩである。一方、ＰＭＯＳＤＵＴ（ＰチャネルＭＯＳトランジスタ）を評価するＤＭＡの場合が６．６７ｋΩと大きい。本実施形態においては、グローバルビット線とローカルビット線のアーキテクチャを採用して、アレイを１６分割することにより、メタル配線の影響はほとんどなくなり、カラムスイッチのＭＯＳ抵抗のみで決まるため、ドレイン入力端子ＤＦからの距離依存性（近距離、遠距離等）がなくなり、均一な評価が可能となる。
また、端子ＤＦ（Ｄｒａｉｎ Ｆｏｒｃｅ）から、ＤＵＴ間の総抵抗は、最遠端のＰＭＯＳＤＵＴで、８．５８ｋΩ、ＮＭＯＳＤＵＴ（ＮチャネルＭＯＳトランジスタ）で、４．０２ｋΩとなる。このため、ＤＦ端子からＤＵＴのドレイン電圧には、電流１μＡ時に８．５８ｍＶの電圧降下が生じる。また、最遠端のＤＵＴ及び測定部間と、最近端のＤＵＴ及び測定部間とにおける負荷抵抗の差は、１．６２ｋΩとなる。このため、最遠端と最近端のＤＵＴのドレイン電圧には、電流１μＡ時に１．６２ｍＶの電圧差が生じることが分かる。
また、図２７は、ＤＵＴトランジスタのレイアウト配置を示す図である。図に示されるように、ドレイン線Ｄｒａｉｎ１及びＤｒａｉｎ２（メタル配線ＭＬ２：配線として２層目である２層メタル）が縦方向（図面上）に配置され、ソース線Ｓｏｕｒｃｅ（メタル配線ＭＬ１：配線として１層目である１層メタル）が横方向（図面上、ドレイン線に対して垂直方向）に配置されている。
そして、ゲートポリシリコン（ＤＵＴトランジスタのゲートＧ１、Ｇ２、…、Ｇ７）と、それを接続するゲート信号配線それぞれがメタル配線ＭＬ３（配線として３層目である３層メタル）で配線されている。また、トランジスタはドレインとソースがゲートを介して上下交互に配置され、ドレインがメタル配線ＭＬ２（２層メタル）で接続され、ソースが、横方向に、メタル配線ＭＬ１（１層メタル）にて配線される。
また、図２８は、ＤＵＴのソース線ＳＦの配線抵抗設定について説明する、センスアンプＳＡと、各ＤＵＴのミニアレイ（４Ｍ−１〜４Ｍ−１６）との配置を示す図である。このソース線ＳＦについては、ＤＵＴの最悪配置場所においても、配線抵抗が１ｋΩ以内であれば、１００ｎＡ流れるＶｔｈ測定の場合、０．１ｍＶの電圧降下であり、一方、１μＡ流れるＶｔｈ測定の場合、１ｍＶの電圧降下と誤差範囲に設定でき、測定値には影響を与えない。
例えば、図２８に示すレイアウトにおいて、Ｏ点Ａから最も離れたブロック（８Ｍ）の中央にあるＯ点ＢのＤＵＴまでのソース抵抗が、ＳＦの基幹配線が長いために一番大きい。この場合には、１つのセンスアンプＳＡに繋がる６４Ｍ個のセルアレイ内のソース配線ＳＦの抵抗値を、１ｋΩ以内に設定する必要がある。そして、ＤＵＴに１μＡの電流を流す場合、ソース電位の浮きは、「１μＡ×１ｋΩ＝１ｍＶ」、ＤＵＴに１００ｎＡの電流を流す場合は、「１００ｎA×１ｋΩ＝０．１ｍＶ」であり、１ｋΩ以内であれば、特性の測定に対しての影響は非常に少ない。
図２９は、本実施形態における半導体評価回路（ＤＭＡ−ＴＥＧ）において、ＤＵＴのソース線、すなわち図２８に示すＳＦメッシュ配線の配線抵抗設定例を示す概念図である。図に示す例では、図２７のようにメタル配線ＭＬ１からなる、ＤＵＴに接続する通常のソース線が横方向に配置され、さらに、ソース配線抵抗を低減するために、縦方向に、メタル配線ＭＬ２により、同じくメタル配線ＭＬ２により構成されているドレイン線の６４本置きに、ソース線（ＳＦ）を配置して、メタル配線ＭＬ１及びメタル配線ＭＬ２の交差部にコンタクトを形成し、メタル配線ＭＬ１及びメタル配線ＭＬ２を接続することにより、メッシュ型にソース配線を構成させる。このように、ソース配線をメッシュ方式にすることで、ソース配線が並列に配線されることで抵抗値を低減させることができ、６４ＭのＤＵＴのブロックでは、抵抗値は６００Ω程度と低下させることができる。
なお、図３０は、図２９に示すメッシュ型の配線を行ったソース配線抵抗の等価回路を示す図である。この図３０において、抵抗Ｒ１は、メタル配線ＭＬ１（６４ＤＵＴ毎に配線されているメタル配線）の抵抗である。抵抗Ｒ２は、メタル配線ＭＬ２（２ＤＵＴにつき、1本配線されているメタル配線）の抵抗である。抵抗Ｒ３は、デコード信号配線領域に直行するメタル配線ＭＬ２であり、抵抗Ｒ４は、メタル配線ＭＬ１−Ｍ２のビア抵抗、抵抗Ｒ５は、拡散領域−メタル配線ＭＬ１のコンタクト抵抗である。
これにより、最遠にあるＤＵＴのソース抵抗は０．６１ｋΩとなり、２５６Ｍ個レベルの超大規模ＤＭＡでありながら、ソース抵抗を無視できる、高精度測定可能なＤＭＡが構成出来る。
［位置識別マークについての説明］
ところで、従来から、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体評価回路においては、製造検査時またはフィールド（市場）において不良扱いとなった製品について、電気的にメモリセルのアドレスを特定した後に、この不良となったメモリセルの場所を光学顕微鏡などで観察して、物理的な解析が行なわれている。
このために、電気的な解析により得られた不良アドレス情報から物理的なメモリセルの不良アドレス位置を特定するために、半導体基板上にメモリセルの位置を識別するためのマークを付した半導体評価回路が提供されている。
図３１は、２５６Ｍビットのセルアレイを有する半導体評価回路（半導体集積回路）のチップ構成を示す図である。図３１（Ａ）は、２５６Ｍビットセルアレイを有する半導体評価回路の配線層パターンを示す図である。そして、図３１（Ｂ）に示すように、半導体評価回路の２５６Ｍビットセルアレイ２１１は、２つの１２８Ｍビット単位のセルブロック（１２８Ｍビットセルブロック）２１２に分割され、さらに各１２８Ｍビットセルブロック２１２は、２つの６４Ｍビット単位のセルブロック（６４Ｍビットセルブロック）２２１に分割されている。
またさらに、各６４Ｍビットセルブロック２２１は、４Ｍビット単位のセルブロック（４Ｍビットセルブロック）２３１に分割されている。そして、この４Ｍビットブロックは、さらに６４ｋビット単位のセルアレイ（６４ｋビットセルアレイ）２４１に分割されている。そして、この６４ｋビットセルアレイ２４１ごとに位置を示す目印（位置識別マーク）が付されている。
図３２は、位置識別マークの入力方法について説明するための図である。図３２に示す４Ｍビットセルブロック２３１において、格子状の線で囲まれる１つの升目で示す部分が、６４ｋビットセルアレイ２４１に相当する。この６４ｋビットセルアレイ２４１の大きさは「６９．１μ×８９．６４μ」程度である。そして、格子状の線の交点の○印で示す部分に、位置識別マークが６４ｋセルアレイ２４１ごとに挿入されている。
この位置識別マークは、図の下側に示すように、メタル配線層で形成されるグローバルドレイン配線ＧＤＬの間に、記号「ｎｎ，ｍｍ，ＸＹＹ」で付されている。
記号ｎｎは、“Ｘ−ＲＯＷカウント（ロウ方向のカウント）”として、６４ｋビットセルアレイ２４１が、４Ｍビットセルブロック２３１において下段から何番目に位置するかを示すカウント数（ｎｎ）である。このカウント数（ｎｎ）は、「０１〜０３」で示す数値である。
また、記号ｍｍは、“Ｘ−ＲＯＷカウント（ロウ方向のカウント）”として、４Ｍビットセルブロック２３１が、６４Ｍビットセルブロック２２１（図３１を参照）において下段（最初の行側）から何番目に位置するかを示すカウント数（ｍｍ）である。このカウント数（ｍｍ）は、「０１〜１６」で示す数値である。
また、記号Ｘは、“ｃｏｌｕｍｎカウント（カラム方向のカウント）”として、６４Ｍビットセルブロック２２１が、２５６Ｍビットセルアレイ２１１において左（最初の列側）から何番目に位置するかを示すカウント数（Ｘ）である。このカウント数（Ｘ）は、「０〜３」で示す数値である。
また、記号ＹＹは、“ｃｏｌｕｍｎカウント（カラム方向のカウント）”として、６４ｋビットセルアレイ２４１が、４Ｍビットセルブロック２３１において左から何番目に位置するかを示すカウント数（ＹＹ）である。このカウント数（ＹＹ）は、「０１〜１５」で示す数値である。
また、図３３は、位置識別マークの具体例を示す図である。図３３（Ｂ）は、図３３（Ａ）に示す２５６Ｍビットセルアレイ２１１において、４Ｍセルブロック２３１ａの○印で囲む部分の配線パターン図を示している。
図３３（Ｂ）に示すように、４つの６４ｋビットセルアレイ（６４ｋセルアレイ）２４１ａ，２４１ｂ，２４１ｃ，２４１ｄが接する部分に、６４ｋビットセルアレイ２４１ｃに対応する位置識別マークが配置されている。この位置識別マークにおいて、数値「０３」（９０度回転していることに注意）は、図３２で説明したカウント数（ｎｎ）に相当し、数値「０７」（９０度回転していることに注意）は、図３２で説明したカウント数（ｍｍ）に相当し、数値「１１０」は、図３２で説明したカウント数（ＸＹＹ）に相当する。
すなわち、位置識別マーク「０３：０７：１１０」において、数値「０３」は、６４ｋビットセルアレイ２４１ｃが、４Ｍビットセルブロック２３１ａ内において、下段から３番目に位置していることを示している。また、数値「０７」は、６４ｋビットセルアレイ２４１ｃを含む４Ｍビットセルブロック２３１ａが、６４Ｍビットセルブロック２２１ａにおいて、下段から７個目に位置する４Ｍビットセルブロックであることを示している。上述の数値「０３：０７」から、６４ｋビットセルアレイ２４１ｃは、６４Ｍビットセルブロック２２１ａにおいて、下段から２７個目（４×６＋３）の６４ｋビットセルアレイであることが分かり、対応するＸアドレスは、６６５７〜６９１２（この例では、Ｘアドレスは下側から数える）となる。
また、「１１０」の中の「１＊＊」は、６４Ｍビットセルブロック２２１ａが、２５６Ｍビットセルアレイ２１１において、左から「０１番目（２個目）」のブロックであり、「＊１０」は、６４ｋビットセルアレイ２４１ｃが、４Ｍビットセルブロック２３１ａ内の左から「１０番目（１０個目）」のブロックであることを示している。これにより、６４ｋビットセルアレイ２４１ｃは、左から２６個目（１６×１＋１０）であることが分かり、対応するＹアドレスは、６４０１〜６６５６（Ｙアドレスは左側から数える）となる。
上述のように、２５６Ｍビットセルアレイ２１１においては、６４ｋビットセルアレイ２４１ごとに位置識別マークが付されている。この位置識別マークは、図３４のメモリセルの構造図（縦断面図）に示すように、メタル配線層２５１を用いて形成され、光学顕微鏡を使用して表面から目視で確認できるように形成されている。なお、図３４において、拡散層２７１は、ＭＯＳトランジスタのドレインまたはソースを形成し、拡散層２８１は、シリコン基板２５０に一定の電位を与えるために使用され、この拡散層２８１は、基板電位供給用パターンとして、半導体基板上に格子状に配置されている。
ところで、前述のように、電気的に不良メモリセルのアドレスを特定した後に、この不良となったメモリセルの場所を光学顕微鏡などで観察して、物理的な解析、および電気的な解析が行なわれる。この場合に、上述した位置識別マークを目印にし、不良メモリセルの基板上での位置を確認した後に、光学顕微鏡などで観察を行う。そして、必要な場合は、図３４に示すメモリセルにおいて、メタル配線層２５１と絶縁層２６１とをジグや薬品などを使用して剥離した後に、半導体基板上に形成された個々のトランジスタの電気的な解析、および拡散層２７１の観察を行うことになる。
しかしながら、上述のようにメモリセルアレイを構成する配線以外のメタル配線を用いて、アラビア数字、ローマ数字および記号などを配設するためには、この配線以外のメタル配線の電気的特性を考慮して、半導体基板上に形成するメモリセルなどの間隔を広くあけておく必要があり、半導体回路の集積率の向上を妨げるという問題があった。そこで、かかる実情を鑑み、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）の実施形態では、半導体基板上におけるメモリセル等の物理的な位置を示すマークを、半導体回路の集積率の向上を妨げずに表すことのできる位置識別マークを使用している。
図３５は、本発明の半導体評価回路（ＤＭＡ−ＴＥＧ）の実施形態における位置識別マークの例を示す図である。
図３５（Ａ）において、セルブロック２３１は４Ｍビット単位のセルブロック（４Ｍビットセルブロック）を示しており、格子状の線（基板電位供給用パターン２９１）で囲まれる１つの升目で示す部分が、６４ｋビット単位のセルアレイ（６４ｋビットセルアレイ）２４１に相当する。この６４ｋビットセルアレイ２４１の大きさは「６９．１μ×８９．６４μ」程度である。
そして、格子状の線（基板電位供給用パターン２９１）の交点の○印で示す部分に、後述する図３５（Ｂ）に示す位置識別マークが６４ｋビットセルアレイ２４１ごとに配置されている。ただし、図３５（Ａ）において、破線の楕円ａ１で囲まれた○印で示す部分には、Ｘカウント（ロウ方向の位置情報）のみを示す位置識別マークが配置されている。
また、本実施形態の位置識別マークは、図３４に示すメモリセルの構造図（断面図）において、シリコン基板２５０に一定の電位を与えるために使用される拡散層２８１（基板電位供給用パターン２９１を形成する拡散層）の形状を変更させることにより形成されるものである。位置識別マークが設けられる拡散層２８１は、基板電位供給用パターン２９１として、基板上に格子状に配置される給電線パターンであり、図示しないコンタクトにより、同じく図示しない電位供給用のメタル配線層に接続されて、外部より電圧が印加される。
このため、本実施形態における位置識別マークは、半導体回路を形成した後、半導体基板の表面上からは目視することができず、メタル配線層２５１や絶縁層２６１等を剥離した場合に目視できるものである。このため、図３３で説明したメタル配線層に形成される位置識別マークと併用することにより、本実施形態における位置識別マークを、より効果的に使用することができる。
図３５（Ｂ）は、本実施形態における位置識別マークの例を示している。本実施形態の位置識別マークは、図３４に示す拡散層２８１で形成される配線の基板電位供給用パターン２９１の長手方向に垂直な方向の領域の長さ（幅Ｗ）を変えて、配線の側面部（辺側）の一部に凹凸形状を設けることにより、形成されている。
そして、基板電位供給用パターン２９１の一方の側（図の上側）に、カラム（ｃｏｌｕｍｎ）方向の個数（図の左側から何個目の６４ｋビットセルアレイであるかを示すＹアドレスカウント）、もう一方の側（図の下側）に、ロウ（ｒｏｗ）方向の個数（図の下側から何個目の６４ｋビットセルアレイであるかを示すＸアドレスカウント）を示す位置識別マークが形成される。この位置識別マークは、１〜６４の間の個数を示すように形成されている。
図３５（Ｂ）に示す例では、１，５，１０の単位で、幅Ｗ・長さＬを変えた凸状のパターンを配置する。上段側の凸状パターンａ，ｂ，ｃにおいて、凸状パターンａは、長さＬ１が０．３μｍであり、幅Ｗ１が０．１μｍ程度であり、数値の１０を示すパターンである。凸状パターンｂは、長さＬ２が０．２μｍであり、幅Ｗ２が０．０５μｍ程度であり、数値の５を示すパターンである。また、凸状パターンｃは、長さＬ３が０．１２μｍであり、幅Ｗ３が０．１μｍ程度であり、数値の１を示すパターンある。
下段側の凸状パターンａ´，ｂ´，ｃ´についても同様であり、凸状パターンａ´は、長さＬ１が０．３μｍであり、幅Ｗ１が０．１μｍ程度であり、数値の１０を示すパターンである。凸状パターンｂ´は、長さＬ２が０．２μｍであり、幅Ｗ２が０．０５μｍ程度であり、数値の５を示すパターンである。また、凸状パターンｃ´は、長さＬ３が０．１２μｍであり、幅Ｗ３が０．１μｍ程度であり、数値の１を示すパターンである。
すなわち、基板電位供給用パターン２９１の配線において、当該配線の長手方向に垂直な方向の幅Ｗを他の配線部分より太くして予め定められた凸状パターンを形成する。この凸状パターンには、幅Ｗ又は長さＬ、あるいは両方が異なる複数の凸状パターンが用いられ、複数の凸状パターンそれぞれに数値を割り当て、当該複数の凸状パターンを組み合わせてアドレスを表す。これにより、半導体基板上に形成された６４ｋビットセルアレイ１４１のアドレスを凸状パターンにより示すことができると共に、当該凸状パターンが配置された位置を表すことができる。
このように、基板電位供給用パターン２９１の側面部（図上で上下）に、Ｙ方向（ｃｏｌｕｍｎ方向）およびＸ方向（Ｘ−Ｒｏｗ方向）位置識別マークを形成することにより、解析箇所を一意に識別することができる。また、本実施形態の位置識別マークは、半導体基板回路において必ず形成される基板電位供給用パターンに設けられるので、上述のように加工を施しても集積度に影響しない。さらに、基板電位供給用パターン２９１は、形状変更しても基板上に形成する半導体回路の電気的特性にはほとんど影響を及ぼさないという利点がある。
また、図３６は、本実施形態における位置識別マークの具体例を示す図である。図３６（Ｂ）は、図３６（Ａ）に示すセルアレイの配置において、４Ｍビットセルブロック２３１ａ中の○印で囲む部分の配線パターン図と、位置識別マークとを示している。
図３６（Ｂ）に示すように、４つの６４ｋビットセルアレイ２４１ａ，２４１ｂ，２４１ｃ，２４１ｄが接する部分の基板電位供給用パターン２９１に、６４ｋセルアレイ２４１ｃに対応する位置識別マーク（凸部ｂ１〜ｂ４，ｃ１〜ｃ５）が付されている。
この位置識別マークにおいて、Ｙアドレスカウントが、凸状パターンｂ１（数値１０）と、凸状パターンｂ２（数値１０）と、凸状パターンｂ３（数値５）と、凸状パターンｂ４（数値１）で形成され、これら各凸状パターンｂ１〜ｂ４の表す数値を合計すると、Ｙアドレスカウントは「１０＋１０＋５＋１」の合計２６となる。
また、Ｘアドレスカウントが、凸状パターンｃ１（数値１０）と、凸状パターンｃ２（数値１０）と、凸状パターンｃ３（数値５）と、凸状パターンｃ４（数値１）と、凸状パターンｃ４（数値１）とで形成され、これら各凸状パターンｃ１〜ｃ５の表す数値を合計すると、Ｘアドレスカウントは「１０＋１０＋５＋１＋１」の合計２７となる。
このため、６４ｋビットセルアレイ２４１ｃは、６４Ｍビットセルブロック２２１ａにおいて、下側（この例では、最初の行側に相当、Ｘ方向は下側から数える）から２７個目の６４ｋビットセルアレイであることが分かり、対応するＸアドレスは、６６５７〜６９１２となる。また、６４ｋビットセルアレイ２４１ｃは、左側（この例では、最初の列側に相当、Ｙ方向は左側から数える）から２６個目であることが分かり、対応するＹアドレスは、６４０１〜６６５６となる。
なお、図３６（Ｂ）に示す位置識別マークにおいて、例えば、凸部ｂ２がないパターン場合は、凸部ｂ３，ｂ４が左に詰めて配置されることになる。
以上、説明したように、本実施形態における位置識別マークは、基板電位供給用パターン２９１を利用して形成されるものである。例えば、高密度レイアウトされているメモリ部にマークパターンを追加することは困難であるが、本実施形態では、基板電位供給用パターン２９１の形状に加工を施し位置識別マークを設けることができる。
また、基板電位供給用パターン１１の側面部（図上で上辺と下辺部）に予め定めた凸状パターンを設けることにより、個々のアドレスが読み取れるような凸状パターンを作成し、半導体回路のレイアウトへの反映を容易に行うことができる。
また、凸状パターンを組み合わせて形成した位置識別マークのサイズは、光学顕微鏡等の解析装置画面で確認できる大きさに抑えることにより、観測対象を移動させずとも位置識別マークの全体を目視でき、容易に位置を特定することができる。
また、電気的に不良メモリセルのアドレスを特定した後、当該不良メモリセルの場所を光学顕微鏡などにより目視して物理的な解析および電気的な解析を行う場合に、半導体基板上に積層されたメタル配線層、絶縁層などを剥離させても、拡散層に形成された位置識別マークは残るので容易に不良箇所の特定を行うことができる。
なお、本実施例では、凸部の一つ一つをそれぞれ数値に対応させて、それを合計することで位置番号を表す方式にしたが、各凸マークをそれぞれ桁を表すようにして、配置位置により、１桁目の数値、１０桁目の数値、１００桁目の数値、等、のようにすれば、大きい数を表すことが出来る。また、各凸部のマークを２進値で表しても良い。
また、レイアウトパターンを加工してアラビア数字、ローマ数字、および記号などを形成して数値を表すことに比べ、本実施形態の位置識別マークに要する領域は小さいので高密度レイアウトされているメモリ部にも容易に適用することができる。また、異なる凸状パターンの形状それぞれに予め数値を割り当てることにより、数値情報を簡易な方法で表すことができる。また、既存の配線を変更して位置識別マークを構成することにより、位置識別マークを設けるためのみに配線を配置する場合に比べ、半導体基板上に形成する回路が有する静電容量・寄生容量に与える影響が少なく、電気的特性に与える影響を抑制することができる。
なお、上述した本発明の実施の形態では、位置識別マークを、半導体基板の拡散層で形成される基板電位供給用パターン２９１に設ける例について説明したが、これに限定されない。例えば、メタル配線層に、本実施形態の位置識別マークを形成することができる。これにより、メタル配線層の剥離前において、メモリセルの物理的な位置を確認することができ、また、メタル配線層の剥離後も、メモリセルの物理的な位置を確認することができる。
また、本実施形態の位置識別マークは、メモリセルの位置だけでなく、例えば、アドレスデコーダ、センスアンプなどが複数ある場合、アドレスデコーダ、センスアンプなどの識別情報として使用することもできる。この場合、アドレスデコーダやセンスアンプの周辺に配置された配線パターン（メタル配線または拡散層による配線パターン）を利用して、当該アドレスデコーダやセンスアンプを識別するための位置識別マークを配置することができる。
また、本実施形態の位置識別マーク（凹凸形状の位置識別マーク）を、配線パターンに沿って形成するだけでなく、独立して配置することもできる。例えば、アドレスデコーダや、センスアンプなどの隙間のスペースに独立して配置するようにしてもよい。また、位置識別マークの形状としては、凹凸形状の他に、円形、三角形等の他の形状のものを使用することもできる。すなわち、目視で位置識別マークを容易に確認できる形状のものであればよい。
また、解析に使用する光学顕微鏡が、本実施形態の位置識別マークを自動で読み取る機能を備える場合には、この自動読み取り機能に適合する形状の位置識別マークとすることができる。
また、本実施形態にて示した位置識別マークを、プロセス開発において用いるテスト回路をマトリックス状に配置して構成されたＤＭＡ（Device Matrix Array）−ＴＥＧ（Test Element Group）に用いて、複数のテスト回路それぞれの位置を識別するようにしてもよい。特に、大規模なＤＭＡ−ＴＥＧに本実施形態にて示した位置識別マークを用いることにより、メタル配線層、絶縁層を剥離した場合においても、観測および計測対象となる回路の位置が容易に特定できるようになり、測定の時間を短縮することができる。
［本発明の半導体試験装置についての説明］
次に、本発明の半導体試験装置の構成について説明する。
図３７は、本発明の半導体試験装置の構成例を示す図であり、例えば、２５６Ｍビットの半導体評価回路（ＤＭＡ−ＴＥＧ）を評価する半導体試験装置の備える処理部を示す図である。図に示す半導体試験装置３２０は、本発明の半導体評価回路４０１に対して動作モードを設定し、半導体評価回路４０１との間で信号のやり取りを行い、半導体評価回路４０１を評価（試験）するための装置である。なお、半導体評価回路４０１では、センスアンプとして、センスアンプＳＡ＿Ａ，ＳＡ＿Ｂの２つのみを示しているが、実際には４個のセンスアンプが搭載されている。
図３７に示す本発明の半導体試験装置３２０において、測定モード切替部３２１は、ドレインセンスモードと、閾値Ｖｔｈ判定モード（ＡＭＰモード）と、閾値Ｖｔｈ測定モード（トランジスタ特性測定モード）との切替えを行う。この動作モードの信号は、半導体評価回路４０１に対して出力され、半導体評価回路４０１は、この動作モード信号に従い作動する。
ドレインセンス部３２２は、ドレインセンスモードにおいて、測定対象トランジスタＴｒ（ＤＵＴ）に１００ｎＡを流した状態において、ＤＵＴ（ＴＲ）のドレイン電圧をモニタしながら、ＤＵＴ（ＴＲ）のドレイン電圧が１．０ＶとなるようにＶＤＣＯＮＴ電圧を調整し、このときの電圧ＶＤＣＯＮＴ（１．０Ｖ）を測定する処理を行う。
オフセット差調整部３２３は、オフセット差調整モードにおいて、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂのオフセット差をキャンセルするために、ＩＮ端子（第１の入力端子）の入力電流条件が同一の状態（例えば、１００ｎＡの電流）において、ＩＲＥＦ端子（第２の入力端子）の入力電流（基準電流ＩＲＥＦ）の条件を測定する処理を行う。
不良トランジスタ識別部３２４は、閾値Ｖｔｈ判定モードにおいて、例えば、５σ以内の分布から外れた閾値Ｖｔｈを有するトランジスタを、センスアンプＳＡ＿Ａ，ＳＡ＿Ｂから出力される“１”／“０”の判定信号により識別する。この不良と識別された測定対象トランジスタのアドレスを、ビットマップ記憶メモリ３２４Ａを用いて記憶しておき、Ｖｔｈ測定モード（トランジスタ特性測定モード）で、このトランジスタ特性を詳細に測定するようにする。
トランジスタ特性測定部３２５は、高速センスモード（Ｖｔｈ判定モード）により閾値Ｖｔｈが５σ以内の分布から外れていると判定された不良トランジスタ（ビットマップ記憶メモリ３２４Ａにアドレが記憶されたトランジスタ）について、これらの不良トランジスタについて、閾値Ｖｔｈや、Ｖｇ−Ｉｄ特性等を測定するための処理部である。
ランダムアクセス／シリアルアクセス切替部３２６は、半導体評価回路４０１内のセルアレイ４１１，４１２中のトランジスタのアドレス選択を、カラムデコーダ（ＣＤＥＣ）４０２およびロウデコーダ（ＲＤＥＣ）４０３により、ランダムまたはシリアルに行う。このランダムアクセス／シリアルアクセス切替部３２６では、閾値Ｖｔｈ判定モードの場合にシリアルモードを選択する。このシリアルモードを選択する場合は、シリアルモードを選択するＳＥＬＣＯＮＴ信号（図６の端子表を参照）を半導体評価回路４０１に入力することにより、半導体評価回路４０１内の内部カウンタ４２１を作動させ、連続したアドレスの更新によりトランジスタを選択する。また、Ｖｔｈ測定モード（トランジスタ特性測定モード）では、不良トランジスタ（閾値Ｖｔｈが５σを超えるトランジスタ）のアドレスをランダムモードにより選択する。
基準信号出力部３２７は、半導体評価回路４０１に対して外部から基準電流ＩＲＥＦを入力する。閾値Ｖｔｈ判定モードおいて、センスアンプＳＡ＿Ａ，ＳＡ＿Ｂは、この基準電圧Ｖｒｅｆにより駆動される基準トランジスタの出力電圧と、測定対象トランジスタの出力電圧とを比較する。
なお、図３７に示す半導体試験装置３２０は、内部にコンピュータシステムを有している。そして、上述した処理に関する一連の処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。
すなわち、半導体試験装置３２０における、各処理は、ＣＰＵ等の中央演算処理装置がＲＯＭやＲＡＭ等の主記憶装置に上記プログラムを読み出して、情報の加工、演算処理を実行することにより、実現されるものである。
ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
また、半導体試験装置３２０には、周辺機器として入力装置、表示装置等（いずれも表示せず）が接続されているものとする。ここで、入力装置としては、キーボード、マウス等の入力デバイスのことをいう。表示装置とは、ＣＲＴ（Cathode Ray Tube）や液晶表示装置等のことをいう。
また、市販の半導体テスタにおいて、本発明の半導体試験装置３２０の機能を実現できるものがある場合は、この市販の半導体テスタを使用するようにしてもよい。
なお、本実施例では、高精度な測定を行うために、センスアンプの基準電流ＩＲＥＦ、バイアス電圧ＶＤＣＯＮＴ、２段目のセンスアンプ５２の定電流等を外部のテスタから供給する方式としたが、テスタの機能を簡略化したい場合（安価なテスタを使用する場合）には、これらの基準回路をチップに内蔵する方式にしても良い。
以上、本発明の実施の形態について説明したが、本発明の半導体評価回路、および半導体試験装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
１１・・・メインロウデコーダ、１２・・・サブロウデコーダ、２１・・・メインカラムデコーダ、２２・・・サブカラムデコーダ、３１・・・セルアレイ、１０１，１０２・・・プリカラムデコーダ＆カラムデコーダ、１１１・・・サブカラムデコーダ、１２１・・・プリロウデコーダ、１２２・・・メインロウデコーダ＆サブロウデコーダ、１３１・・・カラムセレクタ、１３２・・・ローカルカラムセレクタ、２１１・・・２５６Ｍビットセルアレイ、２１２・・・１２８Ｍビットセルブロック、２２１・・・６４Ｍビットセルブロック、２３１・・・４Ｍビットセルブロック、２４１，２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ・・・６４ｋビットセルアレイ、２５０・・・半導体基板（シリコン基板）、２５１・・・メタル配線層、２６１・・・絶縁層、２７１・・・拡散層、２８１・・・拡散層（基板電位供給用パターン）、２９１・・・基板電位供給用パターン、３２０・・・半導体試験装置、３２１・・・測定モード切替部、３２２・・・ドレインセンス部、３２３・・・オフセット差調整部、３２４・・・不良トランジスタ識別部、３２４Ａ・・・ビットマップ記憶メモリ、３２５・・・トランジスタ特性測定部、３２６・・・ランダムアクセス／シリアルアクセス切替部、３２７・・・基準信号出力部、４０１・・・半導体評価回路、４１１，４１２・・・セルアレイ、４２１・・・内部カウンタ、Ａ１〜-Ａ３２・・・セルアレイ、ＤＵＴ・・・測定対象トランジスタ、ＭＬ１，ＭＬ２，ＭＬ３・・・メタル配線層

Claims (13)

  1. 測定対象となるＭＯＳトランジスタをマトリックス状に配列してなるセルアレイと、前記セルアレイの中から測定対象となるトランジスタを選択するためのカラムデコーダおよびロウデコーダと、前記測定対象トランジスタの出力信号と所定の基準信号とを比較するセンスアンプと、を有し、前記カラムデコーダおよびロウデコーダから出力される信号により前記セルアレイ中の測定対象トランジスタが選択されて特性が評価される半導体評価回路であって、
    外部端子から、動作モードを設定するモード選択信号と、測定対象トランジスタを選択するアドレス信号と、を含む所定の信号を入力し、
    前記モード選択信号に応じて、
    前記ロウデコーダおよびカラムデコーダにより選択された測定対象トランジスタのゲートおよびドレインに所定の電圧を印加し、前記センスアンプにより、前記測定対象トランジスタの出力信号と前記基準信号とを比較し、該比較結果を前記外部端子に出力する閾値Ｖｔｈ判定モードと、
    前記ロウデコーダおよびカラムデコーダにより選択された測定対象トランジスタのゲートおよびドレインに所望の電圧を印加し、当該測定対象トランジスタの出力信号を前記外部端子に出力する閾値Ｖｔｈ測定モードと、
    が作動するように構成され、
    前記半導体評価回路は外部端子として、
    前記半導体評価回路の動作モードを設定するモード選択信号が入力されるモード選択信号端子と、
    前記セルアレイ中の測定対象トランジスタを選択するためのアドレス信号が入力されるアドレス信号入力端子と、
    前記測定対象トランジスタのゲート電圧を制御するゲート電圧制御信号が入力されるゲート電圧制御端子と、
    前記測定対象トランジスタのドレイン電圧を制御するドレイン電圧制御信号が入力されるドレイン電圧制御端子と、
    前記センスアンプの出力信号を出力するセンスアンプ出力端子と、
    前記測定対象トランジスタの出力信号を出力するドレイン測定端子と、
    を備え、
    また、内部回路として、
    前記アドレス信号入力端子から入力されるアドレス信号を基に、前記測定対象トランジスタを選択するロウデコーダおよびカラムデコーダと、
    前記ゲート電圧制御信号を基に前記測定対象トランジスタのゲートに所望のゲート電圧を印加するためのゲート電圧印加部と、
    前記ドレイン電圧制御信号を基に前記測定対象トランジスタのドレインに所望のドレイン電圧を印加するためのドレイン電圧印加部と、
    前記ロウデコーダおよびカラムデコーダにより選択された測定対象トランジスタの出力信号を前記ドレイン測定端子に出力するドレインセンス部と、
    を備え、
    前記モード選択信号により前記閾値Ｖｔｈ判定モードが選択された場合に、
    前記アドレス信号を基に前記カラムデコーダおよびロウデコーダにより、測定対象トランジスタを順次に選択し、
    前記ゲート電圧印加部により、測定対象トランジスタのゲートに所定のゲート電圧を印加し、
    前記ドレイン電圧印加部により、測定対象トランジスタのドレインに所定のドレイン電圧を印加し、
    前記センスアンプにより、前記測定対象トランジスタの出力信号と前記基準信号とを比較し、該比較結果を前記センスアンプ出力端子に出力する、
    ように作動し、
    前記モード選択信号により閾値Ｖｔｈ測定モードが選択された場合に、
    前記アドレス信号を基に前記カラムデコーダおよびロウデコーダにより、測定対象トランジスタを選択し、
    前記ゲート電圧印加部により、測定対象トランジスタのゲートに所望のゲート電圧を印加し、
    前記ドレイン電圧印加部により、測定対象トランジスタのドレインに所望のドレイン電圧を印加し、
    前記ドレインセンス部より、前記測定対象トランジスタの出力信号を前記ドレイン測定端子に出力する、
    ように作動する、
    ことを特徴とする半導体評価回路。
  2. 前記半導体評価回路は、外部の半導体試験装置と前記外部端子を通して信号を入出力するように構成され、
    前記半導体試験装置では、
    前記閾値Ｖｔｈ判定モードにおいて、前記半導体評価回路内のセンスアンプの出力信号を基に不良トランジスタを選別する不良トランジスタ識別部と、
    前記閾値Ｖｔｈ測定モードにおいて、前記半導体評価回路内のゲート電圧印加部およびドレイン電圧印加部を制御し、前記測定対象トランジスタのゲートおよびドレインに所望の電圧を印加し、前記ドレインセンス部を介して当該測定対象トランジスタの出力信号を検出することにより、トランジスタ特性の測定を行うトランジスタ特性測定部と、
    を備えることを特徴とする請求項１に記載の半導体評価回路。
  3. 前記アドレス信号入力端子から入力されるアドレス信号が、
    前記カラムデコーダが取り込むアドレスと、前記ロウデコーダが取り込むアドレスの２回に分けて与えられるアドレスマルチプレックス機能を備える、
    ことを特徴とする請求項１に記載の半導体評価回路。
  4. 前記半導体評価回路は内部カウンタを備え、
    前記閾値Ｖｔｈ判定モードにおいては、前記内部カウンタを作動させ、半導体評価回路内でシリアルなアドレス信号を発生させて測定対象トランジスタを順次に選択し、
    前記閾値Ｖｔｈ測定モードにおいては、前記アドレス信号入力端子から入力される任意のランダムなアドレス信号により測定対象トランジスタを選択する、
    ことを特徴とする請求項３に記載の半導体評価回路。
  5. 前記センスアンプの動作は内部クロック信号に同期して行われ、
    前記クロック信号の第１の論理レベルの際に、前記測定対象トランジスタの出力信号と前記基準信号とを比較するセンス動作が行われ、
    前記クロック信号の第２の論理レベルの際に、前記センスアンプの比較結果の出力動作が行われる、
    ことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体評価回路。
  6. 前記半導体評価回路は、複数のセンスアンプを有し、前記セルアレイが前記複数のセンスアンプのそれぞれに対応して複数の系統のトランジスタ群に分割されると共に、
    前記センスアンプの第１の入力端子には、前記セルアレイ中の選択された測定対象トランジスタの出力信号が入力され、
    前記センスアンプの第２の入力端子には、前記測定対象トランジスタの出力信号と比較するための基準信号が入力される、
    ことを特徴とする請求項１から請求項５のいずれか一項に記載の半導体評価回路。
  7. 前記各センスアンプのそれぞれの第１の入力端子に、同一条件の入力信号を与えた状態において、前記センスアンプのそれぞれの第２の入力端子に可変の信号を入力し、前記センスアンプの出力の変化を検出することにより、前記各センスアンプ間のオフセット差をキャンセルする基準信号を設定する、
    ことを特徴とする請求項６に記載の半導体評価回路。
  8. 前記ドレインセンス部により前記測定対象トランジスタのドレイン電圧をモニタすると共に、前記ドレイン電圧印加部によりドレイン電圧を所望の電圧に設定するドレインセンスモードが行われる、
    ことを特徴とする請求項１から請求項７のいずれか一項に記載の半導体評価回路。
  9. 前記半導体評価回路は、第一のブロックと第二のブロック群により構成される評価セルアレイを有して構成され、
    前記セルアレイは、１つないしｎ個のセンスアンプに対応してカラム方向にｎ系統のｎ個の前記第一のブロックに分割され、さらに、複数の前記第一のブロックのドレイン線と複数のゲート線により構成される前記第二のブロック群に分割されて配置されると共に、
    前記セルアレイ中の測定対象トランジスタを選択するためのデコーダが、メインデコーダとサブデコーダとによる階層構造で構成され、
    前記サブデコーダから前記第二のブロック群のセルアレイへのビット線は、４０９６本のローカルビット線により配線され、
    前記メインデコーダから各サブデコーダへのビット線はグローバルビット線により配線される、
    ことを特徴とする請求項６に記載の半導体評価回路。
  10. 前記半導体評価回路はその構成部分のレイアウトとして、
    前記半導体評価回路が形成される半導体基板表面上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    前記セルアレイ中にマトリックス状に配置される測定対象トランジスタは、各行が左右方向に、各列が上下方向になるようにマトリックス状に配列されると共に、各測定対象トランジスタは、ドレインと、ゲート領域と、ソースとが上下方向になるように配置され、
    前記半導体基板表面から所定の距離を隔て左右方向に配置されると共に、前記上下方向に配列される各測定対象トランジスタのソースに共通接続される第１のメタル配線と、
    前記半導体基板表面から所定の距離を隔てて上下方向に配置されると共に、前記上下方向に配列される各測定対象トランジスタのドレインに共通接続される第２のメタル配線と、
    前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記左右方向に配列される各測定対象トランジスタのゲートに共通接続される第３のメタル配線と、
    を備えることを特徴とする請求項９に記載の半導体評価回路。
  11. 前記グローバルビット線及び前記ローカルビット線の配線の抵抗値は、前記メインデコーダないし前記サブデコーダのスイッチ抵抗値よりも小さく設定される、
    ことを特徴とする請求項９に記載の半導体評価回路。
  12. 前記半導体評価回路への入力信号および出力信号の信号端子となる外部端子（パッド）が、半導体基板の周辺部に一列に配置される、
    ことを特徴とする請求項１に記載の半導体評価回路。
  13. 前記半導体評価回路内の出力信号をバッファするバッファ回路は、
    ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）のドレインと、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）のドレインとを接続してなる一対のトランジスタと、
    入力信号を論理反転する第１のインバータと、
    前記第１のインバータの出力信号を入力とし、前記ＰＭＯＳへゲート信号を出力する第２のインバータと、
    前記第１のインバータの出力信号を入力とし、前記ＮＭＯＳへゲート信号を出力する第３のインバータと、
    で構成され、
    前記第２のインバータの出力信号は、ロウレベルからハイレベルに変化する際の立ち上がり時間よりも、ハイレベルからロウレベルに変化する立ち下がり時間が、所定時間、遅くなるように設定され、
    前記第３のインバータの出力信号は、ロウレベルからハイレベルに変化する際の立ち上がり時間よりも、ハイレベルからロウレベルに変化する立ち下がり時間が、所定時間、速くなるように設定される、
    ことを特徴とする請求項１２に記載の半導体評価回路。
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