JP2006500725A - Mramの弱ビットを特定する方法及び回路 - Google Patents

Mramの弱ビットを特定する方法及び回路 Download PDF

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Abstract

少なくとも2つの抵抗状態を有するメモリ(10,60)をテストする。一形態では、メモリは、メモリセル(14,64)に接続される電流電極を有する第1トランジスタ(16,68)と、基準メモリセル(28,74)に接続される電流電極を有する第2トランジスタ(26,66)とを含む。第1トランジスタの制御電極には、第1基準電圧または第1基準電圧がテスト制御信号に基づいて印加され、第2トランジスタの制御電極には、第1基準電圧が印加される。テストモードでは、メモリセルに一つの抵抗状態を書き込んだ後に、第2基準電圧(第1基準電圧とは異なる)を第1トランジスタに供給する。次に、メモリセルに対して読み出しを行なって、メモリが前に書き込まれている抵抗状態をセンスできるかどうかを判定する。一実施形態では、このテストモードを使用してメモリ内の弱ビットを特定することができる。

Description

本発明は概して半導体回路に関し、特に半導体メモリ回路に関する。
少なくとも2つの判別可能な抵抗状態を有する構成の半導体メモリは、磁気抵抗ランダムアクセスメモリ(Magnetoresistive Random Access Memory:以後、「MRAM」と称する)である。MRAMセルに対する読み出しに際する重要な要素は、MRAMセルのトンネル接合の抵抗である。メモリアレイには非常に多くのセルが含まれるので、製造プロセスのばらつきに起因して抵抗値に分布が生じることになる。トンネル接合の抵抗が非常に高くなると、低抵抗状態にあるビットが、それがあたかも高抵抗状態にあるかのように見える。逆にトンネル接合の抵抗が非常に低くなると、高抵抗状態にあるビットが、それがあたかも低抵抗状態にあるかのように見える。このようなエラーが相次いで生じると、メモリの通常のテストによって問題が検出されることになる。 しかしながら、一つのビットの抵抗値が境界の値を示す場合には、弱ビット(weak bit)と呼ばれるこのビットに対しては、正しい読み出しが行なわれる場合や、テスト中のノイズに起因して間違った読み出しが行なわれる場合もある。このバラツキはメモリに問題をもたらし、メモリが製造テスト中に良品となるが、システムに使用されるときに不安定な動きを示して不良となる。
弱ビットの存在がメモリ関係出版物に頻繁に記載されるようになるに従い、多くのテスト方法が今までにDRAM,SRAM及びFLASHメモリに対して提案されている。ロジャー カン(Roger Kung)他による「DRAMのテスト方法及びテスト装置」と題する米国特許第4,468,759号明細書は、DRAMのテスト方法の一例である。カンは、弱ビットを検出する読み出し基準として使用されるダミーDRAMセルに保存される電圧を調整する方法を開示している。電圧は1状態に対して高くし、そして、ゼロ状態に対して低くする。これに対し、MRAMでは電圧ではなく磁化状態を保存する。フォン(Fong)による「アダプティブメモリ及び方法を有するフラッシュメモリ」と題する米国特許第5,537,358号明細書では、基準ビットの電圧バラツキを使用して弱ビットに対する補償を行なう。ケビン デュースマン(Kevin Duesman)他による「メモリ素子のセルマージンをテストする装置及び方法」と題する米国特許第6,105,152号明細書は、弱ビットを特定するメモリテスト方法の別の例である。この別の例では、テスト中、タイミング信号の開始時間、期間、または電圧レベルのうちの少なくとも一つを特定範囲から外れるように変更して、良/不良の境界の状態にあるメモリセルを不良としている。
別の従来例の技術は、どの時点で弱ビットの不良が発生したのかを直接的に制御していないか、または開示していない。
本発明は一例として示されるのであって、添付の図面に制限されるものではない。これらの図面では、同様な参照符号は同様な構成要素を指す。
この技術分野の当業者であれば、図に示す構成要素が簡潔性及び明瞭性のための例示であり、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、図面におけるこれらの構成要素の幾つかの寸法は他の構成要素に比較して誇張して描かれているので本発明の実施形態に対する理解を深めるのに役立つ。
図1は弱ビットを特定する回路を有するメモリ10を示している。メモリ10は複数のセルを有するメモリであり、これらのセルの各々は少なくとも2つの判別可能な抵抗状態を有する。基準抵抗Rを有するメモリ基準回路12は、抵抗値Rを有するテスト対象のメモリビットセル14と組み合わせて使用される。メモリビットセル14の第1端子は、ドットで示されるように第1基準電圧端子に接続され、この第1端子には電圧VSSが印加される。メモリビットセル14の第2端子は、ドットで示されるようにNチャネル・トランジスタ16のソースの形を採る第1電流電極に接続される。本明細書に示すメモリセルに関連する全ドットは、列選択及び行選択回路(図示せず)を使用してメモリセルをVSSとセンスアンプとの間に接続することを示しており、この場合のセンスアンプは、Nチャネル・トランジスタ16、Pチャネル・トランジスタ20、Pチャネル・トランジスタ22及びNチャネル・トランジスタ26から形成される。トランジスタ16はドレインの形を採る第2電流電極を有し、このドレインはトランジスタ20のドレインに接続される。トランジスタ20は、電圧VDDが印加される電源電圧端子に接続されたソースを有する。トランジスタ20のゲートは、トランジスタ22のゲートにノード24において接続され、このノード24は基準出力信号である基準出力(Reference Out)信号を供給する。トランジスタ22のソースはVDD端子に接続される。トランジスタ22のドレインは、トランジスタ26のドレイン及びトランジスタ22のゲートに接続される。トランジスタ26のゲートは、基準回路(Reference Circuit)13のノード31に接続され、このノードに第1基準電圧VREF1が印加される。トランジスタ26のソースは、抵抗Rを有する基準メモリセル28の第1端子に接続される。基準メモリセル28の第2端子はVSS電圧端子に接続される。トランジスタ16のゲートの形を採る制御電極は、基準回路13の基準選択(Reference Selection)回路18の基準信号にノード30において接続される。基準選択回路18の第1入力には第1基準電圧VREF1が印加され、基準選択回路18の第2入力には第2基準電圧VREF2が印加される。基準選択回路18の制御入力にはテスト制御(TEST CONTROL)信号が印加される。テスト制御信号は好適には、VREF1基準電圧及びVREF2基準電圧をそれぞれ選択するために第1の値又は第2の値を採ると仮定する。
通常動作モードでは、テスト制御信号は、VREF1電圧入力がノード30に印加されるように設定される。従って、トランジスタ16及び26のゲートには同じ電圧が印加される。トランジスタ16及び26は、大きなゲート幅/長さ比を有する同じ物理サイズを有し、ゲート/ソース電圧がトランジスタ16及び26のしきい値電圧で近似できるようになっている。従って、ビット抵抗R及び基準抵抗Rの両端子には、ほぼ同じ電圧が印加される。ビット抵抗Rは低抵抗状態及び高抵抗状態を有する。基準抵抗Rは、Rの高抵抗状態と低抵抗状態との間の中間の抵抗を有する。Rの両端に印加される電圧により電流Iが生じ、この電流はトランジスタ26を流れてノード24に達し、そしてトランジスタ22を流れる。トランジスタ22に流れる電流Iにより、トランジスタ22がダイオード接続されているのでトランジスタ22のゲート及びドレインの電圧が決まる。トランジスタ20はトランジスタ22にミラー接続されているので、トランジスタ20にはトランジスタ22に流れる電流Iがミラーされて電流Iと同じ電流が流れる。
ビット抵抗Rが低抵抗状態にあると仮定する。すると、メモリセル14及びトランジスタ16を流れるビット電流Iは、基準セル28を流れる電流Iよりも大きくなる。この結果、ビット出力(BIT OUT)に現れる電圧は基準出力(REFERENCE OUT)に現れる電圧よりも低くなり、ビット抵抗Rが低抵抗状態であることが判明する。
同様に、ビット抵抗Rが高抵抗状態にあると仮定する。すると、メモリセル14及びトランジスタ16を流れるビット電流Iは基準セル28を流れる電流Iよりも小さくなる。この結果、ビット出力に現れる電圧は基準出力に現れる電圧よりも高くなり、ビット抵抗Rが高抵抗状態であることが判明する。
プロセスばらつきにより、ビット抵抗は変化する。ロー状態(low state)のビットには、基準値よりもやや小さいか、または等しい抵抗値を有し、標準のテストにおいて良品となる可能性があるものが幾つかある。同様に、ハイ状態(high state)の他のビットは、基準抵抗にほぼ等しいか、またはわずかに大きい抵抗を有し、標準のテストにおいて境界で良品となる可能性がある。これらの弱ビットを選別するには、テスト制御信号によってテストモードを有効にして、基準選択回路18がVREF2をノード30に供給するようにする。適切なVREF2の値により、弱ビットを不良にする。メモリセル14が基準抵抗値に近いロー状態抵抗値を有すると、IがIよりもほんの少しだけ大きくなる。VREF1未満の値のVREF2を印加するとIが小さくなるので、弱ビットのIはIよりも小さくなり、弱ビットが不良となる。同様に、メモリセル14が基準抵抗値にほぼ等しいハイ状態抵抗値を有すると、IはIよりもほんの少しだけ大きくなる。VREF1を超える値VREF2を印加するとIが大きくなるので、弱ビットのIはIよりも大きくなり、弱ビットが不良となる。
図2は、上述のテストモードのフローチャートを示す。開始ステップ40の後、ステップ42でロー状態値をテストビットRに書き込む。ステップ44では、VREF1よりも絶対値の小さい所定のテスト基準電圧VREF2を選択することにより、テストビットRに対してテストを行なう。ビット出力信号が論理ハイである場合、ステップ46で判定され、ステップ48でビット不良として示されていることで分かるように、メモリセル14は、ロー値を確実に読み出すために十分な値のビット抵抗を有していない。トランジスタ20のドレインから供給されるビット出力信号が論理ローである場合、メモリセル14は、ステップ46で判定されるように、ロー値を確実に読み出すために十分な値のビット抵抗を有している。ビットが未だ不良になっていないと仮定すると、ステップ50で、ハイ状態値をテストビットRに書き込む。ステップ52では、VREF1よりも絶対値の大きい所定のテスト基準電圧VREF2を選択することにより、テストビットRに対してテストを行なう。ビット出力信号が論理ローである場合、ステップ54で判定され、ステップ48でビット不良として示されていることで分かるように、メモリセル14は、ハイ値を確実に読み出すために十分な値のビット抵抗を有していない。トランジスタ20のドレインから供給されるビット出力信号が論理ハイである場合、メモリセル14は、ハイ値を確実に読み出すために十分な値のビット抵抗を有している。ステップ56で、ビットは良品となる。テストは必要に応じて更に別のメモリセルに対して繰り返すことができる。
ここで、ステップ44及び46内では、VREF1及びVREF2に関する種々の値を使用してテストを繰り返して判定を行なうことができることに注目されたい。このように、掃引動作を行なってメモリセル値がどのくらい判別困難な限界抵抗値に近いかについて厳密に判定することができる。同様に、ステップ52及び54をVREF1及びVREF2に関する種々の値を使用して繰り返すことができる。
図3は、センスアンプに関して異なる手法が適用された別のメモリ、すなわちメモリ60を示し、このメモリにおいては、共通ゲートではなく共通電流を使用してセンスアンプのバイアスを行なう。Pチャネル・トランジスタ64は、VDD電圧端子に接続されるソース、及び基準回路(Reference Circuit)77の基準選択(Reference Selection)回路80の出力にノード62において接続されるゲートを有する。トランジスタ64のドレインは、ビット出力信号を供給し、かつ、Nチャネル・トランジスタ68のドレインに接続される。トランジスタ68のソースは、Rのビット抵抗を有するメモリセル72の第1端子に接続される。上記したように、トランジスタ68のソースは、メモリセル72に直接接続するか、または列選択回路及び/又は行選択回路を介して接続することができる。同様に、メモリセル72の第2端子は、VSSが印加される電源電圧端子に接続するか、または列選択回路及び/又は行選択回路を介して接続することができる。Pチャネル・トランジスタ66は、VDDが印加される端子に接続されるソースを有する。トランジスタ66のゲートは、基準回路77のノード63に、かつ第1基準電圧VREF1に接続される。トランジスタ66のドレインは、基準出力(REFERENCE OUT)信号を供給し、かつダイオード接続のNチャネル・トランジスタ70のゲート及びドレインの両方に接続される。トランジスタ70のゲートは、トランジスタ68のゲートにノード78において接続される。トランジスタ70のソースは、Rの基準抵抗値を有する基準メモリセル74の第1端子に接続される。メモリ基準回路76は、トランジスタ66、トランジスタ70及び基準メモリセル74によって形成される。基準メモリセル74の第2端子はVSS電源電圧が印加される端子に接続される。基準メモリセル74の第1端子及び第2端子はそれぞれトランジスタ70及びVSS電源電圧端子に直接接続するか、または列選択回路及び/又は行選択回路(図示せず)を介して接続することができる。基準選択回路80の第1入力はVREF1信号に接続され、基準選択回路80の第2入力はVREF2信号に接続される。
動作状態では、VREF1によってトランジスタ66を既知の電圧でバイアスして基準電流IR1をトランジスタ66に流す。電流IR1によってさらに、ダイオード接続トランジスタ70をバイアスしてノード78に電圧を生じさせる。電流IR1をトランジスタ70を通して基準メモリセル74に流し続ける。トランジスタ68及び70を大きなゲート幅/長比を有する物理サイズとすることにより、ゲート/ソース電圧がトランジスタ68及び70のしきい値により近似できるようになっている。基準メモリセル74及びビットセル72の両端に印加される電圧は、ほぼ同じになる。ビットセル抵抗Rによって電流Iが生じる。通常動作においては、テスト制御信号によりVREF1がノード62に印加される。トランジスタ64はトランジスタ66と同じ構成となって、この場合、電流IR2が電流IR1と同じになるように設計される。ビット抵抗Rがロー状態になって抵抗Rが抵抗Rよりも小さくなると、電流Iは電流IR1よりも大きくなる。ビット出力の電圧は基準出力信号の電圧よりも小さくなる。他方、ビット抵抗Rがハイ状態になって抵抗Rが抵抗Rよりも大きくなると、電流Iは電流IR1よりも小さくなる。ビット出力の電圧は基準出力信号の電圧よりも大きくなる。
プロセスばらつきによりビット抵抗が変化する。ロー状態のビットには、基準値よりもわずかに小さいか、または等しい抵抗値を有し、標準のテストにおいて良品となる可能性があるものが幾つかある。同様に、ハイ状態の他のビットは、基準抵抗に近いか、またはわずかに大きい抵抗を有し、標準のテストにおいて境界で良品となる可能性がある。これらの弱ビットを選別するために、テスト制御信号によりテストモードを有効にして、基準選択回路80がVREF2をノード62に供給するようにする。適切なVREF2の値によって弱ビットが不良となる。メモリセル72は基準抵抗値に近いロー状態抵抗値を有して、IがIR2よりもほんのわずかだけ大きくなる可能性がある。VREF1よりも小さい値のVREF2を印加すると、IR2が大きくなり、弱ビットのIはIR2よりも小さくなり、弱ビットが不良となる。同様に、メモリセル72は基準抵抗値に近いハイ状態抵抗値を有して、IがIR2よりもほんのわずかだけ小さくなる可能性がある。VREF1よりも大きい値のVREF2を印加すると、IR2が小さくなり、弱ビットのIはIR2よりも大きくなり、弱ビットが不良となる。
図4は、図1に示すメモリ10の別の構成を示す。従って、図4と図1に共通する構成要素には同様な番号を付して比較ができるようにしている。メモリ基準回路81は、Pチャネル・トランジスタ82を有し、このトランジスタは電源電圧VDDが印加される端子に接続されるソースを有する。トランジスタ82のゲートは、同トランジスタのドレインに接続され、さらにトランジスタ20のゲート及びPチャネル・トランジスタ84のゲートに接続される。トランジスタ84のソースは、電源電圧VDDが印加される端子に接続される。トランジスタ82のドレインは、Nチャネル・トランジスタ88のドレインに接続される。第1基準電圧VREF1及び基準回路13のノード31は、トランジスタ88のゲート及びNチャネル・トランジスタ92のゲートに接続され、これらのゲートは互いに接続される。トランジスタ84のドレインは、基準出力端子及びトランジスタ92のドレインに接続される。トランジスタ88及び92の各々は、そのソースが互いに接続される。トランジスタ88のソースは、抵抗Rを有するハイ基準メモリセル90の第1端子に接続される。基準メモリセル90の第2端子は、VSS電圧端子に接続される。トランジスタ92のソースは、抵抗Rを有するロー基準メモリセル94の第1端子に接続される。基準メモリセル94の第2端子は、VSS電源電圧端子に接続される。点線で示すように、メモリセル90及び94は、VSS電源電圧端子とトランジスタ88,92それぞれの間に、列選択及び行選択回路(図示せず)によって接続される。図4のメモリの残りの回路は全て、図1に関して前に記載したように接続され、同じ部材番号が付されている。
動作状態では、メモリ基準回路81は図1のメモリ基準セル12と同じ機能を実行する。通常モードの動作では、テスト制御信号は、Vref1電圧入力がノード30に印加されるように設定される。従って、トランジスタ16,88及び92のゲートには、同じ電圧が印加される。トランジスタ16,88及び92は、大きなゲート幅/長比を有する同じ物理サイズとしているので、ゲート/ソース電圧はトランジスタ16,88及び92のしきい値電圧により近似することができる。従って、ビット抵抗R及び基準抵抗R及びRの両端には、ほぼ同じ電圧が印加される。ビット抵抗Rは、ロー抵抗状態及びハイ抵抗状態を有する。基準抵抗Rはロー抵抗状態のRと同じ様に形成され、基準抵抗Rはハイ抵抗状態のRと同じ様に形成される。並列接続の基準抵抗R及びRの両端に印加される電圧により、2Iの電流が生じる。電流Iはトランジスタ88及び92の各々を流れる。トランジスタ82がダイオード接続されている結果、トランジスタ82に流れる電流Iによってトランジスタ82のゲート及びドレインに現れる電圧が決まる。トランジスタ20及び84はトランジスタ82にミラー接続されているので、トランジスタ20及び84には、トランジスタ82に流れる電流Iがミラーされて電流Iと同じ電流が流れる。
ビット抵抗Rがロー抵抗状態にあると仮定する。すると、メモリセル14及びトランジスタ16を流れるビット電流Iは基準電流Iよりも大きくなる。その結果、ビット出力に現れる電圧は、基準出力に現れる電圧よりも低くなって、ロー抵抗状態にあることが判明する。
同様にして、ビット抵抗Rがハイ抵抗状態にあると仮定する。すると、メモリセル14及びトランジスタ16を流れるビット電流Iは基準セル28を流れる基準電流Iよりも小さくなる。その結果、ビット出力に現れる電圧は基準出力に現れる電圧よりも高くなって、ハイ抵抗状態にあることが判明する。
プロセスばらつきによってビット抵抗が変化する。ロー状態のビットには、基準値よりもわずかに小さいか、または等しい抵抗値を有し、標準のテストにおいて良品となる可能性があるものが幾つかある。同様に、ハイ状態の他のビットは、基準抵抗にほぼ等しいか、またはわずかに大きい抵抗を有し、標準のテストにおいて境界で良品となる可能性がある。これらの弱ビットを選別するために、テスト制御信号によりテストモードを有効にして、基準選択回路18がVREF2をノード30に供給するようにする。適切なVREF2の値によって弱ビットが不良となる。メモリセル14は基準抵抗値に近いロー状態抵抗値を有することにより、IがIよりもほんのわずかだけ大きくなる。VREF1よりも小さい値のVREF2を印加するとIが小さくなるので、弱ビットのIはIよりも小さくなり、弱ビットが不良となる。同様に、メモリセル14は基準抵抗値に近いハイ状態抵抗値を有することにより、IがIよりもほんのわずかだけ大きくなる。VREF1よりも大きい値のVREF2を印加するとIが大きくなるので、弱ビットのIはIよりも大きくなり、弱ビットが不良となる。
図5は図3のメモリ60の更に別の構成を示す。従って、図5及び図3に共通する構成要素には同様の番号を付して比較ができるようにしている。メモリ基準回路100は、Pチャネル・トランジスタ102を有し、このトランジスタはソースが電源電圧端子に接続され、この端子には電源電圧VDDが印加される。トランジスタ102のゲートは、基準回路77のノード63に、第1基準電圧VREF1に、さらに基準選択回路80の第1入力に接続される。トランジスタ102のドレインは、Nチャネル・トランジスタ106のドレインにノード105において接続される。トランジスタ106のゲートは、トランジスタ68のゲートに、かつトランジスタ106のドレインにノード105において接続される。トランジスタ106のソースは、高抵抗値Rを有する基準メモリセル112の第1端子に接続される。接続は直接、または列選択回路及び行選択回路(図示せず)のうちの一方または両方を介して行なわれる。基準メモリセル112の第2端子は、基準電圧端子に列選択回路及び行選択回路(図示せず)のうちの一方または両方を介して、或いは直接接続され、この基準電圧端子には電圧VSSが印加される。Pチャネル・トランジスタ104のソースは、電源電圧端子に接続され、この電源電圧端子にはVDDが印加される。トランジスタ104のゲートは、トランジスタ102のゲートに、かつ第1基準電圧VREF1に共通接続される。トランジスタ104のドレインは、基準出力信号を供給し、かつNチャネル・トランジスタ108のドレインに接続される。トランジスタ108のゲートは、ノード105に接続され、トランジスタ108のソースはトランジスタ106のソースにノード110において接続される。トランジスタ108のソースは、低抵抗値Rを有する基準メモリセル114の第1端子にも接続される。接続は直接、または列選択回路及び行選択回路(図示せず)のうちの一方または両方を介して行なわれる。基準メモリセル114の第2端子は、基準電圧端子に列選択回路及び行選択回路(図示せず)のうちの一方または両方を介して接続されて、この基準電圧端子には電圧VSSが印加される。
動作状態では、VREF1によってトランジスタ102及び104が既知の電圧でバイアスされてトランジスタ102及び104にそれぞれ等しい基準電流IR1が流れる。電流IR1によってさらに、ダイオード接続トランジスタ106がバイアスされてノード105に電圧が生じる。電流IR1はそれぞれトランジスタ106及び108を通って基準メモリセル112及び114に流れ続ける。トランジスタ68,106及び108は大きなゲート幅/長比を有する物理サイズとしているので、ゲート/ソース電圧がトランジスタ68,106及び108のしきい値電圧で近似できるものと仮定する。基準メモリセル112及び114及びビットセル72の両端子に印加される電圧は、ほぼ同じである。ビットセル抵抗Rにより電流Iが生じる。通常動作では、テスト制御信号によりVREF1がノード62に印加される。トランジスタ64はトランジスタ102及び104と同じ構成となるように設計されるので、この場合、電流IR2は電流IR1と同じになる。ビット抵抗Rがロー状態になって抵抗Rが抵抗Rと抵抗Rの平均よりも小さくなると、電流Iは電流IR1よりも大きくなる。ビット出力に現れる電圧は、基準出力信号の電圧よりも小さくなる。他方、ビット抵抗Rがハイ状態になって抵抗Rが抵抗Rと抵抗Rの平均よりも大きくなると、電流Iは電流IR1よりも小さくなる。ビット出力に現れる電圧は、基準出力信号の電圧よりも大きくなる。
プロセスばらつきによりビット抵抗が変化する。ロー状態のビットには、基準値よりもわずかに小さいか、または等しい抵抗値を有し、標準のテストにおいて良品となる可能性があるものが幾つかある。同様に、ハイ状態の他のビットは、基準抵抗に近いか、またはわずかに大きい抵抗を有して、標準のテストにおいて境界で良品となる可能性がある。これらの弱ビットを選別するために、テスト制御信号によりテストモードを有効にして基準選択回路80がVREF2をノード62に供給するようにする。適切なVREF2の値によって弱ビットが不良となる。メモリセル72が基準抵抗値に近いロー状態抵抗値を有することにより、IがIよりもほんのわずかだけ大きくなる可能性がある。VREF1よりも小さい値のVREF2を印加するとIR2が大きくなるので、弱ビットのIはIR2よりも小さくなり、弱ビットが不良となる。同様に、メモリセル72が基準抵抗値に近いハイ状態抵抗値を有することにより、IがIよりもほんのわずかだけ小さくなる可能性がある。VREF1よりも大きい値のVREF2を印加するとIR2が小さくなるので、弱ビットのIはIR2よりも大きくなり、弱ビットが不良となる。
図6は、図1,3,4及び5に示す基準回路(Reference Circuit)13及び77の別の構成を示し、基準回路13’または77’として示される。図1,3,4及び5の各々に関するこの別の構成をそのままコピーするのではなく、説明を簡単にするために一つの図のみを示している。従って、交互に参照できるように番号を付している。第1基準電圧VREF1は基準選択(Reference Selection)回路18,80の第1入力に接続される。第2基準電圧VREF2は基準選択回路18,80の第2入力、及びノード30,62に接続される。基準選択回路18,80の出力は、ノード31,63に接続される。テスト制御信号は、基準選択回路18,80の制御端子に接続され、入力VREF1または入力VREF2がノード31,63に基準選択回路18,80によって印加されるかどうかを制御する。
動作状態では、この別の構成においては、図1,3,4及び5の場合のように、VREF1基準電圧がノード31,63及びノード30,62の両方に印加されるのではなく、VREF2基準電圧が通常モードでノード31,63及びノード30,62に印加される。テストモードでは、図1,3,4及び5の場合のようにVREF1がノード31,63に、そしてVREF2がノード30,62に印加される。従って上記したように、動作面での機能はテストモードでは各実施形態に関して同じである。
ここで、少なくとも2つの判別可能な抵抗状態を持つセルを有するMRAM等のメモリ、及び読み出し時に不正確な値を供給する可能性のある弱ビットを特定するために使用される回路について記載してきたことを理解されたい。異なる基準電圧をセンスアンプ内で使用することにより、弱ビットの存在を、温度変動及び電源電圧変動のような外部要因を使用することなく、かつメモリのタイミング信号及びクロック信号を変更する必要を生じることなく、判明することができる。例示の構成では、本明細書に記載する方法によって論理回路及び第2基準電圧または電流を制御することにより、センスアンプがバランスしないようにする。その結果、本明細書に記載するメモリテスト回路によって動作状態における確実性が向上し、既知の方法によって明らかになっている、良品として紛れ込む可能性のある弱ビットによるエラーの発生が最小化される。本発明によって、良品と不良品の境にある抵抗を有するビットを検出することができるようになることにより、判別困難な弱メモリセルビットに起因するエラーを生じさせない確実性の高いメモリが得られる。
一旦、弱ビットが特定されると、メモリ冗長技術を使用することによりメモリを修復することができる。特定する弱ビットの数によって変わるが、メモリは冗長技術によって修復することができるか、または不十分な数の冗長セルしか残っていない場合には、メモリを不良とすることができる。
ここで、本明細書において基準選択(Reference Selection)回路18及び80により実現する基準電圧選択回路は、マルチプレクサ回路として用いるか、または種々の論理回路を使用して制御信号に応答して所定値の2つの基準電圧のうちの一方を供給する機能を実行する形で用いることができることを良く理解されたい。
本発明を実施する装置は、大部分がこの技術分野の当業者に公知の電子部品及び電子回路から構成されるので、回路の詳細については上の説明に必要と考えられる程度以上には説明しておらず、この程度の説明でも本発明の基本をなすコンセプトを理解し、評価することができ、かつ本発明の示唆を理解し難くする、或いは本発明の示唆の趣旨から外れることがないものと思われる。
これまでの明細書においては、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、請求の範囲に示す本発明の技術範囲から逸脱しない範囲において、種々の変形及び変更を為し得ることを理解できるであろう。例えば、本明細書が示唆する基準選択回路に使用する回路構成のセンスアンプを変えて種々の方法で機能させてデータをセンスすることができる。特定導電型のMOSFETを例示しているが、第1導電型(Nチャネル)を第2導電型(Pチャネル)に、またはその逆に切り替えて導電型を変更する、或いはトランジスタの導電型を変更して相互接続構造を形成することができることを良く理解されたい。種々の磁気抵抗ランダムアクセスメモリ構造を用いたメモリを使用することができる。磁気抵抗ランダムアクセスメモリに対する書き込み及び読み出しに必要な動作のタイプを変更し、この変更後の動作を本明細書が示唆する方法に従って使用することができる。従って、本明細書及び図は例示であって本発明を制限するものではないと考えられるべきであり、そして、このような変形の全ては本発明の技術範囲に含まれるべきものと考えられる。
効果、他の利点、及び問題解決法が特定の実施形態に関連する形で上記されてきた。しかしながら、効果、利点、問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にさせるすべての要素(群)が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴、或いは要素であると考えられるべきではない。本明細書で使用される「備える」、「備えている」という用語、または他のすべてのこれらの変形は、包括的な意味で用いられるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含む、ということではなく、明らかには挙げられていない、または、そのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。本明細書で使用される「1つ」という用語は「1つ」または「1つよりも多い」として定義される。本明細書で使用される「複数」という用語は「2つ」または「2つよりも多い」として定義される。本明細書で使用される「別の」という用語は「少なくとも2番目の」または「2番目に続く3番目以降の」として定義される。本明細書で使用される「含む」及び/又は「有する」という用語は「備える」(すなわち広義語)として定義される。本明細書で使用される「接続」という用語は、必ずしも直接にという意味ではなく、必ずしも機械的にという意味でもない。
弱ビットを特定する回路を有するメモリの一部の概略的な図。 本発明による、メモリの弱ビットを特定する方法を示すフローチャート。 弱ビットを特定する回路を有する別の実施形態のメモリの一部の概略的な図。 図1のメモリの別の実施形態の概略的な図。 図3のメモリの別の実施形態の概略的な図。 図1,3,4及び5に使用される基準回路の別の実施形態の概略的な図。

Claims (6)

  1. 少なくとも2つの抵抗状態を有するメモリであって、
    メモリセルと、
    第1基準メモリセルと、
    基準電圧選択回路であって、第1基準電圧が印加される第1入力と、第2基準電圧が印加される第2入力と、制御信号が印加される第3入力と、前記第1基準電圧または第2基準電圧のうちの一方を前記制御信号に基づいて供給する出力とを有する基準電圧選択回路と、
    第1導電型の第1トランジスタであって、前記メモリセルに接続される第1電流電極と、第2電流電極と、前記基準電圧選択回路の出力に接続され、前記第1基準電圧または第2基準電圧のうちの一方が印加される制御電極とを有する第1導電型の第1トランジスタと、
    第2導電型の第2トランジスタであって、前記第1トランジスタの第2電流電極に接続される第1電流電極と、第1電圧端子に接続される第2電流電極と、制御電極とを有する第2導電型の第2トランジスタと、
    第1導電型の第3トランジスタであって、前記第1基準メモリセルに接続される第1電流電極と、前記第1基準電圧が印加されるように接続される制御電極と、第2電流電極とを有する第1導電型の第3トランジスタと、
    第2導電型の第4トランジスタであって、前記第3トランジスタの第2電流電極に接続される第1電流電極と、前記第4トランジスタの第1電流電極及び前記第2トランジスタの制御電極に接続される制御電極と、前記第1電圧端子に接続される第2電流電極とを有する第2導電型の第4トランジスタと、を備えるメモリ。
  2. 請求項1記載のメモリは、更に、
    第2基準メモリセルと、
    第1導電型の第5トランジスタであって、前記第2基準メモリセルに、かつ、前記第3トランジスタの第1電流電極に接続される第1電流電極と、前記第3トランジスタの制御電極に接続される制御電極と、第2電流電極とを有する第1導電型の第5トランジスタと、
    第2導電型の第6トランジスタであって、前記第5トランジスタの第2電流電極に接続される第1電流電極と、前記第4トランジスタの制御電極に接続される制御電極と、前記第1電圧端子に接続される第2電流電極とを有する第2導電型の第6トランジスタと、を備えるメモリ。
  3. 少なくとも2つの抵抗状態を有するメモリをテストする方法であって、前記メモリは、前記少なくとも2つの抵抗状態のうちのいずれかの抵抗状態に書込み可能な一つのメモリセルと、第1トランジスタであって、前記メモリセルに接続される第1電流電極と、電圧端子に接続される第2電流電極と、制御電極とを有する第1トランジスタと、所定の抵抗値に書き込まれる基準メモリセルと、第2トランジスタであって、前記基準メモリセルに接続される第1電流電極と、前記電圧端子に接続される第2電流電極と、制御電極とを有する第2トランジスタと、を含み、
    前記少なくとも2つの抵抗状態のうちの第1抵抗状態を前記メモリセルに書き込むこと、
    第1基準電圧値を前記第2トランジスタの制御電極に供給し、前記第1基準電圧値とは異なる第2基準電圧値を前記第1トランジスタの制御電極に供給すること、
    前記第1基準電圧値及び第2基準電圧値を供給した後に、前記メモリセルが前記少なくとも2つの抵抗状態のうちの第1抵抗状態に書き込まれているかどうかを判定すること、を備える方法。
  4. 請求項3記載の方法は更に、前記メモリセルが前記少なくとも2つの抵抗状態のうちの第1抵抗状態に書き込まれているかどうかを判定した後に、
    前記第2基準電圧値を変更して変更済み第2基準電圧値を生成すること、
    前記第1基準電圧値とは異なる前記変更済み第2基準電圧値を前記第1トランジスタの制御電極に供給すること、
    前記変更済み第2基準電圧値を供給した後に、前記メモリセルが前記少なくとも2つの抵抗状態のうちの第1抵抗状態に書き込まれているかどうかを判定することを、備える方法。
  5. 請求項3記載の方法は更に、
    前記少なくとも2つの抵抗状態のうちの第2抵抗状態を前記メモリセルに書き込むこと、
    前記第1基準電圧値を前記第2トランジスタの制御電極に供給すること、
    前記第1及び第2基準電圧値とは異なる第3基準電圧値を前記第1トランジスタの制御電極に供給すること、
    前記第1及び第3基準電圧値を供給した後に、前記メモリセルが前記少なくとも2つの抵抗状態のうちの第2抵抗状態に書き込まれているかどうかを判定することを、備える方法。
  6. 請求項3記載の方法において、前記少なくとも2つの抵抗状態は高抵抗状態及び低抵抗状態を含み、前記少なくとも2つの抵抗状態のうちの第1抵抗状態が低抵抗状態である場合に、前記第2基準電圧値は前記第1基準電圧値よりも小さく、前記少なくとも2つの抵抗状態のうちの第1抵抗状態が高抵抗状態である場合に、前記第2基準電圧値は前記第1基準電圧値よりも大きい、方法。
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