JP2014175045A - Ｍｒａｍ感知基準トリミング方法とメモリ装置 - Google Patents

Ｍｒａｍ感知基準トリミング方法とメモリ装置 Download PDF

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Abstract

【課題】ＭＲＡＭ感知基準トリミング方法とメモリ装置を提供する。
【解決手段】具体例において、ビットラインに結合される操作ＭＲＡＭセル、基準ビットラインに結合される複数の基準ＭＲＡＭセル、および、ビットラインと基準ビットラインに結合されるセンス増幅器を含むＭＲＡＭモジュールを操作するのに用いられる基準電流を設定するトリミングプロセスが開示される。プロセスは、ビットライン参照電圧を、基準ビットラインに加えて、複数の基準ＭＲＡＭセルにより、個別の電流の合計から生成される基準セル電流を提供する工程を含む。基準セル電流が検出される。検出された基準セル電流が、ターゲット基準セル電流と異なるか判断する。検出された基準セル電流が、ターゲット基準セル電流とは異なると判断する場合、ビットライン参照電圧が変化する、または、センス増幅器の検知比率が変化する。
【選択図】図１Ａ

Description

この出願は、２０１３年３月１２日に出願された“Method and Apparatus for MRAM Sense Reference Timing”と題された米国特許仮出願番号61/777,170号から、合衆国法典第３５編第１１９条の下、優先権を主張するものであり、その内容は引用によって本願に援用される。
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気記憶素子を用いて、データを保存する不揮発性ランダムアクセスメモリ技術である。ＭＲＡＭは、絶縁薄膜により分離される磁性材料の二重層を有するメモリセルでデータを保存し、ＭＲＡＭセルの磁気トンネル接合（“ＭＴＪ”または“ＭＴＪ素子”）を定義する。二層は、固定磁界アライメント方向で永久に磁化される磁気層（この層はピン層と称される）、および、可変磁化磁気層（この層は自由層と称される）を含む。可変磁化磁気層は、永久磁気層に相対する二配向性のひとつに磁化される。二個の配向性は、ＭＴＪ（magnetic tunnel junction）の重層により、はっきりと異なる直列抵抗により特徴付けられる。可変層の磁界配向性は永久磁石層（平行）と同じようにアラインされる、または、可変層の磁界は永久磁石層（逆平行）と正反対でアラインされる。平行配列状態は相対して低い抵抗、逆平行配列状態は高い抵抗を有する。
ＭＲＡＭセルの二状態が、それらの相対的に高い又は低い抵抗（ＲＨ ａｎｄ ＲＬ）から感知され、メモリに保存されるビットの異なるニ値論理値を示す。参照電圧がＭＲＡＭセルに加えられ、生成されたセル電流が用いられて、セルが、低抵抗状態または高抵抗状態にあるかを判断する。このために、通常は、センス増幅器が用いられて、セル電流と基準電流を比較する。
本発明は、ＭＲＡＭ感知基準トリミング方法とメモリ装置を提供することを目的とする。
本発明は、具体例において、ビットラインに結合される操作ＭＲＡＭセル、基準ビットラインに結合される複数の基準ＭＲＡＭセル、および、ビットラインと基準ビットラインに結合されるセンス増幅器を含むＭＲＡＭモジュールを操作するのに用いられる基準電流を設定するトリミングプロセスを開示する。プロセスは、ビットライン参照電圧を、基準ビットラインに加えて、複数の基準ＭＲＡＭセルにより、個別の電流の合計から生成される基準セル電流を提供する工程を含む。基準セル電流が検出される。検出された基準セル電流が、ターゲット基準セル電流と異なるかを判断する。検出された基準セル電流が、ターゲット基準セル電流とは異なると判断すると、ビットライン参照電圧を変化し、または、センス増幅器の検知比率を変化する。
本発明によるＭＲＡＭ感知基準トリミング方法とメモリ装置によれば、基準セル電流を検出し、検出された基準セル電流が、ターゲット基準セル電流と異なるかを判断する。検出された基準セル電流が、ターゲット基準セル電流とは異なると判断すると、ビットライン参照電圧を変化し、または、センス増幅器の検知比率を変化させることができるものである。
この発明の目的と特徴を、以下図面を参照して説明する。
本発明の実施例による回路図である。 実施例による検知比率を変化させる技術を示す回路図である。 実施例によるグループ化セルの技術を示す回路図である。 いくつかの参照セルは特定状態で固定されている、ロウ-カラム配置下の対の参照セルを示す説明図である。 実施例による参照セルパターン化技術を示す説明図である。 実施例による基準トリミングセルの追加セットを用いた説明図である。 実施例によるプロセスのフローチャートである。 実施例による別のプロセスのフローチャートである。 実施例による別のプロセスのフローチャートである。
本開示中、ある実施例の説明は、図面と併せて参照することによって明らかとなり、これらの図面は本書の一部を成す。連接、結合、および類似する用語、例えば、「連結」「相互接続」は、構造が、中間構造により直接または間接的に、別の構造に固定または結合する関係を示し、特に明確な記述がなければ、移動または固定可能な連接や関係を含む。同様に、電気的接続および類似する用語、たとえば、「結合」「相互接続」は、明確な記述がない限り、構造が、中間構造により直接または間接的に、別の構造と通信する関係を示す。
図１Ａは、本発明の一実施例による回路図である。ＭＲＡＭセル１１０がビットラインＢＬと供給ラインＳＬ間に結合される。セル１１０は、二状態のうちのひとつである（高抵抗Ｒまたは低抵抗ＲＬに対応する）磁気トンネル接合（ＭＴＪ）を含み、セル１１０は一ビットのデータを保存する。セル１１０の状態を感知するため、図１Ａに示されるように、第一参照電圧ＶＲＥＦを加える。別の入力端子に結合されるＢＬにより、一入力端子でＶＲＥＦを受信する増幅器１２０が、フィードバック設定に提供される。増幅器１２０は、ＢＬに結合されるＮＭＯＳトランジスタＭ１を駆動する。加えられた参照電圧ＶＲＥＦのため、セル電流ＩＣＥＬＬがセル１１０を流れる。セル電流ＩＣＥＬＬが基準電流ＩＲＥＦと比較され、基準ビットラインＲＢＬに結合される一対の基準メモリセル１３０ａ，１３０ｂ（基準対１３０）に基づいて生成される。基準対１３０の抵抗はＲＰＡＩＲと称される。参照セル１３０ａ，１３０ｂを用いて、基準電流を提供する。一方、セル１１０を用いて、ビットを、ＭＲＡＭの一部として保存するので、セル１１０は操作セルと称される。基準対中の一セル（たとえば、参照セル１３０ａ）はＲＨに設定され、その他（たとえば、参照セル１３０ｂ）はＲＬに設定される。図１Ａに示されるように、フィードバック設定中に提供されて、ＮＭＯＳトランジスタＭ２を駆動する増幅器１２０ｂを用いて、第二参照電圧ＶＲＥＦ２を基準対中の各セルに加える。その結果、基準電流ＩＲＨとＩＲＬは、それぞれ、高低抵抗の参照セル１３０ａ，１３０ｂを流れ、それらの合計（即ち、ＩＲＥＦ）がＩＣＥＬＬに対して比較される。ミラー型比較器であるセンス増幅器１４０は入力１４２と１４４を受信して、ＭＲＡＭセル１１０の状態を示す感知結果１５０を生成する。
それらのセルが、それぞれ、高および低抵抗状態に設定されるとき、プロセス変化により、参照セル１３０ａと１３０ｂの抵抗が変化する。その結果、ＩＲＥＦはターゲットレベルから離れて変化する。ある実施例中、テスト段階（ＭＲＡＭシステムをテストするため）で、ＶＲＥＦ２がトリムされて（即ち、調整）、ＩＲＥＦ中のこのような変動を補償する。基準電流ＩＲＥＦはオームの法則に従う：ＩＲＥＦ＝ＶＲＥＦ２／ＲＰＡＩＲ。よって、ＲＰＡＩＲが予期より低いと検出される場合（たとえば、プロセス変化のため）、ＶＲＥＦ２が、補償として高くトリムされる（調整される）ので、ＲＢＬで電圧を調整する。その結果、信頼性のある基準電流が設定され、センス増幅器の出力の信頼性を増加する（感知結果１５０）。
センス増幅器１４０は、いくつかのセンス増幅器のひとつで、各センス増幅器は、個別の入力／出力（Ｉ／Ｏ）装置に関連し、各センス増幅器は、自身の基準電流ＩＲＥＦを有する。ある実施例中、ＶＲＥＦ２がトリムされて、感知基準電流を全体的に調整し、たとえば、スイッチを用いて、個別のＩ／Ｏ装置に関連するＶＲＥＦ２ラインを接続する。或いは、各Ｉ／Ｏ−装置を基準として、ＶＲＥＦ２がトリムされて、感知基準電流を調整する。
ある実施例中、トリミング参照電圧ＶＲＥＦ２（よって、ＲＢＬで電圧を調整する）よりは、むしろ検知比率が変化して、ＩＲＥＦ中の変動を補償する。たとえば、Ｉ＿ＲＬとＩ＿ＲＨのターゲット値が、それぞれ、１０μＡと３０μＡであると仮定する。その後、ターゲット基準電流レベルは、１０μＡと３０μＡの真ん中で（即ち、２０μＡ）、セル電流ＩＣＥＬＬは、このターゲット基準電流レベルより高いか低くなるように決定される。検知比率は、通常、２：１で、重み付け係数１／２が、センス増幅器１４０の入力１４４に加えられる（即ち、ＩＲＥＦ、Ｉ＿ＲＨとＩ＿ＲＬの合計を２で割る）。プロセス変化によって、基準対１３０の抵抗はその期待値から変化し、この例では、公称値４０μＡに代わって、ＩＲＥＦは５０μＡになる。検知比率２：１が続けて用いられる場合、基準電流レベル５０／２＝２５μＡが３０μＡに近すぎて（１０μＡと３０μＡ間の真ん中ではなく）、湾曲し、感知結果１５０の信頼性を低下させる。基準対１３０の変化した抵抗を補償するため、検知比率が、たとえば、２：１に代わって５：２に設定することにより変化する。検出された基準セル電流とターゲット基準セル電流間の比率はＭ：１、Ｍ＝５／４＝１．２５、元の検知比率（２／１）に１．２５を乗じて、２．５／１（即ち、５：２）を得る。５：２の検知比率により、ＩＲＥＦは２／５により重み付けられ、再度、２０μＡのレベルを得て、適当な感知機能を確保する。検知比率が全体的に調整される（即ち、全センス増幅器に対し）または各−Ｉ／Ｏ−装置を基準として調整を行う（即ち、特定のＩ／Ｏ装置に関連するセンス増幅器を調整）。
検知比率がどのように変化するかについて、図１Ｂに示されている。スイッチＳ１とＳ２は、任意のＰＭＯＳトランジスタＭ９とＭ１３が用いられるかを判断する。各数のこのようなＰＭＯＳトランジスタを用いて、各種方法で、個々の電流を調整する。これらのトランジスタのひとつを加えることにより（適切なスイッチが閉じられる時）、電流が増加する。個別のトランジスタＭ９，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ１３の幅が、各トランジスタのソースとドレイン端子間を伝導する電流の大きさを決定する。
たとえば、トランジスタＭ９，Ｍ１０，Ｍ１１，Ｍ１２、およびＭ１３は、電流Ｉｂａｓｅを各Ｍ１０，Ｍ１１とＭ１２ソースとドレイン端子間に流すことができ、電流０．１＊Ｉｂａｓｅを任意のＰＭＯＳトランジスタＭ９，Ｍ１３のそれぞれのソースとドレイン端子間に流すことができる幅を有する。よって、スイッチＳ１および／またはＳ２が閉じられるかどうかに基づいて、Ｍ９とＭ１３が検知比率の微調整を行う。たとえば、スイッチＳ１とＳ２が共に開く場合、公称検知比率（２＊Ｉｂａｓｅ）／（Ｉｂａｓｅ）＝２：１が達成される。スイッチＳ１とＳ２両方を閉じる場合、検知比率は（２．１＊Ｉｂａｓｅ）／（１．１＊Ｉｂａｓｅ）＝２．１／１．１に調整される。切替可能に選択される異なる数量の任意のＰＭＯＳレジスタ（たとえば、Ｍ９とＭ１３）、または、それらのトランジスタの異なる幅が用いられて、各種オプションを提供して、検知比率を所望の解像度に制御する。同じトランジスタサイズ（幅）が、各トランジスタＭ９，Ｍ１０，Ｍ１１，Ｍ１２とＭ１３に用いられる場合、近接するスイッチＳ１とＳ２は、検知比率を３：２にする。任意のＰＭＯＳトランジスタが任意のサイズ、分子と分母の任意の組み合わせなので、どの検知比率も達成可能である。
ＮＭＯＳトランジスタＭ１４，Ｍ１５、および、Ｍ１８が、ビットライン電圧のクランピングに用いられる。たとえば、０．８Ｖが各トランジスタＭ１４，Ｍ１５とＭ１８に加えられ、ビットラインＢＬの電圧、約０．８Ｖ−Ｖｔ、Ｖｔがこれらのトランジスタのターンオン電圧となる。このビットライン電圧は、異なる電圧または電流条件に基づいて変化する。トランジスタＭ１６、Ｍ１７およびＭ１９が、各種ビットラインのひとつとして選択される。たとえば、３２個のビットライン（または、その他の数量のビットライン）が用いられ、Ｍ１６、Ｍ１７およびＭ１９のゲートの信号を確立することにより、ひとつのビットラインが選択される。
よって、各実施例において、センス増幅器１４０のビットライン参照電圧（ＲＢＬの電圧）、または検知比率を変化して、ターゲット基準セル電流と異なる基準セル電流を補償する。
図２Ａは、ロウ-カラム配置下の対の参照セルを示し、いくつかの参照セルは特定状態で固定される。図２Ａは、１２対の参照セル（１２個の基準対）を示す。各基準対は、“−ｉ−ｊ”形式の接尾辞で表示される。ロウとカラムのアレイに配列される複数のセルを有するＭＲＡＭにとって、“ｉ”はロウインデックス、“ｊ”はカラムインデックスである。各基準対において、１セルは“ａ”で示され、その他は“ｂ”で示される。よって、図２Ａの左上の基準対は、参照セル２３０ａ−１−１と２３０ｂ−１−１を含み、右下の基準対は、参照セル２３０ａ−４−３と２３０ｂ−４−３を含むことになる。任意の数量のロウとカラムが用いられる。各基準対が用いられて基準電流を提供し、アレイ中の対応するＭＲＡＭセルのセル電流と比較する。理想的に、図１Ａに関する記述のように、各基準対中、一参照セルがＲＨに設定され、別の参照セルがＲＬに設定される。図２Ａ中の第一および第三カラムは、参照セルが、所定の割り当てられた状態と一致するような状況を示す。よって、所定パターンにしたがって、第一状態（たとえば、ＲＨ）が、各対中のセル（たとえば、図２Ａのカラム１の各対の左で示されるセル）の第一位置のひとつに割り当てられ、第二状態が、各対中のセル（たとえば、カラム１中の各対の右に示されるセル）の第二位置のひとつに割り当てられる。
プロセスの欠点のため、たとえば、いくつかの参照セルは“固定（stuck）”ビットとなるか、または、悪い状態に書き込まれる。たとえば、図２Ａ中、固定ビットが囲まれる。よって、所望のＲＨ−ＲＬ対に代わって、第二カラム中の基準対は（第一ロウから第四ロウ）：ＲＨ−ＲＨ（参照セル２３０ｂ−１−２がＲＨ状態で固定される。このため、ＲＬに書き込むことができない）、ＲＬ−ＲＬ（参照セル２３０ａ−２−２と２３０ｂ−２−２両方がＲＬ状態で固定されるので），ＲＬ−ＲＬおよびＲＨ−ＲＨ。その結果、これらの基準対中のセルの合併は、異なる状態の２セルではなく、単一状態の２セルが合併されるので、通常、正確な（ターゲット）基準電流レベルを生成しない。
図２Ｂは、ある実施例による参照セルパターン技術を示す説明図である。図２Ｂに示すように、固定されない参照セルである“補償セル”は、同じロウの固定ビットに効果的な補償となる値で書き込まれる。これらの補償セルが、固定ビットの補償に用いられなかった場合、補償セルは、通常、これらの値で書き込まれない（図２Ａを参照）。補償セルは、図２Ｂ中、斜めのストライピングで示される。第一ロウ（図２Ｂの上部）によって参照セル２３０ｂ−１−２の状態を読み出すと共に、この状態がＲＨである。図２Ａの第一カラムに示されるパターンに適したＲＬではないと判断することにより、参照セル２３０ｂ−１−２中の固定ビットＲＨを検出する。ＲＬが補償セル２３０ａ−１−２に書き込まれて、セル２３０ｂ−１−２の固定ビットを補償する。つまり、書き込み操作がセル２３０ａ−１−２で初期化されて、そのセルの状態を変化させる（この例では、ＲＨからＲＬ）。基準対２４０中に、今、１ＲＬセルと１ＲＨセルがあるので、これらの二個の参照セルが合併して、セル２３０ａ−１−２が既に（元は望まれていた）ＲＨに書き込まれている、および、セル２３０ｂ−１−２が既にＲＬに書き込まれている場合と同じ基準電流を生成する。
第二ロウで、第二カラム（セル２３０ａ−２−２と２３０ｂ−２−２）中の両セルはＲＬで固定されるので、上述の技術（対２４０）は不十分である。この場合、セル２３０ａ−２−２と２３０ｂ−２−２は、同じロウ中にあるセル２３０ａ−２−１と２３０ｂ−２−１と同じグループとなり、セル２３０ｂ−２−１（通常はＲＬに書き込まれる）がＲＨに書き込まれて、第二カラムの固定ＲＬを補償する。よって、セル２３０ｂ−２−１は補償セルである。セル２３０ａ−２−１もＲＨに書き込まれる（図２Ａに示されるように、正常に、書き込まれる）。グループ２４２中のセル（２個のＲＨセルと２個のＲＬセルを含む）は合併して、正確な基準電流を生成する。
同様に、そのグループ中のセルが合併する時、第三ロウで、ＲＨが補償セル２３０ｂ−３−２に書き込まれて、基準対２４４が正確な基準電流を生じ、第四ロウで、ＲＬが補償セル２３０ａ−４−３に書き込まれて、グループ２４６が正確な基準電流を生じる。ある実施例中、所定のロウ所定のカラムの固定ビットを補償し、同じロウ中の隣接するカラムからの補償セルが用いられる；別の具体例において、同じロウ中の非隣接カラムから、補償セルが用いられる。二個の基準対がグループ２４６にグループ化されるが、同様に、二個を超える基準対がグループ化される。
図２Ｂは、ワードライン、および、どのように、各種参照セルが合併して、グループ化することも示す。図２Ｂ中のロウは、ワードラインＷＬ１，…，ＷＬ４に関連する。操作セル２５０−１−１，２５０−２−１，２５０−３−１、および、２５０−４−１が、第一カラム中に示される；図式の便宜のため、図示されていないが、類似の操作セルが別のカラムに含まれる。同様に、図式の便宜のため、図２Ｂ中では、ワードラインが全カラムに延伸することが示されていない。第一カラムで、選択されたワードラインに基づいて、トランジスタＭ３が操作セルに結合され、トランジスタＭ４が基準対に結合される。センス増幅器２７０−１は、操作セルからのセル電流と基準対からの基準電流を比較する。図２Ｂに示されるように、類似のトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８、およびセンス増幅器２７０−２，２７０−３が、別のカラムで提供される。よって、各カラムは、個別のＩ／Ｏ装置に関連する。クランプ電圧ＶＣＬＡＭＰは、トランジスタＭ３，…，Ｍ８を駆動する。たとえば、トランジスタ、伝送ゲート、または別のタイプのスイッチとして実行される。スイッチ２６０−１と２６０−２は、参照セルを合併して、グループ化２４２と２４６を提供することができるようにする。たとえば、スイッチ２６０−１が閉じられ、スイッチ２６０−２が開き、グループ化２４２を実行する。この結合技術により、各種参照セル（各種カラム中の参照セル）に対応するセンス増幅器入力が一緒に結合される。
図１Ｃは、ある実施例による合併／グループ化セルの技術を示す回路図である。スイッチＳ３を閉じると、第一カラム中の対の参照セル１３０ａ−１，１３０ｂ−１を第二カラム中の対の参照セル１３０ａ−２，１３０ｂ−２と合併する。図２Ｂ中の各スイッチ２６０−１と２６０−２は、スイッチＳ３としての役割を果たす。図１Ｃは、図２Ｂに示されない追加のスイッチＳ４を示す図である。スイッチＳ４が閉じる時、個別のカラムからの電流ミラーが一緒に結合される。よって、各種実施例において、ビットラインが合併されるおよび／または電流ミラーが合併される。
一般に、各数量の補償セルは、基準電流レベルを上向きか下向きにトリムするのに用いられる。トリミング前、基準電流レベルは：Ａ＝Ｉ＿ＲＨ０＋…＋Ｉ＿ＲＨｎ＋Ｉ＿ＲＬ０＋…＋Ｉ＿ＲＬｎ）／２ｎにより指定されると仮定し、ｎはＩ／Ｏ装置の数量である。トリミング後、基準電流レベルは：Ｂ＝（Ｉ＿ＲＨ０＋…＋Ｉ＿ＲＨｎ−ｋ＋Ｉ＿ＲＬ０＋…＋Ｉ＿ＲＬｎ＋ｋ）／２ｎにより指定され、ｎはＩ／Ｏ装置の数量、ｋは整数トリミング要素である。
図２Ｃは、ある具体例による基準トリミングセルの追加セットを用いた説明図である。基準トリミングセルは、各操作ビットセルに関連する。たとえば、基準トリミングセル２８０−１−２は操作セル２５０−１−２と関連し、第一ロウと第二カラムにある。図２Ｃに示されるように、各基準トリミングセルが、ＲＨまたはＲＬに設定され、選択的に（たとえば、トランジスタにより）、抵抗ＲＴＲＩＭを有するレジスタに結合される。図２Ｃの例において、参照セル２３０ａ−１−１、２３０ｂ−１−１、２３０ａ−１−２、および、２３０ｂ−１−２は、それぞれ、抵抗ＲＨ，ＲＬ，ＲＨ，およびＲＬを有し、トリムセル２８０−１−１と２８０−１−２は、それぞれ、抵抗ＲＸ１とＲＸ２を有する。この例中、セル２３０ａ−１−１と２３０ａ−１−２の電流はＩＲＨ＝ＶＢＬ／ＲＨ、セル２３０ｂ−１−１と２３０ｂ−１−２の電流はＩＲＬ＝ＶＢＬ／ＲＬ、ＶＢＬは、読み取り操作のビットライン電圧である。よって、カラムＩ／Ｏ１とＩ／Ｏ２の基準電流（たとえば、個別のＩ／Ｏ装置に対応する各カラムを有する）は、ＩＷＩＴＨ−ＴＲＩＭ＝［２＊ＶＢＬ／ＲＨ＋２＊ＶＢＬ／ＲＬ＋ＶＢＬ／（ＲＸ１＋ＲＴＲＩＭ）＋ＶＢＬ／（ＲＸ２＋ＲＴＲＩＭ）］／２により与えられる。
トリムセル２８０−１−１と２８０−１−２が用いられない場合、本来の電流を考慮する。この本来の電流は、ＩＮＯ−ＴＲＩＭ＝２＊ＶＢＬ／ＲＨ＋２＊ＶＢＬ／ＲＬである。ＩＮＯ−ＴＲＩＭがＩＲＬに近すぎる場合（即ち、大き過ぎる）、ＲＸ１とＲＸ２はＲＨと等しく設定されて、基準電流を減少させる（合併後）。一方、ＩＮＯ−ＴＲＩＭがＩＲＨに近すぎる場合（即ち、小さすぎる）、ＲＸ１とＲＸ２がＲＬに等しく設定されて、基準電流を増加する（合併後）。
基準対（対の参照セル）と基準トリミングセルを合併することにより、基準電流レベルを調整する付加的なフレキシブル性(良い解像度)が得られる。図２Ｂ中、補償セルとグループ化が用いられ（たとえば、１ロウ、または、各ロウに対し）、図２Ｂに示される技術と比較して、図２Ｃに示される技術は拡張機能を提供するものである。
各実施例において、トリミング（たとえば、図２Ｂ−図２Ｃ中、ビットライン参照電圧または検知比率またはパターンベースのトリミング等を変化させることにより）は、「テスト段階で、たとえば、テープアプトまたは最終パッケージの前に、ＭＲＡＭシステムがテストされるときに、発生する。トリミングが、吹き付け結合により、または、余分なメモリアレイストレージ（たとえば、余分なトランジスタ）を用いて実施されて、トリミング情報を保存する。
本発明の各種具体例は、たとえば、固定を補償する、または基準ビットを間違って書き込むことにより、ＭＲＡＭコンポーネンツのプロセス変化に関連する悪影響を緩和することができる。よって、同じ読み取りマージンが得られて、状態（“０”または“１”）を読み取り、ＭＲＡＭシステムの読み取り産出、および、読み取り操作の信頼性を改善することができる。
図３は、ある実施例によるトリミングプロセスのフローチャートである。プロセス３００は、ビットライン（たとえば、ＢＬ）に結合される操作ＭＲＡＭセル（たとえば、セル１１０）、基準ビットライン（たとえば、ＲＢＬ）に結合される複数の基準ＭＲＡＭセル（たとえば、参照セル１３０ａ，１３０ｂ）、および、ビットラインと基準ビットラインに結合されるセンス増幅器（たとえば、センス増幅器１４０）を含むＭＲＡＭモジュールを操作するのに用いられる基準電圧を設定する。プロセスは、ビットライン参照電圧（工程３１０）を、基準ビットラインに加えて、複数の基準ＭＲＡＭセルにより、個別の電流の合計により形成される基準セル電流（たとえば、ＩＲＥＦ）を提供する工程を有し、基準セル電流が検出される（工程３２０）。検出された基準セル電流が、ターゲット基準セル電流と異なるかを判断する（工程３３０）。検出された基準セル電流が、ターゲット基準セル電流と異なると判断する場合、ビットライン参照電圧が変化する、またはセンス増幅器の検知比率が変化する（工程３４０）。
図４は、ある実施例によるプロセスのフローチャートである。プロセス４００は、ロウとカラムのアレイに配列された対の基準ＭＲＡＭセルを含む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）によって実行される。このとき、所定の割り当てられた状態と一致しないので、一対の参照セル（たとえば、対２４０）中の参照セル（たとえば、セル２３０ｂ−１−２）のひとつの状態を検出する（工程４１０）。そして、書き込み操作を初期化して（工程４２０）、最初の一対の別の参照セル（たとえば、セル２３０ａ−１−２）の状態に変化させる。
図５は、ある実施例によるプロセスのフローチャートである。プロセス５００は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）によって実行される。メモリは、ロウとカラムのアレイに配列される対の基準ＭＲＡＭセル、および個々の対の参照セルに関連する基準トリミングセルを有している。各セルは、それぞれ、第一および第二抵抗に対応する第一状態または第二状態（たとえば、ＲＬとＲＨ）に設定することができる。少なくとも一ロウに対し、工程５１０、５２０、５３０、５４０に対応する処理が実行される。このロウ（少なくとも１ロウ）中の各対中の参照セルに基づいて、基準セル電流が決定される（工程５１０）。基準セル電流が、第二状態に関連する第二電流（たとえば、Ｉ＿ＲＨ）より、第一状態に関連する第一電流（たとえば、Ｉ＿ＲＬ）に近いと判断すると（工程５２０）、前記ロウ中のひとつ以上の基準トリミングセルが第二状態に設定される（工程５３０）。そして、対のこのロウの参照セル、および、対のこのロウに関連する基準トリミングセルが合併される（工程５４０）。
ある実施例は、ビットライン（たとえば、ＢＬ）に結合される操作ＭＲＡＭセル（たとえば、セル１１０）、基準ビットライン（たとえば、ＲＢＬ）に結合される複数の基準ＭＲＡＭセル（たとえば、参照セル１３０ａ，１３０ｂ）、および、ビットラインと基準ビットラインに結合されるセンス増幅器（たとえば、センス増幅器１４０）を含むＭＲＡＭモジュールを操作するのに用いられる基準電流を設定するトリミングプロセスを有している。このプロセスは、ビットライン参照電圧を、基準ビットラインに加え、複数の基準ＭＲＡＭセルにより、個別の電流の合計により形成される基準セル電流（たとえば、ＩＲＥＦ）を提供する工程を有し、基準セル電流が検出される。検出された基準セル電流が、ターゲット基準セル電流と異なるかを判断する。検出された基準セル電流が、ターゲット基準セル電流と異なると判断すると、ビットライン参照電圧を変化するか、またはセンス増幅器の検知比率を変化する。
幾つかの実施例は、ロウとカラムのアレイに配置される対の基準ＭＲＡＭセルを含む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）によって実行されるプロセスを有し、一対の参照セル（たとえば、対２４０）中の参照セルのひとつの状態（たとえば、セル２３０ｂ−１−２）が、所定の割り当てられた状態と一致しないことが検出されると、書き込み操作を初期化して、第一対の別の参照セルに状態を変化させる（たとえば、セル２３０ａ−１−２）。
幾つかの実施例は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）で実行されるプロセスを有している。メモリは、ロウとカラムのアレイに配列された対の基準ＭＲＡＭセル、および、個々の対の参照セルに関連する基準トリミングセルを有している。各セルは、それぞれ、第一および第二抵抗（たとえば、ＲＬとＲＨ）に対応する第一状態または第二状態に設定できる。少なくとも１ロウにとって、各種処理が行われる。このロウ（少なくとも１ロウ）中の各対中の参照セルに基づいて、基準セル電流が決定される。基準セル電流が、第二状態に関連する第二電流（たとえば、Ｉ＿ＲＨ）より、第一状態に関連する第一電流（たとえば、Ｉ＿ＲＬ）に近いと判断すると、前記ロウ中のひとつ以上の基準トリミングセルが第二状態に設定される。そして、対のこのロウの参照セル、および、対のこのロウに関連する基準トリミングセルが合併される。
ある実施例中、メモリ装置は、ロウとカラムのアレイに配列される複数の操作磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル（たとえば、セル２５０−１−１，２５０−２−１等）、各対が、対応する操作セルと同じロウとカラムに対応する複数の対の基準ＭＲＡＭセル（たとえば、一対が参照セル２３０ａ−１−１と２３０ｂ−１−１を含み、別の対が参照セル２３０ａ−２−１と２３０−ｂ−２−１を含む等）、個別のカラムに関連する複数のセンス増幅器（たとえば、センス増幅器２７０−１，２７０−２等）、および、個別のロウを選択するように設定される複数のワードライン（たとえば、ワードラインＷＬ１，ＷＬ２等）を有している。対の参照セルの第一サブセットは所定パターンに符合し、所定パターンは、第一サブセット中の参照セルの各対中で、第一状態を、第一位置に位置するＭＲＡＭセルに分配すると共に、第二状態を、第二位置に位置するＭＲＡＭセルに分配する：第一サブセット中にない対（たとえば、ペアは、参照セル２３０ａ−１−２−と２３０ｂ−１−２を含む）は所定パターンに符合せず、第一状態で固定される一セル（この例では、セル２３０ｂ−１−２はＲＨ状態に固定される）および第二状態に設定される別のセル（この例では、セル２３０ａ−１−２はＲＬ状態に設定されて、固定セル２３０ｂ−１−２を補償する）を有している。
ある実施例中、メモリ装置は、ロウとカラムのアレイに配列される複数の操作磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル（たとえば、セル２５０−１−１，２５０−２−１等）、各対が、対応する操作セルと同じロウとカラムに対応する複数の対の基準ＭＲＡＭセル（たとえば、対は、参照セル２３０ａ−１−１と２３０ｂ−１−１を含み、別の対は、参照セル２３０ａ−２−１と２３０−ｂ−２−１等を含む）、個別のカラムに関連する複数のセンス増幅器（たとえば、センス増幅器２７０−１，２７０−２等）、および、個別のロウを選択するように設定される複数のワードライン（たとえば、ワードラインＷＬ１，ＷＬ２等）を有している。対の参照セルの第一サブセットは所定パターンに適合し、所定パターンは、第一状態と第二状態を、前記第一サブセットの各対のそれぞれ、第一位置と第二位置の参照セルに割り当てる。第一サブセットをばらばらに形成する対の第二サブセットは第一対と第二対を有し、第一対は、第一状態で固定される二個の参照セル（たとえば、ＲＨ状態で固定される参照セル２３０−ａ−４−２と２３０ｂ−４−２）を有し、第二対は、第二状態の二個の参照セルを有して（たとえば、ＲＬ状態にある参照セル２３０ａ−４−３と２３０ｂ−４−３）、第一および第二対が一緒に合併される。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１１０ ＭＲＡＭセル
１２０、１２０b 増幅器
１３０ 基準メモリセル基準対
１３０ａ，１３０ｂ、１３０a―１、１３０b―２ 参照セル
１４０、１４２、１４４ センス増幅器
１５０ 感知結果
２３０ａ−１−１、２３０ｂ−１、２３０ｂ−１−２、２３０ａ−２−１、２３０ａ−２−２、２３０ｂ−２−１、２３０ｂ−２−２、２３０a−４−３、２３０b−４−３ 参照セル
２４２、２４６ グループ
２４４ 基準対
２５０−１−１、２５０−２−１、２５０−３−１、２５０−４−１ 操作セル
２７０−１、２７０−２、２７０−３ センス増幅器
２６０−1、２６０―２ スイッチ
２８０−１−１、２８０−１−２ トリムセル
３００、４００ プロセス

Claims (10)

  1. ビットラインに結合される第一磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、基準ビットラインに結合される複数の基準ＭＲＡＭセル、および、前記ビットラインと前記基準ビットラインに結合されるセンス増幅器を含むＭＲＡＭモジュールを操作するのに用いられる基準電流を設定するＭＲＡＭ感知基準トリミング方法であって、
    ビットライン参照電圧を、前記基準ビットラインに加えて、複数の前記基準ＭＲＡＭセルにより、個別の電流の合計により形成される基準セル電流を提供する工程と、
    前記基準セル電流を検出する工程と、
    検出された前記基準セル電流が、ターゲット基準セル電流と異なるかを判断する工程と、
    検出された前記基準セル電流が、前記ターゲット基準セル電流と異なると判断した場合、前記センス増幅器の前記ビットライン参照電圧と検知比率のひとつを変化させる工程と、
    を含むことを特徴とするＭＲＡＭ感知基準トリミング方法。
  2. 前記ビットライン参照電圧は、配置される第一増幅器の第一入力端で、制御参照電圧を変化させることにより変化して、スイッチを制御し、前記スイッチが設置されて、選択的に前記基準ビットラインと前記センス増幅器を結合し、前記第一増幅器の第二入力端は前記基準ビットラインに結合されることを特徴とする請求項１に記載のＭＲＡＭ感知基準トリミング方法。
  3. 検出された前記基準セル電流が、前記ターゲット基準セル電流と異なると判断する工程は、検出された前記基準セル電流と前記ターゲット基準セル電流の比率をＭ：１に決定し、前記検知比率は係数Ｍを乗じる工程を含むことを特徴とする請求項１に記載のＭＲＡＭ感知基準トリミング方法。
  4. 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）で実行されるＭＲＡＭ感知基準トリミング方法であって、前記メモリは、ロウとカラムのアレイで配列される複数の対の基準ＭＲＡＭセルを含み、
    参照セルの第一対の前記参照セルのひとつの状態が、所定の割り当てられた状態と一致しないことを検出する工程と、
    書き込み操作を初期化して、前記一対の前記別の参照セルの前記状態を変化させる工程と、
    を含むことを特徴とするＭＲＡＭ感知基準トリミング方法。
  5. 前記一参照セルの状態が第一状態であることが検出され、
    前記一対の別の前記参照セルが前記第一状態で固定されるかを検出する工程と、
    書き込み操作を初期化して、第二状態を、前記第一対と同じ前記ロウ中の第二対参照セルのひとつに書き込む工程と、
    前記第一および第二対の前記参照セルを合併する工程と、
    を含むことを特徴とする請求項４に記載のＭＲＡＭ感知基準トリミング方法。
  6. 前記メモリは、個々の対の参照セルに関連する複数の基準トリミングセルを含み、
    前記第一対に関連する前記基準トリミングセルを、前記第一対の前記参照セルの電流を補償する値に設定する工程と、
    前記第一対の前記参照セルと前記第一対に関連する前記基準トリミングセルを合併する工程と、
    を含むことを特徴とする請求項４に記載のＭＲＡＭ感知基準トリミング方法。
  7. 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）で実行されるＭＲＡＭ感知基準トリミング方法であって、前記メモリは、ロウとカラムのアレイに配列される複数の対の基準ＭＲＡＭセル、および、個々の対の参照セルに関連する複数の基準トリミングセルを含み、各セルは、それぞれ、第一および第二抵抗に対応する第一状態または第二状態に設定することができ、
    少なくとも１ロウに対し、
    前記ロウ中の各対の前記参照セルに基づいて、基準セル電流を決定する工程と、
    前記基準セル電流が、前記第二状態に関連する第二電流より、前記第一状態に関連する第一電流に近いと判断する工程と、
    前記ロウ中のひとつ以上の基準トリミングセルを前記第二状態に設定する工程と、
    前記対の前記ロウの前記参照セルと前記対の前記ロウに関連する前記ひとつ以上の基準トリミングセルを合併する工程と、
    を含むことを特徴とするＭＲＡＭ感知基準トリミング方法。
  8. 前記ロウ中の各対中の前記参照セルに基づく基準セル電流および前記第二状態に設定される前記基準トリミングセルが、前記第二電流よりも前記第一電流に接近しなくなるまで、前記ロウ中の前記ひとつ以上の基準トリミングセルは、繰り返し、前記第二状態に設定されることを特徴とする請求項７に記載のＭＲＡＭ感知基準トリミング方法。
  9. 前記ロウとカラムのアレイに配列される複数の操作磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、
    各対が、対応する操作セルと同じロウとカラムに対応する複数の対の基準ＭＲＡＭセルと、
    個別のカラムに関連する複数のセンス増幅器と、
    個別のロウを選択するように設定される複数のワードラインと、
    を含み、
    前記の参照セルの第一サブセットが所定パターンに符合し、前記所定パターンは、前記第一サブセットの参照セルの各対中、第一状態を第一位置に位置するＭＲＡＭセルに分配し、第二状態を第二位置に位置するＭＲＡＭセルに分配し、前記第一サブセットにない対は前記所定パターンに符合せず、且つ、前記第一サブセットにない前記対は、前記第一状態で固定されるセルと前記第二状態に設定される前記別のセルを含むことを特徴とするメモリ装置。
  10. 前記ロウとカラムのアレイに配列される複数の操作磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、
    各対が、対応する操作セルと同じロウとカラムに対応する複数の対の基準ＭＲＡＭセルと、
    個別のカラムに関連する複数のセンス増幅器と、
    個別のロウを選択するように設定される複数のワードラインと、
    を含み、
    前記対の参照セルの第一サブセットは所定パターンに符合し、前記所定パターンは、第一状態と第二状態を、前記第一サブセットの各対の、それぞれ、第一位置と第二位置の前記参照セルに分配し、前記第一サブセットをばらばらに形成する前記対の第二サブセットは、第一対と第二対を含み、前記第一対は、前記第一状態で固定される二個の参照セルを含み、前記第二対は、第二状態の二個の参照セルを含み、第一および第二対が一緒に合併されることを特徴とするメモリ装置。
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