JP2006099835A - 半導体メモリ - Google Patents
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Abstract
【解決手段】本発明の例に関わる半導体メモリは、メモリセルMTJ(M1)と、レファレンス電位の生成に使用される一対のレファレンスセルMTJ(D1),MTJ(D2)と、メモリセルMTJ(M1)から得られる読み出し電位とレファレンス電位とを比較してメモリセルMTJ(M1)のデータを判定する第1読み出し回路16と、一対のレファレンスセルMTJ(D1),MTJ(D2)の状態を検出し、一対のレファレンスセルMTJ(D1),MTJ(D2)の状態を示す検出信号Dout(ref)を出力する第2読み出し回路17と、検出信号Dout(ref)に基づいて、一対のレファレンスセルMTJ(D1),MTJ(D2)に対する書き込みを制御する制御回路とを備える。
【選択図】図2
Description
本発明の例は、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスに関するものであり、主として、レファレンス電位を用いてメモリセルのデータ値を判定する半導体メモリに使用される。
最良と思われる3つの実施の形態について説明する。
[1] 全体図
図1は、本発明の第1実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
図2は、図1における読み出し回路16,17の回路例を示している。
図4は、MTJ素子の構造の例を示している。
次に、制御回路及び書き込み回路の例について説明する。
この例では、書き込みワード線ドライバ11内のNANDゲート回路ND3に書き込み信号WRITEを入力させた点、及び、書き込みワード線シンカー12内のANDゲート回路AD1に書き込み信号WRITEを入力させた点に特徴を有する。
以下、レファレンスセルに対するデータ値の設定シーケンスについて説明する。
但し、Ra(=R+ΔR)は、“0”状態のMTJ素子の抵抗値、Rp(=R)は、“1”状態のMTJ素子の抵抗値、Cは、キャパシタCの容量、C’は、キャパシタC’の容量、Iは、MTJ素子に流れる読み出し電流の値である。
Dout(ref) は、“H”となる。
Dout(ref) は、“L”となる。
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MTJ素子MTJ(D1)の初期状態が“0”(抵抗値Ra)であり、MTJ素子MTJ(D2)の初期状態が“1”(抵抗値Rp)であるとき
この場合、書き込みなしで設定が完了する。
MTJ素子MTJ(D1)の初期状態が“1”(抵抗値Rp)であり、MTJ素子MTJ(D2)の初期状態が“1”(抵抗値Rp)であるとき
この場合、MTJ素子MTJ(D1)に対する1回の書き込みで設定が完了する。
MTJ素子MTJ(D1)の初期状態が“1”(抵抗値Rp)であり、MTJ素子MTJ(D2)の初期状態が“0”(抵抗値Ra)であるとき
この場合、MTJ素子MTJ(D1)に対する1回の書き込みと、MTJ素子MTJ(D2)に対する1回の書き込みの合計2回の書き込みで設定が完了する。
MTJ素子MTJ(D1)の初期状態が“0”(抵抗値Ra)であり、MTJ素子MTJ(D2)の初期状態が“0”(抵抗値Ra)であるとき
この場合、MTJ素子MTJ(D1)に対する2回の書き込みと、MTJ素子MTJ(D2)に対する1回の書き込みの合計3回の書き込みで設定が完了する。
通常の読み出しは、以下のようになる。
以上、第1実施の形態によれば、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスの提案により、この設定がダイソートテスト工程に与える負担を少なくし、製造コストの低減を実現できる。
本実施の形態は、本発明の例に関わるレファレンスセルに対するデータ値の設定シーケンスに関し、レファレンスセルのデータが目的値になったか否かの検出を、MTJ素子に与えるバイアス電流の調整により行う点に特徴を有する。
図8は、本発明の第2実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
図9は、図8における読み出しバイアス電流生成回路15及び読み出し回路16,17の回路例を示している。
制御回路及び書き込み回路については、図5又は図6に示すものをそのまま使用することができる。
以下、レファレンスセルに対するデータ値の設定シーケンスについて説明する。
但し、Ra(=R+ΔR)は、“0”状態のMTJ素子の抵抗値、Rp(=R)は、“1”状態のMTJ素子の抵抗値、Iは、MTJ素子MTJ(D1)に与えるバイアス電流、I’(>I)は、MTJ素子MTJ(D2)に与えるバイアス電流である。
Dout(ref) は、“H”となる。
Dout(ref) は、“L”となる。
Dout(ref) は、“L”となる。
Dout(ref) は、“L”となる。
Dout(ref) は、“H”となる。
Dout(ref) は、“L”となる。
Dout(ref) は、“L”となる。
Dout(ref) は、“H”となる。
Dout(ref) は、“L”となる。
通常の読み出しは、以下のようになる。
以上、第2実施の形態によれば、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスの提案により、この設定がダイソートテスト工程に与える負担を少なくし、製造コストの低減を実現できる。
本実施の形態は、本発明の例に関わるレファレンスセルに対するデータ値の設定シーケンスに関し、レファレンスセルのデータが目的値になったか否かの検出を、レファレンスセル読み出し回路内のセンスアンプの特性を通常のセンスアンプのそれとは異ならせることにより行う点に特徴を有する。
図11は、本発明の第3実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
図12は、図11における読み出しバイアス電流生成回路15及び読み出し回路16,17の回路例を示している。
制御回路及び書き込み回路については、図5又は図6に示すものをそのまま使用することができる。
以下、レファレンスセルに対するデータ値の設定シーケンスについて説明する。
・・・(2)
但し、Ra(=R+ΔR)は、“0”状態のMTJ素子の抵抗値、Rp(=R)は、“1”状態のMTJ素子の抵抗値、Iは、MTJ素子MTJ(D1),MTJ(D2)に与えるバイアス電流である。
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Dout(ref) は、“H”となる。
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通常の読み出しは、以下のようになる。
まず、スイッチSW1,SW2,SW5をオンにし、スイッチSW3、SW4をオフにして、レファレンスセルのMTJ素子MTJ(D1),MTJ(D2)に読み出し電流(バイアス電流)を与える。
以上、第3実施の形態によれば、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスの提案により、この設定がダイソートテスト工程に与える負担を少なくし、製造コストの低減を実現できる。
本発明の例は、トグル書き込み方式を採用した磁気ランダムアクセスメモリに適用するのが最も効果的であるが、当然に、その他の方式のものにも適用可能である。また、セルアレイ構造に関しても、実施の形態に示すような1トランジスタ−1MTJタイプに限られず、その他のセルアレイ構造にも適用できる。さらに、本発明の例は、磁気ランダムアクセスメモリの他、レファレンス電位を用いてメモリセルのデータ値を判定する半導体メモリ全般に適用可能である。
Claims (5)
- メモリセルと、レファレンス電位の生成に使用される一対のレファレンスセルと、前記メモリセルから得られる読み出し電位と前記レファレンス電位とを比較して前記メモリセルのデータを判定する第1読み出し回路と、前記一対のレファレンスセルの状態を検出し、前記一対のレファレンスセルの状態を示す検出信号を出力する第2読み出し回路と、前記検出信号に基づいて、前記一対のレファレンスセルに対する書き込みを制御する制御回路とを具備することを特徴とする半導体メモリ。
- メモリセルと、レファレンス電位の生成に使用される一対のレファレンスセルと、読み出し時に、前記メモリセルから得られる読み出し電位と前記レファレンス電位とを比較して前記メモリセルのデータを判定し、テスト時に、前記一対のレファレンスセルの状態を検出し、前記一対のレファレンスセルの状態を示す検出信号を出力する読み出し回路と、前記検出信号に基づいて、前記一対のレファレンスセルに対する書き込みを制御する制御回路とを具備することを特徴とする半導体メモリ。
- 前記読み出し回路は、第1及び第2入力端子を持つセンスアンプと、前記第1入力端子と前記一対のレファレンスセルの一方との間に接続されるスイッチ素子と、前記第2入力端子と前記一対のレファレンスセルの他方との間に接続されるスイッチ素子と、前記一対のレファレンスセルの一方と他方との間に接続されるスイッチ素子とを含むことを特徴とする請求項2に記載の半導体メモリ。
- 前記メモリセル及び前記一対のレファレンスセルは、それぞれ、磁気抵抗効果素子から構成され、前記磁気抵抗効果素子は、データを読み出した後でなければ、書き込みによりデータ値を決定することができないトグル書き込み方式に対応した構造を有することを特徴とする請求項1又は2に記載の半導体メモリ。
- 前記制御回路は、前記一対のレファレンスセルの状態が目的値になるまで、設定シーケンスに基づいて、前記一対のレファレンスセルに対する書き込みを制御し、
前記設定シーケンスは、前記一対のレファレンスセルの状態を検出する第1、第2及び第3リードステップ、前記一対のレファレンスセルの状態が目的値になったか否かを確認する第1、第2及び第3確認ステップ、並びに、前記一対のレファレンスセルの一方に対して書き込みを行う第1書き込みステップ、他方に対して書き込みを行う第2書き込みステップ及び一方に対して書き込みを行う第3書き込みステップから構成され、前記第1リードステップ、前記第1確認ステップ、前記第1書き込みステップ、前記第2リードステップ、前記第2確認ステップ、前記第2書き込みステップ、前記第3リードステップ、前記第3確認ステップ、前記第3書き込みステップの順に実行され、前記一対のレファレンスセルの状態が前記目的値に達したときは、それ以降のステップを行わないことを特徴とする請求項4に記載の半導体メモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004282030A JP3962048B2 (ja) | 2004-09-28 | 2004-09-28 | 半導体メモリ |
US11/084,037 US7116598B2 (en) | 2004-09-28 | 2005-03-21 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004282030A JP3962048B2 (ja) | 2004-09-28 | 2004-09-28 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006099835A true JP2006099835A (ja) | 2006-04-13 |
JP3962048B2 JP3962048B2 (ja) | 2007-08-22 |
Family
ID=36098871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004282030A Expired - Fee Related JP3962048B2 (ja) | 2004-09-28 | 2004-09-28 | 半導体メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US7116598B2 (ja) |
JP (1) | JP3962048B2 (ja) |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070206 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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