JP5138836B2 - 参照セル回路とそれを用いた抵抗変化型不揮発性記憶装置 - Google Patents

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Description

本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型記憶素子で構成されたメモリセル抵抗変化型不揮発性記憶装置に関する。
近年、抵抗変化型記憶素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型記憶素子とは、電気的信号などによって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子を言い、酸化還元反応による電気抵抗値の変化に基づいたＲｅＲＡＭ、磁気抵抗変化に基づいたＭＲＡＭ、相変化による電気抵抗値に変化に基づいたＰＣＲＡＭなどがこれに相当する。
そしてこれらの抵抗変化型記憶素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線、ソース線との交点の位置に、ＭＯＳトランジスタと抵抗変化型記憶素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれる不揮発性記憶装置や、同様に直交するように配置されたビット線とワード線との交点の位置に、ダイオード素子と抵抗変化型記憶素子を直列に接続した、いわゆるクロスポイント型と呼ばれる不揮発性記憶装置が知られている。
一般的に記憶装置からの読み出しは、記憶されているデータ“１”とデータ“０”に対応する記憶情報の中間状態の情報を有する参照セル（ダミーセルとも言う）を構成し、メモリセルから読み出された情報とその大小関係を比較してデータ“１”であるかデータ“０”であるかを判断する参照セル方式（ダミーセル方式とも言う）が一般的に知られている。抵抗変化型記憶素子を用いた不揮発性記憶装置の場合であれば、高抵抗状態と低抵抗状態の中間状態の抵抗値を有する参照セルを形成する。
特許文献１では、ＭＲＡＭのメモリ回路構成において参照セル総数を削減する構成が開示されている。
図１８はＭＲＡＭ装置の回路構成図で、ＭＲＡＭ素子で構成された第１のメモリセルアレイ１００１と、第２のメモリセルアレイ１００２がセンスアンプ１００５を挟んで左右に配置されている。また第１の参照セルアレイ１００３と第２の参照セルアレイ１００４が、各々第１のメモリセルアレイ１００１および第２のメモリセルアレイ１００２に隣接して配置されている。そして、第１のメモリセルアレイ１００１に属するメモリセルＭＣを読み出し選択する場合は、第２の参照セルアレイ１００４に属する参照セルＲＣが選択されセンスアンプ１００５で各々の抵抗値の大小が比較判定され、第２のメモリセルアレイ１００２に属するメモリセルＭＣを読み出し選択する場合は、第１の参照セルアレイ１００３に属する参照セルＲＣが選択されセンスアンプ１００５で各々の抵抗値の大小が比較判定される。
参照セルＲＣはメモリセルＭＣの低抵抗状態と高抵抗状態との間の抵抗値（参照値）を有する固定抵抗素子で構成されている。具体的に、参照セルＲＣは、メモリセルＭＣと同様のプロセス構造で形成し磁化方向を固定し、さらには強磁性層の面積を変えることで固定抵抗値を所望の値に調整されている。また使用する参照セルＲＣは、参照セルアレイ１００３においては例えば一番上の１ビットＲＣＬ１をだけを使用し、参照セルアレイ１００４においても例えば一番上の１ビットＲＣＲ１だけを使用する構成が可能で、参照セルの個数を削減することが可能であることが開示されている。
特許文献２では、トリミングが可能な参照セルで構成されたクロスポイント型のＲｅＲＡＭの構成が開示されている。
図１９は、ＲｅＲＡＭ装置の基本構成図で、メモリセルアレイ１０１０内に配置され可変抵抗素子ＶＲとダイオードＤｉとが直列接続されたメモリセルＭＣを流れる電流と、同様に構成される参照セルブロック１０１１を流れる電流の大小をセンスアンプ１０１２で比較して読み出し動作がおこなわれる。ここで、参照セルブロック１０１１内の複数の参照セルＲＣは、何れもメモリセルアレイ１０１０と同様のセル構成を用い、その可変抵抗素子ＶＲにはすべてのセルの抵抗値の最も高い状態、即ち最小のメモリセル電流状態に設定されており、かつ並列接続されている。そして並列接続される参照セルＲＣの個数をトリミング調整することで、メモリセルアレイ１０１０のデータを読み出すための参照電流値を最適化することが開示されている。
特開２０１０−４９７３０号公報（図２） 特開２００９−１１７００６号公報（図２）
ところで一般に、多数のメモリセルで構成されるメモリセルアレイは、同一のメモリセルで構成しても個々のメモリセルはその加工寸法や膜厚などにばらつきを有しており、そのためメモリセルに記録される物理量は１ビット毎に微妙に異なり、ばらつきがある。
図１は、Ｎビットのメモリセルで構成されたメモリセルアレイを有する抵抗変化型不揮発性記憶装置において、高抵抗状態または低抵抗状態が書き込まれた複数のメモリセルの抵抗値の分布の模式図である。抵抗変化型記憶素子の場合、メモリセルに記憶される情報は、メモリセルが第１の範囲内の抵抗値をとる低抵抗（ＬＲと略す）状態と、メモリセルが、下限が前記第１の範囲の上限よりも高い第２の範囲内の抵抗値をとる高抵抗（ＨＲと略す）状態の少なくとも２つの抵抗状態に対応付けられる。
そして、メモリセルアレイ全体では、メモリセルの抵抗値は、図１において、ＬＲ状態における分布の下限値がＬＲｍｉｎ、上限値がＬＲｍａｘ、ＨＲ状態における分布の下限値がＨＲｍｉｎ、上限値がＨＲｍａｘと示されているように、ある範囲のばらつきをもって分布する。
このような場合、所定の基準レベルと比較して読み出し動作を行う参照セル方式が安定な読み出し動作の実現に有効な方式の一つとして知られている。そしてこの参照セル方式の場合、参照セルはＬＲｍａｘとＨＲｍｉｎの中間値（以下参照抵抗値と称する）に設定することが多い。もしくは、より最適には読み出し速度やデータ保持特性などに対する各種余裕度を考慮して、やや高抵抗側に設定したり、やや低抵抗側に設定したりと、より最適化設計がなされる。
特許文献１では参照セルとして、メモリセル構造を少し変更して所定の参照抵抗値を有する固定抵抗素子を構成している。参照抵抗値を製造段階で所望の値に一義的に固定して作り込むことができる。反面、メモリセルアレイ本体の抵抗値分布やその絶対値が製造条件や実際の動作環境で変わることが考えられる。即ち、図１で示す分布の絶対値がシフトし、参照抵抗値が最適点から相対的にずれることで、アクセスタイムなどの性能の低下やデータ保持などの信頼性の低下に繋がる課題を有している。
これに対して、特許文献２ではメモリセルアレイ本体と同一構造のメモリセルを参照セルとして用いられており、製造条件のばらつきが参照セルにも同様に反映できる。また特許文献２では、複数の参照セルの抵抗値をＨＲ状態における上限値ＨＲｍａｘに設定した上で、参照抵抗値がＨＲｍｉｎ以下の抵抗値になるよう参照セルの並列接続個数をトリミング調整することが示されている。
しかしながら、この方法の場合も、参照セルをＨＲ状態における抵抗分布の上限値ＨＲｍａｘに如何に設定するか、またＨＲ状態の抵抗分布の下限値ＨＲｍｉｎを如何に見出しそれ以下の抵抗値になるようにトリミング調整するかが課題となる。
具体的には例示されていないが、例えば事前にＨＲ状態の抵抗分布の上限値ＨＲｍａｘを想定しておき、その値になるように書き込みを行う方法が考えられる。この場合、特許文献１で説明の課題と同様に、事前に想定しておいた設定抵抗値と実際のメモリセルのばらつき分布がずれた場合、アクセスタイムなどの性能の低下やデータ保持などの信頼性の低下に繋がる課題を有している。
本発明は、このような問題に鑑みてなされたものであり、参照セルを、ＬＲ状態の抵抗値の分布範囲の下限値ＬＲｍｉｎ、上限値ＬＲｍａｘ、ＨＲ状態の抵抗値の分布範囲の下限値ＨＲｍｉｎ、上限値ＨＲｍａｘのうちの所望の１つに近づけるための好適な構成を有する参照セル回路、参照セル回路の設定方法、参照セル回路を用いた抵抗変化型不揮発性記憶装置、および抵抗変化型不揮発性記憶装置の制御方法を提供することを目的としている。
上記の課題を解決するために、本発明の１つの態様に係る参照セル回路は、第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された第１の参照セルおよび第２の参照セルと、前記第１の参照セルの抵抗値と前記第２の参照セルの抵抗値とを比較する比較器と、制御回路と、前記第１の参照セルおよび前記第２の参照セルのうち前記制御回路から指示された参照セルに、当該参照セルを前記低抵抗状態および前記高抵抗状態のうちの何れか一方である目的状態に設定するための電気信号を印加する印加回路と、前記第１の参照セルおよび前記第２の参照セルのうち前記制御回路から指示された参照セルを出力端子に電気的に接続する出力回路と、を備え、前記制御回路は、前記第１の参照セルの抵抗値または前記第２の参照セルの抵抗値を前記目的状態における下限の抵抗値または上限の抵抗値である目的抵抗値に近づけるために、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較動作と、前記比較器による都度の比較結果に対応して前記目的抵抗値からより遠い方の参照セルに対して、前記印加回路により前記電気信号を印加する書き込み動作とを、１回以上実行し、前記書き込み動作の後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応して前記目的抵抗値により近い方の参照セルを、前記出力回路により前記出力端子に電気的に接続する出力動作を実行する。
本発明の参照セル回路は、抵抗変化素子を用いて構成されメモリセルアレイ内に配置された複数のメモリセルの各々が有する抵抗値と、前記複数のメモリセルのうちの１つを複数回抵抗変化させたときに当該メモリセルが抵抗変化の都度有する抵抗値とがほぼ同じ範囲に分布するという、抵抗変化型記憶素子の特徴的な特性を利用する。これにより、２つの参照セルを用いた小規模な回路において、当該２つの参照セルの抵抗値の比較と、当該２つの参照セルのうちの当該比較の結果に対応するいずれかの参照セルへの書き込み動作とを繰り返すという単純な方法で、メモリセルアレイ内の複数のメモリセルの高抵抗状態における抵抗値の分布範囲の上限値（ＨＲｍａｘ）、下限値（ＨＲｍｉｎ）、および低抵抗状態における抵抗値の分布範囲の上限値（ＬＲｍａｘ）、下限値（ＬＲｍｉｎ）のうちの任意の１つを近似する抵抗値を得ることができる。
また、本発明の抵抗変化型不揮発性記憶装置によれば、参照セルの抵抗値を、例えば、低抵抗状態における抵抗分布の上限値や、高抵抗状態における抵抗分布の下限値に設定することで、メモリセルアレイ内の各メモリセルが情報を保持している状態の境界的な条件を示すことができるので、これを基準にした読み出し回路を備えることで安定動作が可能な抵抗変化型不揮発性記憶装置が提供できる。
また、本発明の抵抗変化型不揮発性記憶装置によれば、参照セルの抵抗値を、例えば、低抵抗状態における抵抗分布の上限値（ＬＲｍａｘ）や、高抵抗状態における抵抗分布の下限値（ＨＲｍｉｎ）といった、メモリセルアレイ内の各メモリセルが情報を保持している状態の境界的な条件（最悪状態）に設定した上で、当該参照セルの抵抗値の経時変化を観察し、当該参照セルにおいて、各メモリセルよりも先に情報の保持状態の劣化を検出してリフレッシュ動作を行うことができるので、データ保持特性の優れた抵抗変化型不揮発性記憶装置が提供できる。
図１は、メモリセルアレイの抵抗値の分布を示す模式図である。 図２は、本発明の基礎データとしての１Ｔ１Ｒメモリセルの回路図である。 図３は、本発明の基礎データとしての不揮発性記憶素子の基本構造を示す模式図である。 図４は、本発明の基礎データの測定に用いた抵抗変化型不揮発性記憶装置の構成図である。 図５Ａは、本発明の基礎データとしての不揮発性記憶素子の抵抗変化における高抵抗状態のメモリセル電流の分布の一例を示す図である。 図５Ｂは、本発明の基礎データとしての不揮発性記憶素子の抵抗変化における低抵抗状態のメモリセル電流の分布の一例を示す図である。 図６は、本発明の実施の形態に係る参照セル回路の構成図である。 図７は、本発明の実施の形態に係る参照セル回路におけるパルス生成回路の構成図である。 図８は、本発明の実施の形態に係る参照セル回路における読み出し回路の構成図である。 図９は、本発明の実施の形態に係る参照セル回路における判定回路の構成図である。 図１０は、本発明の実施の形態に係る参照セル回路の動作を示すフローチャート図である。 図１１は、本発明の実施の形態に係る参照セル回路の動作を示す概念図である。 図１２は、本発明の実施の形態に係る参照セル回路を用いた第１の例の抵抗変化型不揮発性記憶装置の構成図である。 図１３は、本発明の実施の形態に係る第１の例の抵抗変化型不揮発性記憶装置における参照回路の構成図である。 図１４は、本発明の実施の形態に係る参照セル回路を用いた第２の例の抵抗変化型不揮発性記憶装置の構成図である。 図１５は、本発明の実施の形態に係る第２の例の抵抗変化型不揮発性記憶装置におけるリフレッシュ指示回路の構成図である。 図１６は、本発明の実施の形態に係る第２の例の抵抗変化型不揮発性記憶装置の動作を示す概念図である。 図１７は、本発明の実施の形態に係るクロスポイント型メモリセルの回路図である。 図１８は、従来の不揮発性記憶装置の構成図である。 図１９は、従来の不揮発性記憶装置の構成図である。
［本発明の基礎データ］
最初に、我々の抵抗変化型メモリの研究を通じて得られた抵抗変化型記憶素子の基本的な特性について説明する。ここでは、上記従来の開示例から見出された課題以外に、抵抗変化型記憶素子固有の特性に関連して、それを抵抗変化型不揮発性記憶装置に応用した場合、新たに見出された課題について説明する。
図２は、評価に用いたメモリセルの回路図である。１Ｔ１Ｒ型のメモリセル１００は、抵抗変化型記憶素子１０１と選択素子であるＮ型ＭＯＳトランジスタ１０２が直列接続されている。メモリセル１００は、抵抗変化型記憶素子１０１に繋がる端子１０３と端子１０４と、Ｎ型ＭＯＳトランジスタ１０２のゲート端子に対応する端子１０５の３のそれぞれの電圧を制御することで、抵抗変化型記憶素子１０１にＨＲ状態またはＬＲ状態を可逆的に設定できる。
図３は、抵抗変化型記憶素子１０１の断面構造図である。抵抗変化型記憶素子１０１は、第１電極１１１（下部電極）と、第２電極１１４（上部電極）と、酸素不足型の遷移金属酸化物で構成される抵抗変化層１１５とを備えている。抵抗変化層１１５は、酸素不足型の遷移金属酸化物で構成された第１の遷移金属酸化物層１１２と、第１の遷移金属酸化物層１１２よりも酸素不足度が小さい遷移金属酸化物で構成された第２の遷移金属酸化物層１１３とが積層されて構成されている。本実施形態においては、その一例として、第１の遷移金属と第２の遷移金属に同種の遷移金属を用い、酸素不足型の第１のタンタル酸化物層（以下、第１のＴａ酸化物層）１１２と、第２のタンタル酸化物層（以下、第２のＴａ酸化物層）１１３とが積層されて構成されている。第１のＴａ酸化物層をＴａＯｘ、第２のＴａ酸化物層をＴａＯｙと表記したとき、ｘ＜ｙである。第２のＴａ酸化物層の膜厚は、１ｎｍ以上１０ｎｍ以下が好ましい。また、本実施形態では、第１電極１１１はタンタル窒化物（ＴａＮ）で構成されており、第２電極１１４は貴金属材料、例えば白金（Ｐｔ）を含んで構成されている。
酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。
ここで、第２のＴａ酸化物層１１３の酸素含有率は、第１のＴａ酸化物層１１２の酸素含有率よりも高くなっている。言い換えると、第２のＴａ酸化物層１１３の酸素不足度は、第１のＴａ酸化物層１１２の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素含有率とは、当該遷移金属酸化物を構成する総原子数に対する含有酸素原子数の比率である。Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子数の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
抵抗変化層１１５を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１のハフニウム酸化物層１１２の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２のハフニウム酸化物層１１３の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層１１３の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層１１２の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２のジルコニウム酸化物層１１３の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層１１３の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。
なお、上述した例では、抵抗変化層は２層の積層構造としたが、酸素不足型の遷移金属酸化物層にて、単層の抵抗変化層で構成してもかまわない。
また、抵抗変化層１１５として、第１の遷移金属で構成される第１の遷移金属酸化物層１１２と、第１の遷移金属とは異なる第２の遷移金属で構成される第２の遷移金属酸化物層１１３とで構成される積層構造を用いてもよい。第２の遷移金属酸化物層の酸素不足度は、第１の遷移金属酸化物層の酸素不足度よりも小さい。言い換えると、第２の遷移金属酸化物層１１３の抵抗値は、第１の遷移金属酸化物層１１２の抵抗値よりも高い。このような構成とすることにより、抵抗変化時に第１電極１１１及び第２電極１１４間に印加された電圧は、第２の遷移金属酸化物層１１３に、より多くの電圧が分配される。これにより、第２の遷移金属酸化物層１１３中で発生する酸化還元反応をより起こしやすくすることができる。
また、第１の遷移金属と第２の遷移金属とに互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗が高い第２の遷移金属酸化物層１１３中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こることで、その抵抗値が変化する。これにより、抵抗変化現象が発生すると考えられるからである。例えば、第１の遷移金属酸化物層１１２に酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１１３にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作を実現できる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。第２の遷移金属酸化物層１１３に第１の遷移金属酸化物層１１２より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層１１３中で、より酸化還元反応が発生しやすくなる。
上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層１１３中に形成された微小なフィラメント中で酸化還元反応が起こることで、その抵抗値が変化し、その結果、発生すると考えられる。つまり、第２の遷移金属酸化物層１１３側の第２電極１１４に、第１電極１１１を基準にして正の電圧を印加したとき、抵抗変化層１１５中の酸素イオンが第２の遷移金属酸化物層１１３側に引き寄せられることで、第２の遷移金属酸化物層１１３中に形成された微小なフィラメント中で酸化反応が発生する。これにより、微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の遷移金属酸化物層１１３側の第２電極１１４に、第１電極１１１を基準にして負の電圧を印加したとき、第２の遷移金属酸化物層１１３中の酸素イオンが第１の遷移金属酸化物層１１２側に押しやられることで、第２の遷移金属酸化物層１１３中に形成された微小なフィラメント中で還元反応が発生する。これにより、微小なフィラメントの抵抗が減少すると考えられる。
酸素不足度がより小さい第２の遷移金属酸化物層１１３に接続されている第２電極１１４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の遷移金属酸化物層１１３を構成する遷移金属及び第１電極１１１を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、第２電極１１４と第２の遷移金属酸化物層１１３の界面近傍の第２の遷移金属酸化物層１１３中において、選択的に酸化還元反応が発生することで、安定した抵抗変化現象が実現できる。
図４は、メモリセル１００の評価に用いた抵抗変化型不揮発性記憶装置１２０のブロック図である。
図４に示すように、抵抗変化型不揮発性記憶装置１２０は、基板上にメモリセルアレイ１２１と、行選択回路１２３と、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤを含む行ドライバ１２２と、列選択回路１２４と、データの書き込みを行うための書き込み回路１２５と、選択ビット線に流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する読み出し回路１２６と、端子ＤＱを介してデータの入出力処理を行う入出力回路１２７とを備える。また選択ビット線に流れる電流量を直接測定するため、列選択回路１２４を介してモニター端子１２８を備える。
さらには、書き込み用電源１２９としてＬＲ（低抵抗）化用電源１３０とＨＲ（高抵抗）化用電源１３１を備え、ＬＲ化用電源１３０の出力Ｖ２は、行ドライバ１２２に供給され、ＨＲ化用電源１３１の出力Ｖ１は、書き込み回路１２５に供給されている。
さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路１３２と、外部から入力されるコントロール信号に基づいて制御する制御回路１３３とを備えている。
次に、抵抗変化型不揮発性記憶装置１２０を用いて測定されたメモリセル１００の特性について、測定結果を説明する。
この測定では、先頭アドレスから１０２４ビット分のアドレス空間のメモリセルに対して、ＨＲ（高抵抗）化書き込みとメモリセル電流の測定を行った後、引き続き同アドレス空間に対してＬＲ（低抵抗）化書き込みとメモリセル電流の測定を行うシーケンスを１００回繰り返した。
ＨＲ化書き込み動作では、メモリセル１００の端子１０３に１．８Ｖ、端子１０４に０Ｖ、端子１０５に２．４Ｖが印加され、ＬＲ化書き込み動作では、メモリセル１００の端子１０３に０Ｖ、端子１０４に２．４Ｖ、端子１０５に２．４Ｖが印加されるよう、書き込み用電源１２９および電源ＶＤＤを設定した。またメモリセル電流測定は、メモリセル１００の端子１０４に０Ｖ、端子１０５に１．８Ｖを印加されるよう電源ＶＤＤを設定し、モニター端子１２８に０．４Ｖ（抵抗変化が起こらない電圧）を印加することでメモリセル１００の端子１０３から端子１０４に流れる電流値をメモリセル電流値として測定した。
図５Ａは、ＨＲ化書き込み後の、メモリセル電流値の分布を示している。
黒丸は１００回目のＨＲ化書き込み後における１０２４ビットのメモリセルの個々のメモリセル電流値の分布をワイブルプロット（Ｗｅｉｂｕｌｌ ｐｌｏｔ）で示している（以降、メモリセルアレイに含まれる各メモリセルのＨＲ化書き込み後の電流値の分布をＨＲアレイばらつきと呼ぶ）。
また白抜きの四角および三角は、１０２４ビット中の特定の２ビット（ここでは一例として、第０ビットと第１ビット）のそれぞれに対応するメモリセルについて、１回目から１００回目までの各ＨＲ化書き込み後のメモリセル電流値を正規期待値プロットで示している（以降、１つのメモリセルに複数回、ＨＲ化書き込みを行ったとき、当該メモリセルの各ＨＲ化書き込み後の電流値の分布をＨＲビットばらつきと呼ぶ）。
図５Ｂは、ＬＲ化書き込み後の、メモリセル電流値の分布を示している。
黒丸は１００回目のＬＲ化書き込み後における１０２４ビットのメモリセルの個々のメモリセル電流値の分布をワイブルプロットで示している（以降、メモリセルアレイに含まれる各メモリセルのＬＲ化書き込み後の電流値の分布をＬＲアレイばらつきと呼ぶ）。
また白抜きの四角および三角は、１０２４ビット中の特定の２ビット（ここでは一例として、アレイばらつきにおける縦軸の目盛０付近の２ビット）のそれぞれに対応するメモリセルについて、１回目から１００回目までの各ＬＲ化書き込み後の電流値のビットばらつき（ＬＲビットばらつき）を、ワイブルプロットで示している。
図５Ａにおいて、ＨＲアレイばらつきは２μＡから２８μＡの間でほぼ正規分布的な広がりを示しているが、例として示した２ビットのメモリセルそれぞれのＨＲビットばらつきもほぼ同じ範囲で、ＨＲアレイばらつきと類似な正規分布的な分布を示している。
図５Ｂにおいて、ＬＲアレイばらつきも３１μＡから６３μＡの間でほぼ正規分布的な広がりを示しており、例として示した２ビットのメモリセルそれぞれのＬＲビットばらつきも広がりは若干狭いが、やはり正規分布的な分布を示している。
つまり、アレイばらつきと、ビットばらつきとがほぼ同じ範囲で正規分布している。同一のメモリセルであっても毎回の抵抗変化動作において、設定されるＨＲ状態の抵抗値またはＬＲ状態の抵抗値は、各々の下限の抵抗値から上限の抵抗値まで正規分布的なばらつきの広がりを有している。そしてそれらメモリセルの集合体であるアレイばらつきはこのビットばらつきを反映し、ほぼ同じ正規分布的な分布になる特徴がある。
このことは、１ビットのメモリセルにおける複数回の抵抗変化動作後のばらつきを観察すれば、当該メモリセルと同等構成の複数のメモリセルを配置したメモリセルアレイのアレイばらつきが、凡そ予測できることを示している。
この現象はＤＲＡＭやフラッシュメモリなど、一般的に従来知られているメモリのばらつきのメカニズムと異なる。
これらのメモリのばらつきは、例えば、記憶ノード部の加工寸法がやや小さいメモリセルとやや大きいメモリセル、記憶ノード部の膜厚がやや薄いメモリセルとやや厚いメモリセルのように、同一のチップ上のメモリセルにおいても物理的な何らかのパラメータに依存して各メモリセルが所定のばらつきを有して形成される。
そのため、記憶される情報に対応する物理量（例えばＤＲＡＭの場合であれば蓄積電荷量、フラッシュメモリの場合であれば書き込み閾値電圧）が低値のメモリセルにおいては書き込みを繰り返しても当該物理量は低値で分布し、当該物理量が高値のメモリセルにおいては書き込みを繰り返しても当該物理量が高値で分布し、複数のそのようなメモリセルの統計的な結果としてアレイばらつきが存在する。
本発明の原理は、１つのメモリセルであっても、記憶される情報に対応する物理量（抵抗値）が、書き込み動作を繰り返す都度、低値から高値まで、正規分布的にとりうる抵抗変化型記憶素子の特徴を利用するものである。
本発明の１つの態様に係る参照セル回路は、第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された第１の参照セルおよび第２の参照セルと、前記第１の参照セルの抵抗値と前記第２の参照セルの抵抗値とを比較する比較器と、制御回路と、前記第１の参照セルおよび前記第２の参照セルのうち前記制御回路から指示された参照セルに、当該参照セルを前記低抵抗状態および前記高抵抗状態のうちの何れか一方である目的状態に設定するための電気信号を印加する印加回路と、前記第１の参照セルおよび前記第２の参照セルのうち前記制御回路から指示された参照セルを出力端子に電気的に接続する出力回路と、を備え、前記制御回路は、前記第１の参照セルの抵抗値または前記第２の参照セルの抵抗値を前記目的状態における下限の抵抗値または上限の抵抗値である目的抵抗値に近づけるために、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較動作と、前記比較器による都度の比較結果に対応して前記目的抵抗値からより遠い方の参照セルに対して、前記印加回路により前記電気信号を印加する書き込み動作とを、１回以上実行し、前記書き込み動作の後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応して前記目的抵抗値により近い方の参照セルを、前記出力回路により前記出力端子に電気的に接続する出力動作を実行する。
このような構成によれば、抵抗変化素子を用いて構成されメモリセルアレイ内に配置された複数のメモリセルの各々が有する抵抗値と、前記複数のメモリセルのうちの１つを複数回抵抗変化させたときに当該メモリセルが抵抗変化の都度有する抵抗値とがほぼ同じ範囲に分布するという、抵抗変化型記憶素子の特徴的な特性を利用する。これにより、２つの参照セルを用いた小規模な回路において、当該２つの参照セルの抵抗値の比較と、当該２つの参照セルのうちの当該比較の結果に対応するいずれかの参照セルへの書き込み動作とを繰り返すという単純な方法で、メモリセルアレイ内の複数のメモリセルの高抵抗状態における抵抗値の分布範囲の上限値（ＨＲｍａｘ）、下限値（ＨＲｍｉｎ）、および低抵抗状態における抵抗値の分布範囲の上限値（ＬＲｍａｘ）、下限値（ＬＲｍｉｎ）のうちの任意の１つである目的抵抗値を近似する抵抗値を得ることができる。
また、前記参照セル回路は、さらに、前記電気信号を生成するパルス生成回路を備えてもよい。
このような構成によれば、前記パルス生成回路によって、書き込み動作に用いられる前記電気信号を生成することができる。
また、前記印加回路は、前記電気信号として、前記第１の参照セルおよび前記第２の参照セルを、前記低抵抗状態および前記高抵抗状態のうちの前記目的状態とは異なる抵抗状態に設定するための第１のパルス信号と、当該第１のパルス信号に後続して、前記第１の参照セルおよび前記第２の参照セルを前記目的状態に設定するための第２のパルス信号とを、前記制御回路から指示された参照セルに印加してもよい。
このような構成によれば、前記第１の参照セルおよび前記第２の参照セルを前記目的状態および前記目的状態とは異なる抵抗状態に設定する動作を通して、前記目的抵抗値を近似する抵抗値を得ることができる。
また、前記第１の参照セルおよび前記第２の参照セルは、前記抵抗変化素子とトランジスタとを直列に接続してなるもの（所謂、１Ｔ１Ｒ型セル）であってもよい。
このような構成によれば、１Ｔ１Ｒ型のメモリセルアレイと好適に組み合わせて用いられる参照セル回路が得られる。
また、前記第１の参照セルおよび前記第２の参照セルは、前記抵抗変化素子とダイオードとを直列に接続してなるもの（所謂、１Ｄ１Ｒ型セル）であってもよい。
このような構成によれば、クロスポイント構造の１Ｄ１Ｒ型メモリセルアレイと好適に組み合わせて用いられる参照セル回路が得られる。
また、前記抵抗変化素子はタンタル酸化物で構成されていてもよい。
このような構成によれば、前記第１の参照セルおよび前記第２の参照セルを、好ましい抵抗変化特性が得やすい抵抗変化材料の一例であるタンタル酸化物で構成することができる。
また、前記制御回路は、前記第１の参照セルまたは前記第２の参照セルを前記低抵抗状態における上限の抵抗値に近づけるために、前記書き込み動作の都度、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより低いと判定された参照セルに、当該参照セルを前記低抵抗状態に設定するための電気信号を、前記印加回路により印加し、前記出力動作において、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより高いと判定された参照セルを、前記出力回路により前記出力端子に電気的に接続してもよい。
この場合は、低抵抗状態の抵抗分布の上限値であるＬＲｍａｘに設定された参照セルが出力端子に接続されることとなる。
また、前記制御回路は、前記第１の参照セルまたは前記第２の参照セルを前記低抵抗状態における下限の抵抗値に近づけるために、前記書き込み動作の都度、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより高いと判定された参照セルに、当該参照セルを前記低抵抗状態に設定するための電気信号を、前記印加回路により印加し、前記出力動作において、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより低いと判定された参照セルを、前記出力回路により前記出力端子に電気的に接続してもよい。
この場合は、低抵抗状態の抵抗分布の下限値であるＬＲｍｉｎに設定された参照セルが出力端子に接続されることとなる。
また、前記制御回路は、前記第１の参照セルまたは前記第２の参照セルを前記高抵抗状態における上限の抵抗値に近づけるために、前記書き込み動作の都度、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより低いと判定された参照セルに、当該参照セルを前記高抵抗状態に設定するための電気信号を、前記印加回路により印加し、前記出力動作において、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより高いと判定された参照セルを、前記出力回路により前記出力端子に電気的に接続してもよい。
この場合は、高抵抗状態の抵抗分布の上限値であるＨＲｍａｘに設定された参照セルが出力端子に接続されることとなる。
また、前記制御回路は、前記第１の参照セルまたは前記第２の参照セルを前記高抵抗状態における下限の抵抗値に近づけるために、前記書き込み動作の都度、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより高いと判定された参照セルに、当該参照セルを前記高抵抗状態に設定するための電気信号を、前記印加回路により印加し、前記出力動作において、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより低いと判定された参照セルを、前記出力回路により前記出力端子に電気的に接続してもよい。
この場合は、高抵抗状態の抵抗分布の下限値であるＨＲｍｉｎに設定された参照セルが出力端子に接続されることとなる。
これらの構成によれば、参照セルを、高抵抗状態の抵抗分布の上限値（ＨＲｍａｘ）、下限値（ＨＲｍｉｎ）、および低抵抗状態の抵抗分布の上限値（ＬＲｍａｘ）、下限値（ＬＲｍｉｎ）のうちの所望の１つに設定することができる。
また、前記参照セル回路は、前記第１の参照セル、前記第２の参照セル、前記比較器、前記印加回路、および前記出力回路をもう１組備え、前記制御回路は、前記各組で、前記１回以上の書き込み動作および出力動作を実行し、前記参照セル回路は、さらに、組ごとの前記出力端子に接続された参照セルの抵抗値を比較する第２の比較器と、組ごとの前記出力端子に接続された参照セルのうち前記第２の比較器による比較結果に対応する参照セルを出力端子に接続する第２の出力回路と、を備えてもよい。
このような構成によれば、２つよりも多くの参照セルを用いて所望の抵抗値を設定する場合に適した制御が行われる。
また、本発明の１つの態様に係る抵抗変化型記憶装置は、第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された複数のメモリセルが行及び列状に配列されたメモリセルアレイと、前述した１つ以上の参照セル回路を有し、当該参照セル回路の出力端子に接続された参照セルの抵抗値を基準として、前記複数のメモリセルの各々の抵抗状態を判定するための基準レベルを生成する参照回路と、前記メモリセルの各々から得られる信号レベルと、前記参照回路で生成された基準レベルとを比較することにより、前記メモリセルが低抵抗状態および高抵抗状態の何れであるかを判定する読み出し回路とを備える。
このような構成によれば、参照セルの抵抗値を、例えば、低抵抗状態における抵抗分布の上限値（ＬＲｍａｘ）や、高抵抗状態における抵抗分布の下限値（ＨＲｍｉｎ）に設定することで、メモリセルアレイ内の各メモリセルが情報を保持している状態の境界的な条件を示すことができるので、これを基準にした読み出し回路を備えることで安定動作が可能な抵抗変化型不揮発性記憶装置が提供できる。
また、本発明の１つの態様に係る抵抗変化型記憶装置は、第１の範囲内（ＬＲｍｉｎ以上ＬＲｍａｘ以下）の抵抗値を有する低抵抗（ＬＲ）状態と、下限の抵抗値（ＨＲｍｉｎ）が前記第１の範囲の上限の抵抗値（ＬＲｍａｘ）よりも高い第２の範囲内（ＨＲｍｉｎ以上ＨＲｍａｘ以下）の抵抗値を有する高抵抗（ＨＲ）状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された複数のメモリセルが行列状に配列されたメモリセルアレイと、前述した参照セル回路を有し、当該参照セル回路の出力端子に接続された参照セルの抵抗値が予め定められた値になることでリフレッシュ指示信号を出力するリフレッシュ指示回路と、前記リフレッシュ指示信号が出力されると、前記メモリセルアレイの少なくとも一部のメモリセルに対して、一旦読み出し動作を行った後、再度同一のデータを書き込むリフレッシュ動作を行う制御回路とを備える。
このような構成によれば、参照セルの抵抗値を、例えば、低抵抗状態における抵抗分布の上限値（ＬＲｍａｘ）や、高抵抗状態における抵抗分布の下限値（ＨＲｍｉｎ）といった、メモリセルアレイ内の各メモリセルが情報を保持している状態の境界的な条件（最悪状態）に設定した上で、当該参照セルの抵抗値の経時変化を観察するので、当該参照セルにおいて、各メモリセルよりも先に情報の保持状態の劣化を検出してリフレッシュ動作を行うことができるので、データ保持特性の優れた抵抗変化型不揮発性記憶装置が提供できる。
また、前記参照セル回路は、前記抵抗変化型不揮発性記憶装置の製造工程において、前記書き込み動作を１回以上実行した後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応する参照セルを、前記出力回路により出力端子に電気的に接続してもよい。
このような構成によれば、前記抵抗変化型不揮発性記憶装置の製造工程において、メモリセルアレイ内の複数のメモリセルの高抵抗状態における抵抗値の分布範囲の上限値、下限値、および低抵抗状態における抵抗値の分布範囲の上限値、下限値のうちの任意の１つを近似する抵抗値を得ることができる。
また、前記参照セル回路は、前記抵抗変化型不揮発性記憶装置の休止またはアイドル状態の期間において、前記印加回路により前記書き込み動作を１回以上実行した後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応する参照セルを、前記出力回路により前記出力端子に電気的に接続してもよい。
このような構成によれば、前記抵抗変化型不揮発性記憶装置の休止またはアイドル状態の期間において、メモリセルアレイ内の複数のメモリセルの高抵抗状態における抵抗値の分布範囲の上限値、下限値、および低抵抗状態における抵抗値の分布範囲の上限値、下限値のうちの任意の１つを近似する抵抗値を得ることができる。
また、前記参照セル回路は、前記リフレッシュ指示が出力されると、前記書き込み動作を１回以上実行した後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応する参照セルを、前記出力回路により前記出力端子に電気的に接続してもよい。
このような構成によれば、前記リフレッシュ指示に応じて、メモリセルアレイ内の複数のメモリセルの高抵抗状態における抵抗値の分布範囲の上限値、下限値、および低抵抗状態における抵抗値の分布範囲の上限値、下限値のうちの任意の１つを近似する抵抗値を得ることができる。
また、本発明の参照セル回路の設定方法は、第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された第１の参照セルおよび第２の参照セルとを備える参照セル回路の設定方法であって、前記第１の参照セルの抵抗値または前記第２の参照セルの抵抗値を、前記低抵抗状態および前記高抵抗状態のうちの何れか一方である目的状態における下限の抵抗値または上限の抵抗値である目的抵抗値に近づけるために、前記第１の参照セルおよび前記第２の参照セルのうち、前記第１の参照セルの抵抗値および前記第２の参照セルの抵抗値の都度の比較結果に対応して前記目的抵抗値からより遠い方の参照セルに対して、当該参照セルを前記目的状態に設定するための電気信号を印加する、１回以上の更新ステップと、前記更新ステップの後、前記第１の参照セルおよび前記第２の参照セルのうち、前記第１の参照セルの抵抗値と前記第２の参照セルの抵抗値との比較結果に対応して前記目的抵抗値により近い方の参照セルを、出力端子に電気的に接続する出力ステップとを含む。
これらの方法によれば、参照セル回路の設定において前述の同様の効果を発揮することができる。
なお、これらの全般的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたは記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
次に、上記で説明した抵抗変化型記憶素子を用いた本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図６は、本発明の実施の形態１における参照セル回路２００の一例を示す構成図である。
参照セル回路２００は、２個の参照セルＡ及びＢを含み、当該２個の参照セルＡ及びＢのうちの１つに、図１に示すアレイばらつきにおけるＬＲｍｉｎ、ＬＲｍａｘ、ＨＲｍｉｎ、ＨＲｍａｘのうちの任意の１つに近似する抵抗値を生成する回路である。
参照セル回路２００は、（ａ）図２で説明した抵抗変化型記憶素子１０１を含んで構成され、かつ互いに同一の構造を有する参照セルＡ（２０１ａ）及び参照セルＢ（２０１ｂ）と、（ｂ）参照セル２０１ａ及び２０１ｂをそれぞれ高抵抗化させるためのパルス信号を生成するＨＲ（高抵抗）化パルス生成回路２０２Ｈおよび低抵抗化させるためのパルス信号を生成するＬＲ（高抵抗）化パルス生成回路２０２Ｌを含むパルス生成回路２０２と、（ｃ）参照セル２０１ａ及び２０１ｂのそれぞれの抵抗値を読み出すための負荷回路２０３ａ及び２０３ｂを含む読み出し回路２０３と、（ｄ）読み出された参照セル２０１ａの抵抗値と参照セル２０１ｂの抵抗値とを比較する比較器２０４と、（ｅ）比較器２０４の比較結果に応じて次に行うべき動作を判定する判定回路２０５と、（ｆ）判定回路２０５の判定結果に応じて各ブロックの動作を制御する制御回路２０６と、（ｇ）書き込み動作の回数をカウントするカウンタ回路２０７と、（ｈ）出力端子２０８と、（ｉ）スイッチＳＷａ０、ＳＷｂ０、ＳＷａ１、ＳＷｂ１、ＳＷａ２、ＳＷｂ２、ＳＷａ３、ＳＷｂ３、ＳＷａ４、及びＳＷｂ４と、で構成されている。
スイッチＳＷａ０、ＳＷｂ０、ＳＷａ１、ＳＷｂ１、ＳＷａ２、ＳＷｂ２、ＳＷａ３、ＳＷｂ３、ＳＷａ４、及びＳＷｂ４は、それぞれ制御回路２０６からの制御信号により、出力端子２０８を含む所定のブロック間を電気的に接続し、また切断する。
ここで、参照セル２０１ａ及び２０１ｂのそれぞれの端子ＴＥ及びＢＥは、それぞれ参照セル２０１ａ及び２０１ｂに含まれる抵抗変化型記憶素子１０１の第２電極１１４および第１電極１１１に接続される。
電極ＴＥに電極ＢＥを基準として所定の大きさ以上の正電圧パルスを印加することで参照セル２０１ａ及び２０１ｂに含まれる抵抗変化型記憶素子１０１は高抵抗状態に変化し、電極ＢＥに電極ＴＥを基準として所定の大きさ以上の正電圧パルスを印加することで参照セル２０１ａ及び２０１ｂに含まれる抵抗変化型記憶素子１０１は低抵抗状態に変化する。
なお、端子ＴＥと第２電極１１４との間、または端子ＢＥと第１電極１１１との間に、トランジスタまたはダイオードが直列に接続されてもよい。
ＨＲ化パルス生成回路２０２Ｈは、基準の−端子に対し正電圧パルスを発生する側を＋端子とし、−端子がノードＮ２に＋端子がノードＮ１に接続されている。
ＬＲ化パルス生成回路２０２Ｌは、基準の−端子に対し正電圧パルスを発生する側を＋端子とし、−端子がノードＮ１に＋端子がノードＮ２に接続されている。
参照セル２０１ａのＴＥ端子が、スイッチＳＷａ０、ＳＷａ２、及びＳＷａ４を介して、それぞれノードＮ１、ノードＮ３、及び出力端子２０８に繋がり、参照セル２０１ａのＢＥ端子が、スイッチＳＷａ１及びＳＷａ３を介して、それぞれノードＮ２及びグランド（接地電位）に繋がっている。
参照セル２０１ｂのＴＥ端子が、スイッチＳＷｂ０、ＳＷｂ２、及びＳＷｂ４を介して、それぞれノードＮ１、ノードＮ４、及び出力端子２０８に繋がり、参照セル２０１ｂのＢＥ端子が、スイッチＳＷｂ１及びＳＷｂ３を介して、それぞれノードＮ２及びグランドに繋がっている。
詳細な動作は後述するが、各スイッチは判定回路２０５の判定結果に応じて制御回路２０６から供給される制御信号（図示せず）でオン、オフされる。特に、スイッチＳＷａ０とＳＷａ１の対、およびスイッチＳＷｂ０とＳＷｂ１の対は、それぞれ同時にオンまたはオフされる。
このように構成された参照セル回路２００において、スイッチＳＷａ０、ＳＷａ１、ＳＷｂ０、ＳＷｂ１が印加回路の一例であり、スイッチＳＷａ３、ＳＷａ４、ＳＷｂ３、ＳＷｂ４が出力回路の一例である。
図７は、パルス生成回路２０２の一具体例を示す回路図である。
ＨＲ化パルス生成回路２０２Ｈは、高抵抗化パルス指示信号Ｐ＿ＨＲを入力とするインバータ２１０と、このインバータ２１０の出力をゲート入力に、ソース・ドレイン端子の一方を高抵抗化用電源ＶＨＲに他方をノードＮ１に繋がるＰ型ＭＯＳトランジスタ２１１と、高抵抗化パルス指示信号Ｐ＿ＨＲをゲート入力とし、ソース・ドレイン端子の一方をグランドに他方をノードＮ２に繋がるＮ型ＭＯＳトランジスタ２１２で構成されている。
ＬＲ化パルス生成回路２０２Ｌは、低抵抗化パルス指示信号Ｐ＿ＬＲを入力とするインバータ２１３と、このインバータ２１３の出力をゲート入力に、ソース・ドレイン端子の一方を低抵抗化用電源ＶＬＲに他方をノードＮ２に繋がるＰ型ＭＯＳトランジスタ２１４と、低抵抗化パルス指示信号Ｐ＿ＬＲをゲート入力とし、ソース・ドレイン端子の一方をグランドに他方をノードＮ１に繋がるＮ型ＭＯＳトランジスタ２１５で構成されている。
図８は、読み出し回路２０３の一具体例を示す回路図である。
負荷回路２０３ａは、ゲートが読み出し指示信号（制御回路２０６より供給される信号）に、ソース・ドレイン端子の一方が電源電圧に、ソース・ドレイン端子の他方がノードＳａに繋がるＰ型ＭＯＳトランジスタ２２０と、ゲートが所定の電圧源ＶＣＬＭＰに、ソース・ドレイン端子の一方がノードＳａに、ソース・ドレイン端子の他方がノードＮ３に繋がるＮ型ＭＯＳトランジスタ２２１とで構成されている。
負荷回路２０３ｂは、ゲートが読み出し指示信号（制御回路２０６より供給される信号）に、ソース・ドレイン端子の一方が電源電圧に、ソース・ドレイン端子の他方がノードＳｂに繋がるＰ型ＭＯＳトランジスタ２２２と、ゲートを所定の電圧源ＶＣＬＭＰに、ソース・ドレイン端子の一方をノードＳｂに他方をノードＮ４に繋がるＮ型ＭＯＳトランジスタ２２３とで構成されている。
なお、電圧源ＶＣＬＭＰの電圧値からＮ型ＭＯＳトランジスタ２２１またはＮ型ＭＯＳトランジスタ２２３の閾値電圧ＶＴほど降下した電圧値が、ノードＮ３またはノードＮ４、即ち参照セル２０１ａまたは参照セル２０１ｂに印加される最大電圧値に概ね対応する。その電圧値が参照セル２０１ａまたは参照セル２０１ｂの読み出し動作においてディスターブを与えない電圧値になるようにこの電圧源ＶＣＬＭＰの電圧値を設定する。本実施例ではＶＣＬＭＰは０．９Ｖに設定し、参照セル２０１ａおよび参照セル２０１ｂには０．５Ｖ以上の電圧は印加されない構成にする。
また、参照セル２０１ａと参照セル２０１ｂの読み出し動作を同一条件にする目的で、Ｐ型ＭＯＳトランジスタ２２０とＰ型ＭＯＳトランジスタ２２２、Ｎ型ＭＯＳトランジスタ２２１とＮ型ＭＯＳトランジスタ２２３は各々同一のトランジスタサイズで、対称な形状のレイアウトパターンで設計されている。
図９は判定回路２０５の一具体例を示す回路図である。
判定回路２０５は、比較器２０４の出力ＳＯＵＴを入力としている。そしてＳＯＵＴを入力とするインバータ２３０と、その出力をデータ入力端子に、基準クロックＣＬＫをクロック入力端子に、リードイネーブル信号の逆極性信号／ＲＥＮ（“／”は逆極性を表現する）をロードホールド端子に接続したロードホールド型Ｄ−ＦＦ２３１で、その出力を結果判定信号ＣＯＮＴＡとしている。
さらにＳＯＵＴをデータ入力端子に、基準クロックＣＬＫをクロック入力端子に、リードイネーブル信号の逆極性信号／ＲＥＮをロードホールド端子に接続したロードホールド型Ｄ−ＦＦ２３３で、その出力を結果判定信号ＣＯＮＴＢとしている。
なおロードホールド型Ｄ−ＦＦは、ロードホールド端子に“Ｌ”レベルが入力されているときは、基準クロックＣＬＫの立ち上がりエッジに同期してデータ入力端子のデータをラッチする。またロードホールド端子に“Ｈ”レベルが入力されているときは、基準クロックの入力に関係なく前状態のデータをラッチし続ける機能を有したＤ−ＦＦ回路である。
以下、参照セル回路２００の具体的な設定方法を、ＬＲ状態における抵抗の上限値ＬＲｍａｘを参照セル２０１ａまたは参照セル２０１ｂに設定する場合について、図１０に示すフローチャートを参照しながら説明する。図１０のフローチャートでは、参照セル２０１ａ、２０１ｂは、それぞれ参照セルＡ、参照セルＢと簡略に表記される。
図１０は、参照セルＡまたは参照セルＢを、ＬＲ状態における抵抗の上限値ＬＲｍａｘに設定する設定方法の一例を示すフローチャートである。
（ステップＳ１）
カウンタ回路２０７のカウント値Ｃを０にリセットする。そして参照セルＡ、Ｂの抵抗値ＲＡ、ＲＢを読み出し、両者を比較する。
具体的には、スイッチＳＷａ２、ＳＷｂ２、ＳＷａ３、及びＳＷｂ３をオンし、またスイッチＳＷａ０、ＳＷｂ０、ＳＷａ１、ＳＷｂ１、ＳＷａ４、及びＳＷｂ４をオフする。そして参照セル２０１ａ及び２０１ｂを、それぞれ負荷回路２０３ａ及び２０３ｂに接続する。
このとき、Ｐ型ＭＯＳトランジスタ２２０及びＮ型ＭＯＳトランジスタ２２１から参照セル２０１ａを通じてグランドに電流が流れ、ノードＳａには参照セル２０１ａの抵抗値及びＮ型ＭＯＳトランジスタ２２１のオン抵抗値の合計とＰ型ＭＯＳトランジスタ２２０のオン抵抗値の比で決まる電圧が出力される。
同様に、Ｐ型ＭＯＳトランジスタ２２２及びＮ型ＭＯＳトランジスタ２２３から参照セル２０１ｂを通じてグランドに電流が流れ、ノードＳａには参照セル２０１ｂの抵抗値及びＮ型ＭＯＳトランジスタ２２３のオン抵抗値の合計とＰ型ＭＯＳトランジスタ２２２のオン抵抗値の比で決まる電圧が出力される。
ノードＳａおよびノードＳｂのそれぞれの出力電圧を比較器２０４で比較する。
（ステップＳ２）
ＲＡ＜ＲＢと判定された場合、参照セルＡに対し書き込み動作を行う。具体的にはスイッチＳＷａ０及びＳＷａ１のみをオンし、ＨＲ化パルス生成回路２０２Ｈより、ノードＮ１にノードＮ２を基準として正電圧ＶＨＲのパルス電圧を所定期間（本実施例では５０ｎｓ）印加する。参照セルＡは、ＴＥ端子にＢＥ端子を基準とした正電圧パルスが印加されるので高抵抗状態に変化する。
引き続き、ＬＲ化パルス生成回路２０２Ｌより、今度はノードＮ２にノードＮ１を基準として正電圧ＶＬＲのパルス電圧を所定期間（本実施例では５０ｎｓ）印加する。参照セルＡは、ＢＥ端子にＴＥ端子を基準とした正電圧パルスが印加されるので低抵抗状態に変化する。
他方、ＲＡ＞ＲＢと判定された場合は、参照セルＢに対し書き込み動作を行う。この場合の動作は、スイッチＳＷｂ０及びＳＷｂ１のみがオンされる点以外は、前述と同様である。
（ステップＳ３）
カウンタ回路２０７の設定値Ｃを１つインクリメントする。そしてステップＳ１で説明と同じ方法で参照セルＡ、Ｂの抵抗値ＲＡ、ＲＢを読み出し、両者を比較する。そしてカウンタ回路２０７のカウント値Ｃが所定の設定回数Ｎ０未満の場合、抵抗値が低いと判断された方の参照セルに対して、ステップＳ２へ戻って再度書き込み動作が行われる。
（ステップＳ４）
ステップＳ３において、カウンタ回路２０７のカウント値Ｃが所定の設定回数Ｎ０に等しい判定の場合、その時点で参照セルの抵抗値が高いと判定されている方の参照セルを出力端子２０８と接続する。具体的には、ＲＡ＞ＲＢの場合、スイッチＳＷａ３及びＳＷａ４をオンし、他のスイッチは全てオフにする。ＲＡ＜ＲＢの場合、スイッチＳＷｂ３及びＳＷｂ４をオンし、他のスイッチは全てオフにする。
以上で設定動作は終了する。
図１１は、このような手順で設定方法を実行したときの、参照セルＡ、Ｂの抵抗値の推移の考え方を説明するグラフである。分布４００は、本発明の基礎データの項で説明した、１つのメモリセルが有するＬＲビットばらつきを示している。黒丸は、参照セルＡの抵抗値を示し、白丸は参照セルＢの抵抗値を示している。なお、これらの抵抗値は、説明のための仮定的な値である。
この設定方法の初期（１回目の比較のとき）において、参照セルＡの抵抗値ＲＡが参照セルＢの抵抗値ＲＢよりも高い（ＲＡ＞ＲＢ）とする。この場合、１回目の書き込み動作は、参照セルＢに対して行われる。
その結果、２回目の比較のとき、参照セルＢは、分布４００に従った確率で新たな抵抗値に設定されている。ここでは、参照セルＢの抵抗値ＲＢは、１回目の比較のときの抵抗値よりも高く、かつ参照セルＡの抵抗値ＲＡよりも高い値に設定されているものとする。この場合、２回目の書き込み動作は、抵抗値の低い参照セルＡに対して行われる。
３回目以降の比較および書き込み動作が同様に繰り返される。ここでは、８回目の比較のときに、参照セルＡが参照セルＢの抵抗値を超える抵抗値に設定されているものとする。
その結果、８回目以降の書き込み動作は、参照セルＢに対して行われる。１０回目の比較のとき、参照セルＡは、参照セルＢの抵抗値よりも高くかつ分布４００の上限値に接近する抵抗値に設定されている。
以上のように設定される抵抗値は、基本的に分布４００に従った確率で設定される。書き込み動作を行うと、前の状態より抵抗値が高い状態に設定される場合と、前の状態より抵抗値が低く設定される場合が発現し、さらに書き込み動作を繰り返すことで一方の参照セルの抵抗値が他方の参照セルの抵抗値を超える状態が確率的に発現する。
そして、書き込み動作を所定の回数以上繰り返すと、分布４００の上限値（参照セルの抵抗値の高側）に限りなく近い状態に一方の参照セルは収束することができる。例えば分布４００が正規分布であると仮定すると、この動作を１０００回繰り返すことにより、３σを超える状態が３回程度発現することが期待される。図１０のフローチャートで説明したカウント値の設定回数Ｎ０を、このように確率的に期待される回数を設定してもよい。
または、図１１のグラフで示す２回目から７回目の状態のように、一方の参照セルが他方の参照セルの抵抗値を超えるまでに、前記一方の参照セルに対する書き込み動作が連続して行われる回数は、設定される抵抗値が上限値に近づくにつれて増加する。
そのため、１つの参照セルに対して連続して書き込み動作が行われる回数を計測するカウンタを設けておき、一方の参照セル（抵抗値がより低い参照セル）に対して所定回数を超えて書き込み動作を行っても当該一方の参照セルの抵抗値が他方の参照セル（抵抗値がより高い参照セル）の抵抗値を上回らない場合は、そこで停止する構成にしてもよい。
次に、参照セル回路２００の機能的な動きを、機能動作表を用いて総括的に説明する。以下の説明では、ＬＲ状態における抵抗分布の上限値ＬＲｍａｘを参照セルに設定する場合の他に、ＬＲ状態における抵抗分布の下限値ＬＲｍｉｎ、及びＨＲ状態における抵抗分布の上限値ＨＲｍａｘ、下限値ＨＲｍｉｎのそれぞれを参照セルに設定する場合の参照セル回路２００の機能的な動きを、機能動作表で説明する。
（１）ＬＲ状態における抵抗分布の上限値ＬＲｍａｘを参照セルに設定する場合
ＬＲ状態における抵抗分布の上限値ＬＲｍａｘを参照セルに設定する場合における参照セル回路の機能動作を、表１に示す。
Figure 0005138836
参照セル２０１ａの抵抗値をＲＡ、参照セル２０１ｂの抵抗値をＲＢとするとき、抵抗値ＲＡと抵抗値ＲＢの大小関係で行う２通りの場合についての動作を示している。
参照セルの読み出し動作の結果、ＲＡ＞ＲＢの場合、比較器２０４の出力ＳＯＵＴは“Ｈ”レベルとなる。読み出し動作過程は、／ＲＥＮは“Ｌ”レベルで、ロードホールド端子は“Ｌ”レベルが入力されており、判定回路２０５の出力ＣＯＮＴＡは“Ｌ”が、ＣＯＮＴＢは“Ｈ”が、ラッチデータとして出力される。逆にＲＡ＜ＲＢの場合、比較器２０４の出力ＳＯＵＴは“Ｌ”レベルとなり、判定回路２０５の出力ＣＯＮＴＡは“Ｈ”が、ＣＯＮＴＢは“Ｌ”が、ラッチデータとして出力される。
このＣＯＮＴＡ、ＣＯＮＴＢの組み合わせに従って、参照セル２０１ａと参照セル２０１ｂでより抵抗値が低いと判定された方の参照セルに関係するスイッチ群ＳＷａ０、ＳＷａ１、ＳＷａ２、及びＳＷａ３、またはスイッチ群ＳＷｂ０、ＳＷｂ１、ＳＷｂ２、及びＳＷｂ３のいずれかがオンする制御が行われる。
そして、このスイッチ群がオンしている方の参照セルに対して、ＨＲ化パルス生成回路２０２ＨおよびＬＲ化パルス生成回路２０２Ｌにより、高抵抗化パルスと低抵抗化パルスをこの順番で印加する書き込み動作が行われる。
所定回数の読み出し動作及び書き込み動作を繰返した結果としてＲＡ＞ＲＢと判定された場合は、参照セル２０１ａの抵抗値が上限値ＬＲｍａｘに十分に近づいたと判断する。そしてスイッチＳＷａ４をオンする制御が行われ、出力端子２０８と参照セル２０１ａとを電気的に接続する。
所定回数の読み出し動作及び書き込み動作を繰返した結果としてＲＡ＜ＲＢの場合は、参照セル２０１ｂが、出力端子２０８と電気的に接続された状態になる。
なお、原理的にはＲＡ＝ＲＢの場合も存在する。しかし実際には比較器２０４は僅かではあるが非対称性を有しており、何れか一方の参照セルの抵抗値が他方の参照セルの抵抗値より大きいと判定される。このような場合、両者に殆ど差が無いことであり、何れの参照セルが選択されたとしても問題ない。
（２）ＬＲ状態における抵抗分布の下限値ＬＲｍｉｎを参照セルに設定する場合
ＬＲ状態における抵抗分布の下限値ＬＲｍｉｎを参照セルに設定する場合における参照セル回路の機能動作を、表２に示す。
Figure 0005138836
参照セルの読み出し動作の結果、ＲＡ＞ＲＢの場合は、参照セル２０１ａに対する書き込み動作を行う。ＲＡ＜ＲＢの場合は、参照セル２０１ｂに対する書き込み動作を行う。所定回数の読み出し動作及び書き込み動作を繰返した結果として、最終的に抵抗値が低いと判定された方の参照セルを、出力端子２０８と電気的に接続する。その他の動きは（１）で説明した内容と同じなので説明を省略する。
（３）ＨＲ状態における抵抗の上限値ＨＲｍａｘを参照セルに設定する場合
ＨＲ状態における抵抗の上限値ＨＲｍａｘを参照セルに設定する場合における参照セル回路の機能動作を、表３に示す。
Figure 0005138836
この場合、（１）で説明した内容と比べて、ＨＲ化パルスとＬＲ化パルスの印加の順番が逆になる点が異なる。
参照セルの読み出し動作の結果、ＲＡ＞ＲＢの場合は、参照セル２０１ｂに対する書き込み動作を行う。このとき、ＬＲ化パルス生成回路２０２Ｌで生成したＬＲ化パルスの印加にて参照セル２０１ｂをＬＲ状態にした後、ＨＲ化パルス生成回路２０２Ｈで生成したＨＲ化パルスの印加にて参照セル２０１ｂをＨＲ状態に設定する制御を行う。
ＲＡ＜ＲＢの場合は、参照セル２０１ａに対して、同様にＬＲ化パルスの印加に続いてＨＲ化パルスを印加する書き込み動作を行う。所定回数の読み出し動作及び書き込み動作を繰返した結果として、最終的に抵抗値が高いと判定された方の参照セルを、出力端子２０８と電気的に接続する。
その他の動きは（１）で説明した内容と同じなので説明は省略する。
（４）ＨＲ状態における抵抗の下限値ＨＲｍｉｎを参照セルに設定する場合
ＨＲ状態における抵抗の下限値ＨＲｍｉｎを参照セルに設定する場合における参照セル回路の機能動作を、表４に示す。
Figure 0005138836
参照セルの読み出し動作の結果、ＲＡ＞ＲＢの場合は、参照セル２０１ａに対して書き込み動作を行う。ＲＡ＜ＲＢの場合は、参照セル２０１ｂに対して書き込み動作を行う。書き込み動作は、対象の参照セルに対し、まずＬＲ化パルスを印加し、その後ＨＲ化パルスを印加する。所定回数の読み出し動作及び書き込み動作を繰返した結果として、最終的に抵抗値が低いと判定された方の参照セルを、出力端子２０８と電気的に接続する。その他の動きは（１）で説明した内容と同じなので説明を省略する。
上記、（１）から（４）で説明したＬＲｍａｘ、ＬＲｍｉｎ、ＨＲｍａｘ、及びＨＲｍｉｎの抵抗値を有する参照セルは、解決したい課題に応じて、それぞれ単独で用いることもできるし、２つ以上の値の抵抗値の参照セルを組み合わせて用いてもよい。
なお（１）から（４）で説明したいずれの書き込み動作においても、書き込みの対象となる参照セルに対して、目的の抵抗状態とは逆の抵抗状態に設定するための第１のパルスを印加してから、目的の抵抗状態に設定するための第２のパルスを印加しているが、当該第１のパルスを省略して、目的の抵抗状態に設定するためのパルスを印加するだけでもよい。
上記では、２つの参照セルのいずれか一方の抵抗値を目的の抵抗状態における下限の抵抗値または上限の抵抗値に近づける参照セル回路について説明したが、参照セル回路は、２つよりも多くの参照セルを用いて構成されても構わない。
そのような参照セル回路は、一例として次のよう構成されてもよい。当該参照セル回路は、例えば、図６の破線枠内に示されている、参照セル２０１ａ、２０１ｂと、読み出し回路２０３と、比較器２０４と、スイッチＳＷａ０、ＳＷｂ０、ＳＷａ１、ＳＷｂ１、ＳＷａ２、ＳＷｂ２、ＳＷａ３、ＳＷｂ３、ＳＷａ４、及びＳＷｂ４とを、もう１組備え、さらに、各組の出力端子に接続される参照セルの抵抗値を比較する第２の比較器、および前記第２の比較器による比較結果に対応する参照セルを出力端子に接続する第２の出力回路を備える。パルス生成回路２０２、判定回路２０５、制御回路２０６、およびカウンタ回路２０７は、両方の組で兼用してもよいし、個々の組にて各々を具備するようにしてもよい。
このように構成された参照セル回路において、制御回路２０６による制御の下で、上述した１回以上の書き込み動作及び出力動作が、組ごとに行われ、各組の出力端子に接続された参照セルのうち、前記第２の比較器による比較結果に対応する参照セルが、前記第２の出力回路により前記出力端子に接続される。
その結果、前記第２の出力回路の出力端子に接続された参照セルにおいて、目的の抵抗状態における上限の抵抗値または下限の抵抗により近い抵抗値を得ることができる。
（実施の形態２）
次に、本発明の実施の形態２における抵抗変化型不揮発性記憶装置として、上述した参照セル回路２００を読み出し回路に適用した抵抗変化型不揮発性記憶装置について説明する。
図１２は、参照セル回路を、読み出し用の基準レベルを生成する参照回路に用いた抵抗変化型不揮発性記憶装置の一例を示す機能ブロック図である。抵抗変化型不揮発性記憶装置５００は、抵抗変化型素子を構成要素とする抵抗変化型メモリセルが行列のアレイ状に配列されたメモリセルアレイ５０１と、行方向の選択を行う行選択回路５０２と、列方向の選択を行う列選択回路５０３と、選択された抵抗変化型メモリセルの抵抗値を“１”または“０”の論理値に変換する読み出し回路５０４と、参照回路５０５と、選択されたメモリセルを低抵抗状態または高抵抗状態に設定することで論理値“１”または“０”を書き込むため、所定のパルス幅およびパルス電圧を印加する書き込み回路５０６と、抵抗変化型不揮発性記憶装置５００の外部とデータをやり取りする入出力回路５０７と、抵抗変化型不揮発性記憶装置５００の動作を制御する制御回路５０８を含んで構成されている。
参照回路５０５は、図５Ａ及び図５Ｂで説明した参照セル回路２００を用いて構成され、高抵抗状態の時のメモリセル電流と低抵抗状態の時のメモリセル電流の中間の基準電流が流れるように構成されている。
読み出し回路５０４は、列選択回路５０３を介してメモリセルアレイ５０１の中の選択された抵抗変化型メモリセルを流れる電流と、参照回路５０５を流れる基準電流とを比較する差動型増幅器で構成されている。
図１３は参照回路５０５の回路構成である。参照セル回路２００Ｈは、表４で説明したＨＲｍｉｎ（高抵抗状態の抵抗分布の下限値）に近い抵抗値を設定する場合の制御が行われるように構成した参照セル回路２００で構成されている。また参照セル回路２００Ｌは、表１で説明したＬＲｍａｘ（低抵抗状態の抵抗分布の上限値）に近い抵抗値を設定する場合の制御が行われるように構成した参照セル回路２００で構成されている。
そしてゲートとドレインを接続しソースを電源に接続したＰ型ＭＯＳトランジスタ５１０は、参照セル回路２００Ｈの出力端子２０８Ｈとドレインで接続し、またそのゲートをＰ型ＭＯＳトランジスタ５１１のゲートと共通接続し第１のカレントミラーを構成している。
またゲートとドレインを接続しソースを電源に接続したＰ型ＭＯＳトランジスタ５１２は、参照セル回路２００Ｌの出力端子２０８Ｌとドレインで接続し、またそのゲートをＰ型ＭＯＳトランジスタ５１３のゲートと共通接続し第２のカレントミラーを構成している。
Ｐ型ＭＯＳトランジスタ５１１のドレインとＰ型ＭＯＳトランジスタ５１３のドレインは共通接続され、さらにＮ型ＭＯＳトランジスタ５１４のドレインと接続されている。またＮ型ＭＯＳトランジスタ５１４はソースをグランドに、ゲートをドレインと共通接続するとともに、Ｎ型ＭＯＳトランジスタ５１５のゲートとも接続し第３のカレントミラーを構成している。そしてＮ型ＭＯＳトランジスタ５１５のドレインが端子Ｒｉｎとして、読み出し回路５０４の基準端子に接続されている。
ここでは一例としてＰ型ＭＯＳトランジスタ５１０のトランジスタサイズ（チャネル幅Ｗ、チャネル長Ｌ）はＰ型ＭＯＳトランジスタ５１２と同一に設計されている。また第１のカレントミラーおよび第２のカレントミラーは各々カレントミラー比が１／２になるよう、Ｐ型ＭＯＳトランジスタ５１１およびＰ型ＭＯＳトランジスタ５１３のトランジスタのチャネル幅Ｗを、Ｐ型ＭＯＳトランジスタ５１０およびＰ型ＭＯＳトランジスタ５１２に対して１／２で構成されている。
以上のように構成された参照回路５０５においては、参照セル回路２００Ｈにおいて、高抵抗状態の抵抗値の下限値に対応する電流ＩＨＲｍａｘをＰ型ＭＯＳトランジスタ５１０で生成し、その１／２の電流（ＩＨＲｍａｘ／２）がＰ型ＭＯＳトランジスタ５１１にミラーされる。また参照セル回路２００Ｌにおいて、低抵抗状態の抵抗値の上限値に対応する電流ＩＬＲｍｉｎをＰ型ＭＯＳトランジスタ５１２で生成し、その１／２の電流（ＩＬＲｍｉｎ／２）がＰ型ＭＯＳトランジスタ５１３にミラーされる。
そして、Ｐ型ＭＯＳトランジスタ５１１、５１３がワイヤード接続されているので、（ＩＨＲｍａｘ／２）＋（ＩＬＲｍｉｎ／２）、すなわちＩＨＲｍａｘとＩＬＲｍｉｎの中間電流に相当する電流が、第３のカレントミラーでＮ型ＭＯＳトランジスタ５１５に生成される。
なお、参照セル回路２００Ｈおよび参照セル回路２００Ｌは、抵抗変化型不揮発性記憶装置５００の製品出荷前の製造段階（製造工程時）や、抵抗変化型不揮発性記憶装置５００が動作していない空き時間帯（休止またはアイドル状態時）に、図１０に示すフローチャートに従って基準レベルが設定されるので、記憶装置としての書き込み動作や読み出し動作には影響しない。
また、本実施の形態の参照回路５０５では、参照セル回路２００Ｈ、２００Ｌの両方を用いているが、例えば参照セル回路２００Ｌだけを用いて、低抵抗状態の抵抗分布の上限値（ＬＲｍａｘ）に対し、Ｐ型ＭＯＳトランジスタ５１２とＰ型ＭＯＳトランジスタ５１３のミラー比を調整して基準電流を決めるといったように、一つの参照セル回路だけを用いて構成してもよい。
（実施の形態３）
次に、本発明の実施の形態３における抵抗変化型不揮発性記憶装置として、上述した参照セル回路２００をリフレッシュ指示回路に適用した抵抗変化型不揮発性記憶装置について説明する。
図１４は、参照セル回路を、記憶内容をリフレッシュすべき時期を指示するリフレッシュ指示回路に用いた抵抗変化型不揮発性記憶装置の一例を示す機能ブロック図である。図１４の抵抗変化型不揮発性記憶装置５５０が、図１２の抵抗変化型不揮発性記憶装置５００と異なる点は、リフレッシュ指示回路５５１が加わった点にある。
メモリセルアレイ５０１は不揮発性を有する抵抗変化型メモリセルで構成されているが、メモリセルに設定した抵抗値が長時間をかけて変化することが考えられる。そのような場合、読み出し回路の読み出し閾値レベルまで変化してしまう前に、書き込まれているデータを一旦読み出し再度そのデータを同じメモリセルに書き込む、いわゆるリフレッシュ動作が有効である。リフレッシュ指示回路５５１は、リフレッシュが必要な時期が到来したことを検知しリフレッシュ指示信号を出力する回路である。
図１５は、リフレッシュ指示回路５５１の回路図である。参照セル回路２００Ｈは、表４で説明したＨＲｍｉｎ（高抵抗状態の抵抗分布の下限値）に近い抵抗値を設定する場合の制御が行われるように構成した参照セル回路２００で構成されている。
負荷回路５５３は、ゲートをリフレッシュ確認信号に、ソース・ドレイン端子の一方を電源電圧に他方をノードＮ５５６に繋がるＰ型ＭＯＳトランジスタ５５４と、ゲートを所定の電圧源ＶＣＬＭＰに、ソース・ドレイン端子の一方をノードＮ５５６に、他方を参照セル回路２００Ｈの出力端子２０８Ｈに繋がるＮ型ＭＯＳトランジスタ５５５とで構成されている。そして比較器５５２でノードＮ５５６の電圧と、基準電圧であるリフレッシュ基準レベルの電圧を比較し、リフレッシュ指示信号を出力する。
以上のように構成されたリフレッシュ指示回路５５１の動作を、図１６のタイミングチャートで説明する。
図１６のタイミングチャートにおいて、横軸は参照セル回路の設定動作を最後に行った時刻ｔ０からの経過時間、縦軸は参照セルの抵抗値を示す。時刻ｔ０において、参照セルの抵抗値は、高抵抗状態の抵抗分布の下限値６０２に設定される。
なお、ＨＲ分布６０１は高抵抗状態が書き込まれたメモリセルのアレイばらつきの分布を示し、ＬＲ分布６０３は低抵抗状態が書き込まれたメモリセルのアレイばらつきの分布を示している。
時間の経過とともに、参照セルの抵抗値は、高抵抗状態の抵抗分布の下限値６０２から低下し、時刻ｔ１においてリフレッシュ判定点６０４の抵抗値に達する。さらにそのまま放置した場合は、時刻ｔ２では読み出し判定点６０５に達する。ここではリフレッシュ判定点６０４に達した時刻ｔ１をリフレッシュ指示点６０６とし、この時点でリフレッシュを指示するリフレッシュ指示信号が出力され、メモリセルのデータのリフレッシュ動作を行うとともに参照セルも再度設定しておく。
なお、本実施例は高抵抗状態の抵抗値が経時変化する例であるが、低抵抗状態が主に変化する場合は、表１で説明したＬＲｍａｘ（低抵抗状態の抵抗分布の上限値）に近い抵抗値を設定し、同様にしてリフレッシュの時期を指示できることは明らかである。
なお、参照セル２０１ａおよび参照セル２０１ｂは、不揮発性記憶装置本体を構成するメモリセルと同一の構造のメモリセルで構成することが望ましい。
例えば、１Ｔ１Ｒ型不揮発性記憶装置に用いる場合であれば、例えば、図２で説明した抵抗変化型記憶素子１０１とＮ型ＭＯＳトランジスタ１０２が直列接続されてなる１Ｔ１Ｒ型のメモリセル１００で参照セルを構成してもよい。
また、例えばクロスポイント型不揮発性記憶装置に用いる場合であれば、例えば、図１７に示す抵抗変化型記憶素子７０１とダイオード７０２が直列接続されてなるクロスポイント型メモリセル７００で参照セルを構成してもよい。
以上説明したように、本発明では、抵抗変化素子で構成された参照セルは、メモリセルアレイの抵抗値分布を反映した基準レベルを実現することができるので、例えば、抵抗変化型不揮発性記憶に応用した場合、安定な読み出し動作やデータ保持特性に優れた信頼性の高いメモリを実現するのに有用である。
１００ メモリセル
１０１ 抵抗変化型記憶素子
１０２ Ｎ型ＭＯＳトランジスタ
１０３、１０４、１０５ 端子
１１１ 第１電極
１１２ 低濃度酸化層
１１３ 高濃度酸化層
１１４ 第２電極
１２０ 抵抗変化型不揮発性記憶装置
１２１ メモリセルアレイ
１２２ 行ドライバ
１２３ 行選択回路
１２４ 列選択回路
１２５ 書き込み回路
１２６ 読み出し回路
１２７ 入出力回路
１２８ モニター端子
１２９ 書き込み用電源
１３０ ＬＲ化用電源
１３１ ＨＲ化用電源
１３２ アドレス入力回路
１３３ 制御回路
２００、２００Ｈ、２００Ｌ 参照セル回路
２０１ａ、２０１ｂ 参照セル
２０２ パルス生成回路
２０２Ｈ ＨＲ化パルス生成回路
２０２Ｌ ＬＲ化パルス生成回路
２０３ 読み出し回路
２０３ａ、２０３ｂ 負荷回路
２０４ 比較器
２０５ 判定回路
２０６ 制御回路
２０７ カウンタ回路
２０８、２０８Ｈ、２０８Ｌ 出力端子
２１０、２１３、２３０ インバータ
２１１、２１４、２２０、２２２ Ｐ型ＭＯＳトランジスタ
２１２、２１５、２２１、２２３ Ｎ型ＭＯＳトランジスタ
２３１、２３３ ロードホールド型Ｄ−ＦＦ
４００ 分布
５００ 抵抗変化型不揮発性記憶装置
５０１ メモリセルアレイ
５０２ 行選択回路
５０３ 列選択回路
５０４ 読み出し回路
５０５ 参照回路
５０６ 書き込み回路
５０７ 入出力回路
５０８ 制御回路
５１０、５１１、５１２、５１３ Ｐ型ＭＯＳトランジスタ
５１４、５１５ Ｎ型ＭＯＳトランジスタ
５５０ 抵抗変化型不揮発性記憶装置
５５１ リフレッシュ指示回路
５５２ 比較器
５５３ 負荷回路
５５４ Ｐ型ＭＯＳトランジスタ
５５５ Ｎ型ＭＯＳトランジスタ
６０１ ＨＲ分布
６０２ 下限値
６０３ ＬＲ分布
６０４ リフレッシュ判定点
６０５ 読み出し判定点
６０６ リフレッシュ指示点
７００ クロスポイント型メモリセル
７０１ 抵抗変化型記憶素子
７０２ ダイオード
１００１、１００２ メモリセルアレイ
１００３、１００４ 参照セルアレイ
１００５ センスアンプ
１０１０ メモリセルアレイ
１０１１ 参照セルブロック
１０１２ センスアンプ

Claims (23)

  1. 第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された第１の参照セルおよび第２の参照セルと、
    前記第１の参照セルの抵抗値と前記第２の参照セルの抵抗値とを比較する比較器と、
    制御回路と、
    前記第１の参照セルおよび前記第２の参照セルのうち前記制御回路から指示された参照セルに、当該参照セルを前記低抵抗状態および前記高抵抗状態のうちの何れか一方である目的状態に設定するための電気信号を印加する印加回路と、
    前記第１の参照セルおよび前記第２の参照セルのうち前記制御回路から指示された参照セルを出力端子に電気的に接続する出力回路と、を備え、
    前記制御回路は、
    前記第１の参照セルの抵抗値または前記第２の参照セルの抵抗値を前記目的状態における下限の抵抗値または上限の抵抗値である目的抵抗値に近づけるために、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較動作と、前記比較器による都度の比較結果に対応して前記目的抵抗値からより遠い方の参照セルに対して、前記印加回路により前記電気信号を印加する書き込み動作とを、１回以上実行し、
    前記書き込み動作の後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応して前記目的抵抗値により近い方の参照セルを、前記出力回路により前記出力端子に電気的に接続する出力動作を実行する
    参照セル回路。
  2. さらに、前記電気信号を生成するパルス生成回路を備える
    請求項１に記載の参照セル回路。
  3. 前記印加回路は、前記電気信号として、前記第１の参照セルおよび前記第２の参照セルを、前記低抵抗状態および前記高抵抗状態のうちの前記目的状態とは異なる抵抗状態に設定するための第１のパルス信号と、当該第１のパルス信号に後続して、前記第１の参照セルおよび前記第２の参照セルを前記目的状態に設定するための第２のパルス信号とを、前記制御回路から指示された参照セルに印加する
    請求項１または請求項２に記載の参照セル回路。
  4. 前記第１の参照セルおよび前記第２の参照セルは、前記抵抗変化素子とトランジスタとを直列に接続してなる
    請求項１から請求項３の何れか１項に記載の参照セル回路。
  5. 前記第１の参照セルおよび前記第２の参照セルは、前記抵抗変化素子とダイオードとを直列に接続してなる
    請求項１から請求項３の何れか１項に記載の参照セル回路。
  6. 前記抵抗変化素子はタンタル酸化物で構成される
    請求項１から請求項５の何れか１項に記載の参照セル回路。
  7. 前記制御回路は、
    前記第１の参照セルまたは前記第２の参照セルを前記低抵抗状態における上限の抵抗値に近づけるために、前記書き込み動作の都度、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより低いと判定された参照セルに、当該参照セルを前記低抵抗状態に設定するための電気信号を、前記印加回路により印加し、前記出力動作において、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより高いと判定された参照セルを、前記出力回路により前記出力端子に電気的に接続する
    請求項１から請求項６の何れか１項に記載の参照セル回路。
  8. 前記制御回路は、
    前記第１の参照セルまたは前記第２の参照セルを前記低抵抗状態における下限の抵抗値に近づけるために、前記書き込み動作の都度、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより高いと判定された参照セルに、当該参照セルを前記低抵抗状態に設定するための電気信号を、前記印加回路により印加し、前記出力動作において、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより低いと判定された参照セルを、前記出力回路により前記出力端子に電気的に接続する
    請求項１から請求項６の何れか１項に記載の参照セル回路。
  9. 前記制御回路は、
    前記第１の参照セルまたは前記第２の参照セルを前記高抵抗状態における上限の抵抗値に近づけるために、前記書き込み動作の都度、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより低いと判定された参照セルに、当該参照セルを前記高抵抗状態に設定するための電気信号を、前記印加回路により印加し、前記出力動作において、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより高いと判定された参照セルを、前記出力回路により前記出力端子に電気的に接続する
    請求項１から請求項６の何れか１項に記載の参照セル回路。
  10. 前記制御回路は、
    前記第１の参照セルまたは前記第２の参照セルを前記高抵抗状態における下限の抵抗値に近づけるために、前記書き込み動作の都度、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより高いと判定された参照セルに、当該参照セルを前記高抵抗状態に設定するための電気信号を、前記印加回路により印加し、前記出力動作において、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器によって抵抗値がより低いと判定された参照セルを、前記出力回路により前記出力端子に電気的に接続する
    請求項１から請求項６の何れか１項に記載の参照セル回路。
  11. 前記参照セル回路は、前記第１の参照セル、前記第２の参照セル、前記比較器、前記印加回路、および前記出力回路をもう１組備え、
    前記制御回路は、前記各組で、前記１回以上の書き込み動作および出力動作を実行し、
    前記参照セル回路は、さらに、
    組ごとの前記出力端子に接続された参照セルの抵抗値を比較する第２の比較器と、
    組ごとの前記出力端子に接続された参照セルのうち前記第２の比較器による比較結果に対応する参照セルを出力端子に接続する第２の出力回路と、を備える
    請求項１から請求項１０の何れか１項に記載の参照セル回路。
  12. 第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された複数のメモリセルが行及び列状に配列されたメモリセルアレイと、
    請求項１から請求項１０の何れか１項に記載の１つ以上の参照セル回路を有し、当該参照セル回路の出力端子に接続された参照セルの抵抗値を基準として、前記複数のメモリセルの各々の抵抗状態を判定するための基準レベルを生成する参照回路と、
    前記メモリセルの各々から得られる信号レベルと、前記参照回路で生成された基準レベルとを比較することにより、前記メモリセルが低抵抗状態および高抵抗状態の何れであるかを判定する読み出し回路と
    を備える抵抗変化型不揮発性記憶装置。
  13. 前記参照回路は、
    請求項７または請求項８に記載の参照セル回路である第１の参照セル回路と、
    請求項９または請求項１０に記載の参照セル回路である第２の参照セル回路と、
    を有する請求項１２に記載の抵抗変化型不揮発性記憶装置。
  14. 前記第１の参照セル回路は、請求項７に記載の参照セル回路であり、
    前記第２の参照セル回路は、請求項１０に記載の参照セル回路であり、
    前記参照回路は、前記第１の参照セル回路の出力端子に接続された参照セルの抵抗値と、前記第２の参照セル回路の出力端子に接続された参照セルの抵抗値との中間の抵抗値に対応する基準レベルを生成する
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  15. 第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された複数のメモリセルが行列状に配列されたメモリセルアレイと、
    請求項１から請求項１０の何れか１項に記載の参照セル回路を有し、当該参照セル回路の出力端子に接続された参照セルの抵抗値が予め定められた値になることでリフレッシュ指示信号を出力するリフレッシュ指示回路と、
    前記リフレッシュ指示信号が出力されると、前記メモリセルアレイの少なくとも一部のメモリセルに対して、一旦読み出し動作を行った後、再度同一のデータを書き込むリフレッシュ動作を行う制御回路と
    を備える抵抗変化型不揮発性記憶装置。
  16. 前記参照セル回路は、請求項７に記載の参照セル回路であり、
    前記リフレッシュ指示回路は、前記参照セル回路の出力端子に接続された参照セルの抵抗値が予め定められた値まで上昇したときに前記リフレッシュ指示信号を出力する
    請求項１５に記載の抵抗変化型不揮発性記憶装置。
  17. 前記参照セル回路は、請求項１０に記載の参照セル回路であり、
    前記リフレッシュ指示回路は、前記参照セル回路の出力端子に接続された参照セルの抵抗値が予め定められた値まで下降したときに前記リフレッシュ指示信号を出力する
    請求項１５に記載の抵抗変化型不揮発性記憶装置。
  18. 前記参照セル回路は、前記抵抗変化型不揮発性記憶装置の製造工程において、前記書き込み動作を１回以上実行した後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応する参照セルを、前記出力回路により出力端子に電気的に接続する
    請求項１２から請求項１７の何れか１項に記載の抵抗変化型不揮発性記憶装置。
  19. 前記参照セル回路は、前記抵抗変化型不揮発性記憶装置の休止またはアイドル状態の期間において、前記印加回路により前記書き込み動作を１回以上実行した後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応する参照セルを、前記出力回路により前記出力端子に電気的に接続する
    請求項１２から請求項１４の何れか１項に記載の抵抗変化型不揮発性記憶装置。
  20. 前記参照セル回路は、前記リフレッシュ指示が出力されると、前記書き込み動作を１回以上実行した後、前記第１の参照セルおよび前記第２の参照セルのうち前記比較器による比較結果に対応する参照セルを、前記出力回路により前記出力端子に電気的に接続する
    請求項１５から請求項１７の何れか１項に記載の抵抗変化型不揮発性記憶装置。
  21. 第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された第１の参照セルおよび第２の参照セルとを備える参照セル回路の設定方法であって、
    前記第１の参照セルの抵抗値または前記第２の参照セルの抵抗値を、前記低抵抗状態および前記高抵抗状態のうちの何れか一方である目的状態における下限の抵抗値または上限の抵抗値である目的抵抗値に近づけるために、前記第１の参照セルおよび前記第２の参照セルのうち、前記第１の参照セルの抵抗値および前記第２の参照セルの抵抗値の都度の比較結果に対応して前記目的抵抗値からより遠い方の参照セルに対して、当該参照セルを前記目的状態に設定するための電気信号を印加する、１回以上の更新ステップと、
    前記更新ステップの後、前記第１の参照セルおよび前記第２の参照セルのうち、前記第１の参照セルの抵抗値と前記第２の参照セルの抵抗値との比較結果に対応して前記目的抵抗値により近い方の参照セルを、出力端子に電気的に接続する出力ステップと
    を含む参照セル回路の設定方法。
  22. 第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された、複数のメモリセル、第１の参照セル、および第２の参照セルを有し、前記複数のメモリセルは行列状に配列されてメモリセルアレイを構成し、前記第１の参照セルおよび前記第２の参照セルは参照セル回路を構成している抵抗変化型不揮発性記憶装置の制御方法であって、
    前記参照セル回路に対して請求項２１に記載の設定方法に含まれる各ステップを実行するステップと、
    前記参照セル回路の出力端子に接続された参照セルの抵抗値を基準として、前記複数のメモリセルの各々の抵抗状態を判定するための基準レベルを生成する基準レベル生成ステップと、
    前記複数のメモリセルの各々から得られる信号レベルと、生成された基準レベルとを比較することにより、前記メモリセルが低抵抗状態および高抵抗状態の何れであるかを判定する読み出しステップと
    を含む抵抗変化型不揮発性記憶装置の制御方法。
  23. 第１の範囲内の抵抗値を有する低抵抗状態と、下限の抵抗値が前記第１の範囲の上限の抵抗値よりも高い第２の範囲内の抵抗値を有する高抵抗状態との間を、電気信号の印加に応じて可逆的に変化する抵抗変化素子を用いて構成された複数のメモリセル、第１の参照セル、および第２の参照セルを有し、前記複数のメモリセルは行及び列状に配列されてメモリセルアレイを構成し、前記第１の参照セルおよび前記第２の参照セルは参照セル回路を構成している抵抗変化型不揮発性記憶装置の制御方法であって、
    前記参照セル回路に対して請求項２１に記載の設定方法に含まれる各ステップを実行するステップと、
    前記参照セル回路の出力端子に接続された参照セルの抵抗値が予め定められた値になることでリフレッシュ指示信号を出力するリフレッシュ指示ステップと、
    前記リフレッシュ指示信号が出力されると、前記メモリセルアレイの少なくとも一部のメモリセルに対して、一旦読み出し動作を行った後、再度同一のデータを書き込むリフレッシュ動作を行うリフレッシュ実行ステップと
    を含む抵抗変化型不揮発性記憶装置の制御方法。
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