JP2009289352A

JP2009289352A - 半導体装置

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Publication number: JP2009289352A
Application number: JP2008142098A
Authority: JP
Inventors: Yasuko Tonomura; 寧子外村
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2008-05-30
Filing date: 2008-05-30
Publication date: 2009-12-10
Anticipated expiration: 2028-05-30
Also published as: JP5676842B2; US8094480B2; US20090296452A1

Abstract

【課題】全メモリセルの抵抗分布を測定することができる半導体装置を提供し、もって、抵抗分布に応じて、より適切にレファレンス抵抗の抵抗値を設定することができる半導体装置を提供する。
【解決手段】複数のレファレンス用抵抗素子１１−１〜１１−ｎに抵抗選択回路１２を接続し、外部から抵抗選択回路に入力される制御信号に応じて複数のレファレンス用抵抗素子が選択的に並列接続されるようにする。複数のレファレンス用抵抗素子の抵抗値は、メモリセルの抵抗値の最小値及び最大値に比べ、より小さい値からより大きい値まで変更できるように選定する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、抵抗値可変型メモリセルを含む半導体装置に関する。

従来の抵抗値可変型メモリセルを含む半導体装置は、例えば、図１０に示すように構成されている。

図示の半導体装置は、メモリセル（ＭＣ）１０１、メモリセル１０１に接続されるＹスイッチ（ＹＳＷ）１０２、Ｙスイッチ１０２に接続されるセンスアンプ（ＳＡ）１０３、レファレンス用抵抗素子又はセル（以下、単にレファレンス用抵抗素子という）（ＲＲＥＦ）１０４、レファレンス用抵抗素子１０４に接続されるレファレンスアンプ（ＲＡ）１０５、及びセンスアンプ１０３とレファレンスアンプ１０５とに接続される比較器１０６を有している。

メモリセル１０１は、相変化等により抵抗値が変化する記憶素子（ＰＣ）１０１１と、選択トランジスタスイッチ１０１２とを含む。また、センスアンプ１０３及びレファレンスアンプ１０５は、負荷１０３１，１０５１と、トランジスタ１０３２，１０５２と、インバータ１０３３，１０５３とを含む。

なお、センスアンプ１０３と比較器１０６は、比較読み出し回路（ＳＡＣＭＰ）１０７を構成している。

この半導体装置において、Ｙスイッチ１０２及び選択トランジスタスイッチ１０１２がオンすると、記憶素子１０１１には、その抵抗値に応じた電流が流れる。その結果、センスアンプ１０３において、負荷１０３１とトランジスタ１０３２との接続点に記憶素子の抵抗値に応じた電位が現れる。センスアンプ１０３はこの電位をセンスアンプ出力ＳＡＯＵＴとして比較器１０６の一方の入力へ出力する。

他方、レファレンス抵抗にも、その抵抗値に応じた電流が流れる。レファレンスアンプ１０５は、レファレンス用抵抗素子１０４に流れる電流に応じて負荷１０５１とトランジスタ１０５２との接続点に現れる電位をレファレンスレベルＲＬとして比較器１０６の他方の入力へ出力する。

比較器１０６は、センスアンプ１０３の出力ＳＡＯＵＴとレファレンスアンプ１０５からのレファレンスレベルＲＬとを比較し、比較結果を出力する。

レファレンス用抵抗の抵抗値を、記憶素子１０１１が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との中間の値にしておけば、レファレンスレベルＲＬは、記憶素子１０１１が高抵抗状態のときのセンスアンプ出力ＳＡＯＵＴよりも低く、低抵抗状態のときのセンスアンプ出力ＳＡＯＵＴよりも高くなる。その結果、比較器１０６の出力は、記憶素子１０１１に書き込まれた情報（論理“０”（高抵抗）又は“１”（低抵抗））を表すことになる。こうして、図１０の半導体装置は、メモリセル１０１に書き込まれた１ビット情報を読み出すことができる。

さて、図１０にはメモリセル１０１を一つだけ示したが、実際の半導体（記憶）装置は、多数のメモリセルを有している。そして、これら多数のメモリセルは、製造バラツキなどにより、必ずしも同一の特性を持たない。つまり、実際の半導体装置は、メモリセルの抵抗値に関してある程度の分布（抵抗分布）を持っている。しかも、その抵抗分布はチップごとに異なる可能性がある。

ここで、複数のメモリセルに対して単一のレファレンス抵抗を設ける半導体装置において、レファレンス抵抗の抵抗値を予め所定値に設定（固定値）すると、その特性によっては読み出しが行えないセルが（許容数以上）存在する可能性がある。そこで、レファレンス抵抗の抵抗値を可変にし、複数のメモリセルの特性に応じてレファレンス抵抗の抵抗値を設定する技術が既に提案されている（例えば、特許文献１又は２参照）。

特開２００５−１８９１６号公報特開２００５−５０４２４号公報

特許文献１には、メモリセル及びレファレンスセルの特性を検査し、その検査結果に基づいてレファレンスセルへの書き込みを行い、レファレンス抵抗の抵抗値を所定の値にすることが記載されている。しかしながら、引用文献１には、多数のメモリセルが存在し、抵抗分布が存在する場合に、レファレンス電位をどの様に設定するかについては全く記載が無い。したがって、特許文献１に記載の半導体装置には、複数のメモリセルに関して抵抗分布が存在する場合に、より適切なレファレンス抵抗の抵抗値を設定することができないという問題点がある。

また、特許文献２に記載の半導体装置は、全メモリセルの高抵抗状態における抵抗分布の下限値と低抵抗状態における抵抗分布の上限値とを求め、その平均値をレファレンス抵抗の抵抗値としている。したがって、この半導体装置もまた、特許文献１に記載のもの同様に、抵抗分布に応じてより適切なレファレンス抵抗の抵抗値を設定することができないという問題点がある。

そこで、本発明は、全メモリセルの抵抗分布を測定することができる半導体装置を提供し、もって、抵抗分布に応じて、より適切にレファレンス抵抗の抵抗値を設定することができる半導体装置を提供することを目的とする。

本発明の一態様は、複数のメモリセルを有し、各メモリセルに含まれる記憶素子の抵抗値を変化させて情報を記憶する半導体装置において、前記複数のメモリセルについて前記抵抗値の分布測定を可能にしたことを特徴とする。

具体的には、上記半導体装置は、前記記憶素子の抵抗値と比較されるレファレンス抵抗の抵抗値を、前記記憶素子が持ち得る最低抵抗値よりも低い第１の抵抗値から、前記記憶素子が持ち得る最高抵抗値よりも高い第２の抵抗値まで可変にしたことを特徴とする。

レファレンス抵抗の抵抗値を可変にするため、上記半導体装置は、互いに異なる抵抗値を持つ複数の抵抗素子にそれぞれスイッチを直列接続して直列接続体とし、これら直列接続体を並列接続し、外部入力される制御信号に応じて前記複数の抵抗素子を選択的に組み合わせることができる。

また、互いに異なる抵抗値を持つ複数の抵抗素子にそれぞれヒューズを介してスイッチを直列接続して直列接続体とし、これら直列接続体を並列接続し、ヒューズ切断前は、外部入力される制御信号に応じて前記複数の抵抗素子を選択的に組み合わせて前記レファレンス抵抗を構成し、ヒューズ切断後は、ヒューズの状態に応じて前記複数の抵抗素子を選択的に組み合わせて前記レファレンス抵抗を構成するようにしてもよい。

また、本発明の他の態様は、複数のメモリセルを有し、各メモリセルに含まれる記憶素子の抵抗値を変化させて情報を記憶する半導体装置のレファレンス抵抗の抵抗値を決定するレファレンスレベル決定方法において、前記複数のメモリセルについて前記抵抗値の分布測定を行い、分布度数に基づいてレファレンス抵抗の抵抗値を決定することを特徴とする。

本発明によれば、複数のメモリセルの抵抗分布を測定することができ、測定した抵抗分布に応じてより適切なレファレンスレベルの設定を行うことができる。

以下、図面を参照して、本発明の実施の形態について説明する。

図１に、本発明の第１の実施の形態に係る半導体装置の要部構成を示す。ここで従来と同一のものには、同一参照番号を付し、その説明を省略する。なお、図１には、メモリセル１０１が一つしか示されていないが、複数のメモリセルがそれぞれＹスイッチを介してセンスアンプ１０３に共通接続（階層化）されているものとする。

図１の半導体装置は、従来のレファレンス用抵抗素子１０４に代えてレファレンス系回路（ＲＥＦＲＬ）１０を有している。

レファレンス系回路１０は、その一端が接地されたｎ個のレファレンス用抵抗（ＲＲＥＦ１〜ｎ）１１−１〜１１−ｎ（ｎは自然数）と、これらレファレンス用抵抗の他端に接続された抵抗選択回路（ＲＳＷ）１２とを有している。抵抗選択回路１２は、外部から供給されるレファレンス用抵抗切り替え信号に応じて、ｎ個のレファレンス抵抗１１−１〜１１−ｎのうちの少なくとも一つをレファレンスアンプ１０５に選択的に接続する。

図２に、レファレンス系回路１０の詳細例を示す。この例は、ｎ＝５の場合を示しており、レファレンス用抵抗素子１１−１〜１１−５（ＲＲＥＦ１〜５）の抵抗値は、それぞれ、２５ｋΩ，５０ｋΩ，６０ｋΩ，７５ｋΩ及び１００ｋΩである。これらレファレンス抵抗素子１１−１〜１１−５には、それぞれＭＯＳトランジスタ等の抵抗素子切り替え用スイッチ２１−１〜２１−５が接続されている。レファレンス抵抗素子１１−１〜１１−５と抵抗素子切り替え用スイッチ２１−１〜２１−５とからなる複数の直列接続体は、互いに並列接続されている。外部から供給される制御信号としてのレファレンス用抵抗切り替え信号ＴＲＥＦ１〜５により、抵抗素子切り替え用スイッチ２１−１〜２１−５のオン・オフを制御することにより、レファレンス抵抗素子１１−１〜１１−５を選択的にレファレンスアンプに１０５に接続する。

図２の構成よれば、レファレンスアンプに電気的に接続されるレファレンス抵抗素子１１−１〜１１−５の数と組み合わせを変更することにより、図３に示すように、レファレンス系回路１０の抵抗を１０．０ｋΩから１００．０ｋΩまで、広い範囲にわたって変化させることができる。

レファレンス抵抗素子１１−１〜１１−ｎの数や抵抗値は、レファレンス系回路１０により実現できる最低抵抗値が、低抵抗状態の記憶素子１０１１が取り得る値よりも小さくなるように、また、実現できる最高抵抗値が、高抵抗状態の記憶素子１０１１が取り得る値よりも大きくなるように決定される。このようにレファレンス抵抗素子１１−１〜１１−ｎの数や抵抗値を決定しておくことで、全メモリセルの低抵抗状態及び高抵抗状態における抵抗値の分布（抵抗分布）を測定することができる。

抵抗分布の測定は、各メモリセル１０１に対してレファレンス系回路１０の抵抗値を変更しつつ複数回の読み出し動作を行うことにより行える。例えば、あるメモリセル１０１に対して、レファレンス抵抗素子１１−１〜１１−ｎの組み合わせによる抵抗値をａΩ（ａは正数）として読み出しを行ったとき、比較器１０６から“０”（高抵抗）が出力され、次に、レファレンス抵抗素子１１−１〜１１−ｎの組み合わせによる抵抗値をａ＋ｘΩ（ｘは正数）として読み出しを行ったとき、比較器１０６から“１”（低抵抗）が出力されれば、そのメモリセルの抵抗値ｂはａ＜ｂ＜ａ＋ｘである。全てのメモリセル１０１に対し、“１”を書き込んだときの抵抗値と、“０”を書き込んだときの抵抗値とを求めることにより、抵抗分布を求めることができる。抵抗分布は、材料評価や不良解析に有用である。

次に、図４を参照して、レファレンス系回路１０へレファレンス用抵抗切り替え信号ＴＲＥＦ１〜ＴＲＥＦ−ｎを出力するレファレンスレベルデコーダＲＬＤＥＣについて説明する。

図４のレファレンスレベルデコーダは、当該レファレンスレベルデコーダ、メモリセルアレイ等が搭載されたチップの外部から供給される外部コマンド入力端子ＴＲＣ１〜ＴＲＣｎに入力された外部コマンドに応じて第１の予備信号Ｓ１〜Ｓｎを生成する回路部分と、ヒューズの設定状態に応じて第２の予備信号Ｈ１〜Ｈｎを生成する回路部分と、選択信号ＴＤＭＲに応じて第１の予備信号Ｓ１〜Ｓｎ又は第２の予備信号Ｈ１〜Ｈｎの反転信号をレファレンス用抵抗切り替え信号ＴＲＥＦ１〜ＴＲＥＦ−ｎとして出力する回路部分とを含む。

即ち、このレファレンスレベルデコーダは、選択信号ＴＤＭＲと外部コマンド入力端子ＴＲＣ１〜ＴＲＣｎに入力された外部コマンドの各々との論理積を求め第１の予備信号Ｓ１〜Ｓｎとして出力するアンド回路４１−１〜４１−ｎと、その状態に応じて第２の予備信号Ｈ１〜Ｈｎを出力するようにインバータ４２−１〜４２−ｎと組み合わされたヒューズ４３−１〜４３−ｎと、選択信号ＴＤＭＲを論理反転したインバート信号／ＴＭＤＲを出力するインバータ４４と、インバート信号／ＴＭＤＲに応じて第１の予備信号Ｓ１〜Ｓｎ又は第２の予備信号Ｈ１〜Ｈｎを論理反転してレファレンス用抵抗切り替え信号ＴＲＥＦ１〜ＴＲＥＦ−ｎとして出力する複合論理回路４５−１〜４５−ｎとを有している。複合論理回路４５−１〜４５−ｎの各々は、インバート信号／ＴＭＤＲと対応する第２の予備信号Ｈ１〜Ｈｎとの論理積を求めるアンド回路と、このアンド回路の出力と第１の予備信号Ｓ１〜Ｓｎとの否定論理和を求めレファレンス用抵抗切り替え信号ＴＲＥＦ１〜ＴＲＥＦ−ｎとして出力するノア回路とを有している。

選択信号ＴＭＤＲが“ＨＩ”のとき、アンド回路４１−１〜４１−ｎは外部コマンド入力端子ＴＲＣ１〜ＴＲＣｎに入力された外部コマンドに応じた第１の予備信号Ｓ１〜Ｓｎを出力する。このとき、選択信号ＴＭＤＲのインバート信号／ＴＭＤＲは“ＬＯＷ”なので、第２の予備信号Ｈ１〜Ｈｎは、複合論理回路４５−１〜４５−ｎ内のアンド回路により阻止される。その結果、複合論理回路４５−１〜４５−ｎは、第１の予備信号Ｈ１〜Ｈｎを論理反転させた信号をレファレンス用抵抗切り替え信号ＴＲＥＦ１〜ＴＲＥＦ−ｎとして出力する。

選択信号ＴＭＤＲが“ＬＯＷ”のとき、アンド回路４１−１〜４１−ｎからの第１の予備信号Ｓ１〜Ｓｎは、外部コマンド入力端子ＴＲＣ１〜ＴＲＣｎに入力された外部コマンドに関わらず“ＬＯＷ”となる。このとき選択信号ＴＭＤＲのインバート信号／ＴＭＤＲは“ＨＩ”なので、複合論理回路４５−１〜４５−ｎは、第２の予備信号Ｈ１〜Ｈｎを論理反転させた信号をレファレンス用抵抗切り替え信号ＴＲＥＦ１〜ＴＲＥＦ−ｎとして出力する。

以上のように、図４のレファレンスレベルデコーダを用いることで、選択信号ＴＭＤＲが“ＨＩ”のときには、外部コマンドに応じてレファレンス用抵抗素子１１−１〜１１−ｎを選択的に組み合わせることができる。また、選択信号ＴＭＤＲが“ＬＯＷ”のときには、ヒューズ４３−１〜４３−ｎの設定に応じてレファレンス用抵抗素子１１−１〜１１−ｎを選択的に組み合わせることができる。これにより、図１の半導体装置において、まず、テストモードにおいて、全メモリセルにおける抵抗分布を測定し、その測定結果に応じてヒューズを切断することで、抵抗分布に応じて適切なノーマルモードにおけるレファレンスレベルの設定が行える。

なお、図４のレファレンスレベルデコーダを用いた場合は、ヒューズ切断後であっても、選択信号ＴＭＤＲを“ＨＩ”にすることで、チップに設けられた外部コマンド入力端子ＴＲＣ１〜ＴＲＣｎを介して入力される外部コマンドに応じてレファレンスレベルを変更することができる。

次に、図５及び図６を参照して、レファレンスレベルを決定する方法について説明する。

上述したように、抵抗分布の測定は、メモリセルに“１”を書き込んだときと、“０”を書き込んだときのそれぞれについて行う。この測定は、選択信号ＴＭＤＲを“ＨＩ”にし、外部コマンド入力端子ＴＲＣ１〜ＴＲＣｎに入力される外部コマンドよりレファレンス用抵抗素子１１−１〜１１−ｎの合成抵抗を変化させつつ行う。

図５は、２つのチップＡ及びＢの抵抗分布測定結果を示すグラフである。チップＡのグラフとチップＢのグラフとは略同一の形状を有しているが、チップＡのグラフは低抵抗側に、チップＢのグラフは高抵抗側に存在している。そこで、チップＡのレファレンス抵抗は低抵抗側に、チップＢのレファレンス抵抗は高抵抗側になるように設定する。

なお、チップＡ及びチップＢのいずれも、低抵抗状態（“１”を書き込んだとき）の分布グラフの形状と、高抵抗状態（“０”を書き込んだとき）の分布グラフの形状（特に、分布度数ピーク高さ）は略同一である。このような場合には、レファレンス抵抗Ｒｒｅｆは、例えば、低抵抗状態の分布の最大抵抗値Ｒ１ｍａｘと高抵抗状態の分布の最低抵抗値Ｒ０ｍｉｎとの中間値とする。即ち、Ｒｒｅｆ＝（Ｒ１ｍａｘ＋Ｒ０ｍｉｎ）／２、とする。

このように、本実施の形態によれば、チップごとに抵抗分布が異なる場合であっても、適切なレファレンス抵抗を設定することができる。これにより、抵抗分布のズレによる不良チップの発生を抑制することができる。

図６は、チップＣの抵抗分布測定結果を示すグラフである。このチップＣでは、低抵抗状態の分布グラフの形状と、高抵抗状態の分布グラフの形状とが異なっている。このような場合には、レファレンス抵抗Ｒｒｅｆは、分布グラフの分布度数（ピーク高さ）に応じて決定する。例えば、低抵抗状態の分布ピーク高さＨ１と高抵抗状態の分布ピーク高さＨ０の比が、Ｈ１：Ｈ０＝ａ：ｂのとき、Ｒｒｅｆ＝Ｒ１ｍａｘ＋（Ｒ０ｍｉｎ−Ｒ０ｍａｘ）・ｂ／（ａ＋ｂ）とする。ここで、低抵抗状態の分布の最大抵抗値Ｒ１ｍａｘ、高抵抗状態の分布の最低抵抗値Ｒ０ｍｉｎである。

このようにして、レファレンス抵抗を低抵抗状態の分布の最大抵抗値Ｒ１ｍａｘと高抵抗状態の分布の最低抵抗値Ｒ０ｍｉｎとの中間値よりも、分布ピークの高い方に偏らせて設定することができる。これにより、メモリセルごとの抵抗値のバラツキが大きい場合であっても、適切なレファレンス抵抗を設定することができ、不良セルの発生を抑えることができる。

図１では、一つの比較読み出し回路（ＳＡＣＭＰ）１０７に対して、一つのレファレンスアンプ（ＲＡ）１０５と一つのレファレンス系回路（ＲＥＦＲＬ）１０を設けた例を示したが、複数の比較読み出し回路に対して、一つのレファレンスアンプと一つのレファレンス系回路を設けてもよい。その一例を図７及び図８に示す。

図７の半導体装置は、複数のメモリセルアレイＣＡ１，ＣＡ２，ＣＡ３，・・・がＹスイッチＹＳＷ、トランスファースイッチＴＳＷ及びトランスファーラインＴＲＬを介して、一つの比較読み出し回路（ＳＡＣＭＰ１）に接続され、一構成単位を形成している。そして、このような構成単位が複数（ここではｍ個）設けられている。これらの複数の比較読み出し回路（ＳＡＣＭＰ１〜ＳＡＣＭＰｍ）で一つのレファレンスアンプと一つのレファレンス系回路を共用する。電源ノイズ等を考慮すると、ｍは半バンクに相当する数とすることができる。

図８の半導体装置は、半バンクごとに一つのレファレンスアンプＲＡ１〜ＲＡ８と一つのレファレンス系回路ＲＥＦＲＬ１〜ＲＥＦＲＡＬ８を備えている。レファレンスデコーダＲＬＤＥＣは、これら複数のレファレンス系回路ＲＥＦＲＬ１〜ＲＥＦＲＡＬ８に対して一つだけ設けるようにすることができる。この場合、レファレンスデコーダＲＬＤＥＣはチップの中央に配置され、レファレンスデコーダＲＬＤＥＣからのレファレンス用抵抗切り替え信号ＴＲＥＦ１〜ＴＲＥＦ−ｎは、全てのレファレンス系回路ＲＥＦＲＬ１〜ＲＥＦＲＡＬ８に共通に供給される。

次に、本発明の第２の実施の形態について図９を参照して説明する。

第１の実施の形態では、レファレンスレベルデコーダＲＬＤＥＣにヒューズを設けたが、本実施の形態では、レファレンス系回路９０内にヒューズを設けている。これにより、本実施の形態ではレファレンスレベルデコーダＲＬＤＥＣが不要となる。

詳述すると、レファレンス系回路９０は、一端が設置される複数（ここではｎ個）のレファレンス用抵抗素子９１−１〜９１−ｎを有している。レファレンス用抵抗素子９１−１〜９１−ｎの他端には、それぞれヒューズ９２−１〜９２−ｎの一端が接続されている。また、ヒューズ９２−１〜９２−ｎの他端には、レファレンス抵抗切り替えスイッチ９３−１〜９３−ｎの一端が接続されている。レファレンス抵抗切り替えスイッチ９３−１〜９３−ｎの他端はレファレンスアンプ１０５に共通接続されている。

本実施の形態においても、レファレンス抵抗切り替えスイッチ９３−１〜９３−ｎを選択的にオン又はオフさせることにより、レファレンス用抵抗素子９１−１〜９１−ｎを適宜組み合わせた合成抵抗を得ることができる。

テストモードにおいて全メモリセルの抵抗分布を測定し、その測定結果に基づいて最適なレファレンス抵抗がえら得るようにヒューズを切断する。

本実施の形態によれば、同一チップ内に設けた複数のレファレンス系回路（図８参照）の抵抗を異ならせることができる。

本発明の第１の実施の形態に係る半導体装置の要部構成図である。図１の半導体装置に含まれる抵抗選択回路の構成例を示す回路図である。図２の抵抗選択回路に含まれる抵抗素子切り替えようスイッチのオン・オフ状態と得られる合成抵抗との関係を示す図である。図１に半導体装置に含まれるレファレンス系回路へレファレンス用抵抗切り替え信号を供給するレファレンスレベルデコーダの構成例を示す回路図である。抵抗分布の一例を示すグラフである。抵抗分布の他の例を示すグラフである。比較読み出し回路を複数備えた半導体装置の一構成例を示す図である。複数の比較読み出し回路と一つのレファレンスレベルデコーダとを備えた半導体装置の一構成例を示す図である。本発明の第２の実施の形態に係る半導体装置の要部構成図である。従来の半導体装置の要部構成図である。

符号の説明

１０レファレンス系回路
１１−１〜１１−ｎレファレンス用抵抗素子
１２抵抗選択回路
２１−１〜２１−５抵抗素子切り替え用スイッチ
４１−１〜４１−ｎアンド回路
４２−１〜４２−ｎインバータ
４３−１〜４３−ｎヒューズ
４４インバータ
４５−１〜４５−ｎ複合論理回路
９１−１〜９１−ｎレファレンス用抵抗素子
９２−１〜９２−ｎヒューズ
９３−１〜９３−ｎレファレンス抵抗切り替えスイッチ
１０１メモリセル
１０２Ｙスイッチ
１０３センスアンプ
１０４レファレンス用抵抗素子
１０５レファレンスアンプ
１０６比較器
１０７比較読み出し回路
１０１１記憶素子
１０１２選択トランジスタスイッチ
１０３１，１０５１負荷
１０３２，１０５２トランジスタ
１０３３，１０５３インバータ

Claims

複数のメモリセルを有し、各メモリセルに含まれる記憶素子の抵抗値を変化させて情報を記憶する半導体装置において、
前記複数のメモリセルについて前記抵抗値の分布測定を可能にするレファレンス系回路を備えることを特徴とする半導体装置。
前記レファレンス系回路は、前記記憶素子の抵抗値と比較されるレファレンス抵抗の抵抗値を、前記記憶素子が持ち得る最低抵抗値よりも低い第１の抵抗値から、前記記憶素子が持ち得る最高抵抗値よりも高い第２の抵抗値まで可変にした抵抗選択回路を備えることを特徴とする請求項１に記載の半導体装置。
前記抵抗選択回路は、複数の抵抗素子にそれぞれスイッチを直列接続して直列接続体とし、これら直列接続体を並列接続して構成されると共に入力される制御信号に応じて前記複数の抵抗素子を選択的に組み合わせて前記レファレンス抵抗を構成することを特徴とする請求項２に記載の半導体装置。
前記制御信号を生成するデコーダをさらに有し、該デコーダが入力される選択信号に応じて入力されるコマンド信号に基づく第１の制御信号又はヒューズ設定に基づく第２の制御信号を選択的に前記制御信号として出力することを特徴とする請求項３に記載の半導体装置。
互いに異なる抵抗値を持つ複数の抵抗素子にそれぞれヒューズを介してスイッチを直列接続して直列接続体とし、これら直列接続体を並列接続し、ヒューズ切断前は、外部入力される制御信号に応じて前記複数の抵抗素子を選択的に組み合わせて前記レファレンス抵抗を構成し、ヒューズ切断後は、ヒューズの状態に応じて前記複数の抵抗素子を選択的に組み合わせて前記レファレンス抵抗を構成するようにした抵抗選択回路を備えることを特徴とする請求項２に記載の半導体装置。
前記記憶素子の抵抗値を第１の電位に変換するセンスアンプと、前記レファレンス抵抗の抵抗値を第２の電位に変換するレファレンスアンプと、前記第１の電位と前記第２の電位とを比較する比較器と、を備えることを特徴とする請求項２乃至５のいずれかに記載の半導体装置。
前記センスアンプと前記比較器とを複数有し、前記レファレンスアンプから前記第２の電位が前記比較器に共通に供給されていることを特徴とする請求項６に記載の半導体装置。
複数のメモリセルを有し、各メモリセルに含まれる記憶素子の抵抗値を変化させて情報を記憶する半導体装置のレファレンス抵抗の抵抗値を決定するレファレンスレベル決定方法において、
前記複数のメモリセルについて前記抵抗値の分布測定を行い、分布度数に基づいてレファレンス抵抗の抵抗値を決定することを特徴とするレファレンスレベル決定方法。
前記複数のメモリセルにおいて低抵抗状態と高抵抗状態の前記分布度数が略同一の場合には、前記レファレンス抵抗の抵抗値を前記低抵抗状態と高抵抗状態の抵抗値の中間に決定することを特徴とする請求項８記載のレファレンスレベル決定方法。
前記複数のメモリセルにおいて低抵抗状態と高抵抗状態の前記分布度数に偏りがある場合には、前記レファレンス抵抗の抵抗値を前記低抵抗状態と高抵抗状態の抵抗値の中間よりも前記分布度数の分布ピークの高いほうに偏らせて決定することを特徴とする請求項８記載のレファレンスレベル決定方法。