KR101545512B1 - 반도체 메모리 장치, 검증 독출 방법 및 시스템 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치, 검증 독출 방법 및 시스템을 개시하고 있다. 반도체 메모리 장치는 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 제어하는 제어 블록을 포함한다. 따라서, 디지털 코드값의 산포를 분석하여 메모리의 데이터를 구별함으로써 현재 메모리 셀 어레이의 특성을 모니터링할 수 있고, 신뢰성 있는 데이터의 독출이 가능하다.

Description

반도체 메모리 장치, 검증 독출 방법 및 시스템{SEMICONDUCTOR MEMORY APPARATUS, VERIFY READ METHOD AND SYSTEM}
본 발명은 반도체 메모리 장치, 검증 독출 방법 및 시스템에 관한 것으로, 보다 상세하게는, 통계적 분포를 활용하여 메모리 독출을 수행하는 방법, 장치 및 시스템에 관한 것이다.
휴대기기의 보급에 따라 낮은 전력 소모, 작은 면적, 빠른 속도, 높은 신뢰성을 요구하는 비휘발성 메모리(Non-Volatile Memory)의 수요가 증가하고 있는 상황이다. 기존의 전하저장 방식의 비휘발성 메모리(NVM)의 경우 반도체 공정 기술 발달에 따라 디바이스의 크기를 줄여가면서 이러한 스펙을 만족시켜 나가고 있다. 하지만 근래에 들어서 메모리 공정 기술이 디바이스의 크기를 줄이는데 어려움을 겪기 시작하면서 새로운 메모리에 대한 연구가 활발하게 진행되고 있다. 현재는 PCRAM(Phase Charge Random Access Memory), ReRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 중심으로 저항 변화를 이용하여 데이터를 구별하는 저항성(resistive type) 메모리가 주목을 받고 있다. 이러한 저항성(resistive type) 메모리들은 높은 집적도, 빠른 스위칭(switching) 속도, 낮은 전력 소모 등의 장점을 가지고 있다. 다만 이러한 저항성(resistive type) 메모리의 경우 저항값의 넓은 산포 범위를 가지고 있어 데이터를 구별하는데 어려움을 겪는 경우가 발생하게 된다. 여기에 주변 셀의 읽고 쓰기와 관련된 디스터번스(disturbance), 온도와 시간에 따른 저항값의 변화, 반복된 읽기/쓰기 동작(read/write operation)에 따른 저항값 변화와 같은 여러 가지 요소가 더해져서 데이터를 일정 레퍼런스(reference)에 근거하여 구별할 경우 실패할 확률이 증가하게 되는 문제점이 있다.
이를 극복하기 위해, 저항 변화 메모리에서 가변적인 레퍼런스(reference)를 이용하여 데이터를 독출하는 방법에 대해서 연구가 최근 이루어졌다(미국 등록 특허 US 7495984 참조).
도 1은 종래의 레퍼런스를 생성하는 방법을 설명하기 위한 도면이다. 도 1에 도시된 바와 같이, 미국 등록 특허 US 7495984에서는 센싱(sensing)하고자 하는 셀(cell)이 위치한 동일 블럭 내에 있는 복수 개의 셀(cell)을 이용하여 레퍼런스(reference)를 만드는 경우, 몇 개의 셀(cell)을 이용하여 중간점 레퍼런스(midpoint reference)를 만들어 낼 수 있고, 메모리 어레이(memory array) 안의 셀(cell)을 이용하여 레퍼런스 전압(reference voltage)을 생성하므로 저항값의 국부적인 변화를 반영할 수 있다고 언급하고 있다. 하지만 큰 산포를 가지는 저항성 메모리(resistive type memory)의 특성상 단지 몇 개의 셀을 이용하여서 만들어 내는 중간점 레퍼런스(mid-point reference) 전압이 정말로 큰 어레이(array) 블럭의 모든 셀들을 올바르게 판별할 수 있는 레퍼런스(reference)라고 말하기 어렵다. 예를 들어 도 1의 Rmax가 HRS(High Resistive State, data "0") 분포에서 가장 작은 값을 가지고 Rmin 역시 LRS(Low Resistive State, data "1") 분포에서 가장 작은 값을 가진다면 여기서 생기는 레퍼런스(reference) 전압은 LRS 쪽으로 치우치는 레퍼런스(reference)를 만들어 내게 되어 상대적으로 높은 저항 분포를 가지는 LRS 셀들을 센싱(sensing)하는 과정에서 실패(fail)를 일으킬 확률이 높아지게 되는 문제점을 가지고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 저항성 메모리의 저항 상태를 반영한 디지털 코드값을 기반으로 저항성 메모리의 저항 산포를 분석하여 데이터의 스테이트 값을 판별하는 레퍼런스 값을 가변시킴으로써 신뢰성 있는 데이터의 독출을 수행하는 반도체 메모리 장치, 검증 독출 방법 및 시스템을 제공하는 것이다.
또한, 본 발명의 다른 목적은 저항성 메모리의 저항 상태를 반영한 디지털 코드값을 기반으로 저항성 메모리의 저항 산포를 분석하여 특정 레퍼런스 값이 데이터의 스테이트 값을 판별할 수 있는 반도체 메모리 장치, 검증 독출 방법 및 시스템을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 제어하는 제어 블록을 포함할 수 있다.
상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성될 수 있다.
상기 제어 블록은 DC - 밸런싱된(DC-balaced) 상기 복수의 저항성 메모리 셀에 대한 검증 독출(verify read)시, 특정 레퍼런스(reference) 없이, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트(state) 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별할 수 있다.
상기 제어 블록은 검증 독출시, 상기 디지털 코드값에 의거하여 크기 순대로 정렬하고, 정렬된 순서를 기반으로 상기 데이터의 스테이트 값을 판별할 수 있다.
상기 제어 블록은 상기 복수의 저항성 메모리 셀에 대해 상기 디지털 코드값을 기반으로 크기 순대로 정렬하고, 크기가 큰 값을 갖는 전체 메모리 셀 중 절반의 메모리 셀에 대해서는 제 1 스테이트 값을, 크기가 작은 값을 갖는 전체 메모리 셀 중 절반의 메모리 셀에 대해서는 제 2 스테이트 값을 갖는 것으로 판별할 수 있다.
상기 제어 블록은 쓰기 동작시 인코딩에 의해 상기 복수의 저항성 메모리 셀을 DC 밸런싱된 상태로 저장하도록 제어할 수 있다.
상기 반도체 메모리 장치는 상기 디지털 코드값을 생성하는 ADC(Analog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함할 수 있다.
상기 제어 블록은 검증 독출시, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별하는 레퍼런스(reference) 값을 가변시킬수 있다.
상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성될 수 있다.
상기 제어블록은 상기 디지털 코드값의 최상위 비트 값(MSB: Most Significant Bit)을 이용하여 상기 저항성 메모리 셀에 저장된 이진 데이터(binary data)를 판별하고, 나머지 비트 값을 이용하여 상기 복수의 저항성 메모리 셀의 산포 정보를 획득할 수 있다.
상기 제어블록은 상기 복수의 저항성 메모리 셀의 산포 정보를 이용하여 분포 맵을 생성할 수 있다.
상기 제어블록은 상기 복수의 저항성 메모리 셀의 산포와 관련된 정보를 기반으로 상기 복수의 저항성 메모리 셀을 제 1 그룹 및 제 2 그룹으로 그룹핑하고, 상기 제 1 그룹에 속하는 저항성 메모리 셀 및 제 2 그룹에 속하는 저항성 메모리 셀의 디지털 코드값의 평균값, 중앙값, 표준편차, 최소값 및 최대값 중 적어도 어느 하나를 기반으로 상기 레퍼런스 값을 가변시킬 수 있다.
상기 제어블록은 상기 제 1 그룹에 속하는 저항성 메모리 셀의 디지털 코드값의 최대값과 상기 제 2 그룹에 속하는 저항성 메모리 셀의 디지털 코드값의 최소값의 평균값으로 상기 레퍼런스 값을 가변시킬 수 있다.
상기 제어블록은 한 번에 액세스(access)하는 독출 유닛(read unit) 단위로 상기 디지털 코드값을 이용하여 로컬(local) 레퍼런스 값을 설정할 수 있다.
상기 한 번에 액세스하는 독출 유닛은 각각 SET(1)과 RESET(0)을 갖는 셀이 최소 하나씩은 존재하도록 인코딩될 수 있다.
상기 제어블록은 상기 독출 유닛에 속하는 저항성 메모리 셀들 중 상기 디지털 코드값의 분포상 가장 멀리 떨어져 있는 셀의 디지털 코드값 간의 중간값을 상기 로컬 레퍼런스로 설정할 수 있다.
상기 제어블록은 상기 가장 멀리 떨어져 있는 셀의 디지털 코드값 간의 간격이 일정 기준 값을 넘지 않는 경우에는 상기 저항성 메모리 셀의 열화 특성을 보완하기 위해 리프레쉬(refresh) 동작을 수행하도록 제어할 수 있다.
상기 제어블록은 상기 복수의 저항성 메모리 셀의 산포와 관련된 정보를 기반으로 상기 복수의 저항성 메모리 셀을 제 1 그룹 및 제 2 그룹으로 그룹핑하고, 상기 제 1 그룹에 대해 제 1 기준을, 상기 제 2 그룹에 대해 제 2 기준을 적용하여 상기 제 1 및 제 2 기준을 벗어나는지 여부를 기반으로 상기 복수의 저항성 메모리 셀을 관리할 수 있다.
상기 제 1 기준 및 상기 제 2 기준은 상기 디지털 코드값의 분포를 통해 성능 열화 가능성을 낮출 수 있도록 설정될 수 있다.
상기 제 1 그룹이 고저항 상태(HRS: High Resistance State)를 나타내는 그룹이고, 상기 제 2 그룹이 저저항 상태(LRS: Low Resistance State)를 나타내는 그룹인 경우, 상기 제 1 기준보다 낮은 값을 갖는 제 1 그룹에 속하는 저항성 메모리 셀 및 상기 제 2 기준보다 높은 값을 갖는 제 2 그룹에 속하는 저항성 메모리 셀은 설능 열화 위험이 있는 것으로 인식하여 위험 감지 신호를 발생시킬 수 있다.
상기 제어블록은 상기 제 1 및 제 2 기준을 벗어나는 상기 제 1 그룹 및 상기 제 2 그룹에 속하는 저항성 메모리 셀에 대해 리프레쉬 동작을 수행하도록 제어할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 검증 독출 방법은 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 생성하는 단계 및 상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 제어하는 제어 단계를 포함할 수 있다.
상기 제어 단계는 DC - 밸런싱된(DC-balaced) 상기 복수의 저항성 메모리 셀에 대한 검증 독출(verify read)시, 특정 레퍼런스(reference) 없이, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트(state) 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별하는 단계를 포함할 수 있다.
상기 제어 단계는 검증 독출시, 상기 디지털 코드값에 의거하여 크기 순대로 정렬하고, 정렬된 순서를 기반으로 상기 데이터의 스테이트 값을 판별하는 단계를 포함할 수 있다.
상기 제어 단계는 검증 독출시, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별하는 레퍼런스(reference) 값을 가변시키는 단계를 포함할 수 있다.
상기 제어 단계는 상기 디지털 코드값의 최상위 비트 값(MSB: Most Significant Bit)을 이용하여 상기 저항성 메모리 셀에 저장된 이진 데이터(binary data)를 판별하고, 나머지 비트 값을 이용하여 상기 복수의 저항성 메모리 셀의 산포 정보를 획득하는 단계를 포함할 수 있다.
상기 제어 단계는 상기 복수의 저항성 메모리 셀의 산포와 관련된 정보를 기반으로 상기 복수의 저항성 메모리 셀을 제 1 그룹 및 제 2 그룹으로 그룹핑하는 단계 및 상기 제 1 그룹에 속하는 저항성 메모리 셀 및 제 2 그룹에 속하는 저항성 메모리 셀의 디지털 코드값의 평균값, 중앙값, 표준편차, 최소값 및 최대값 중 적어도 어느 하나를 기반으로 상기 레퍼런스 값을 가변시키는 단계를 포함할 수 있다.
상기 제어 단계는 한 번에 액세스(access)하는 독출 유닛(read unit) - 독출 유닛은 각각 SET(1)과 RESET(0)을 갖는 셀이 최소 하나씩은 존재하도록 인코딩되어 있음 - 단위로 상기 디지털 코드값을 이용하여 로컬(local) 레퍼런스 값을 설정하는 단계를 포함할 수 있다.
상기 제어 단계는 상기 복수의 저항성 메모리 셀의 산포와 관련된 정보를 기반으로 상기 복수의 저항성 메모리 셀을 제 1 그룹 및 제 2 그룹으로 그룹핑하는 단계 및 상기 제 1 그룹에 대해 제 1 기준을, 상기 제 2 그룹에 대해 제 2 기준을 적용하여 상기 제 1 및 제 2 기준을 벗어나는지 여부를 기반으로 상기 복수의 저항성 메모리 셀을 관리하는 단계를 포함할 수 있다.
상기 제어 단계는 상기 제 1 및 제 2 기준을 벗어나는 상기 제 1 그룹 및 상기 제 2 그룹에 속하는 저항성 메모리 셀에 대해 리프레쉬 동작을 수행하도록 제어하는 단계를 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치의 쓰기 동작과 검증 독출 동작을 제어하기 위한 프로세서를 포함하며, 상기 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 제어하는 제어 블록을 포함할 수 있다.
본 발명의 반도체 메모리 장치, 검증 독출 방법 및 시스템에 따르면, 디지털 코드값의 산포를 분석하여 저항성 메모리의 데이터를 구별함으로써 현재 메모리 셀 어레이의 특성을 모니터링할 수 있고, 신뢰성 있는 데이터의 독출이 가능하다는 효과가 있다.
도 1은 종래의 레퍼런스를 생성하는 방법을 설명하기 위한 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 나타낸 블록도,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 검증 독출 과정을 개략적으로 나타낸 흐름도,
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값의 생성을 설명하기 위한 도면,
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값을 기반으로 저항성 메모리 셀의 저항 상태에 따라 그룹핑을 수행하는 것을 설명하기 위한 도면,
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값에 따른 저항성 메모리 셀의 저항 산포 분석 결과를 나타낸 도면,
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 스테이트 값 판별을 위한 레퍼런스 이동을 설명하기 위한 도면,
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 어레이의 위치에 따른 저항 분포를 파악하여 레퍼런스를 가변시키는 것을 설명하기 위한 도면,
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 디지털 코딩을 통해 특정 레퍼런스 없이 스테이트 값을 판별하는 과정을 설명하기 위한 도면,
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 인코딩을 통해 DC-밸런싱(DC-balanced)된 상태로 셀 어레이를 저장하는 과정을 설명하기 위한 도면,
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 실패(fail) 가능성이 일어날 수 있는 디지털 코드값을 검출하는 과정을 개략적으로 나타낸 흐름도,
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치 실패(fail) 가능성 있는 저항성 셀의 검출을 설명하기 위한 개념도,
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 개략적인 블록도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 나타낸 블록도이다. 도 2에 도시된 바와 같이, 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 디코더(20), 컬럼 디코딩부(30), 제어 블록(40), 인터페이스(50) 및 DC 제너레이터(70)를 포함할 수 있다.
메모리 셀 어레이(10)는 다수의 비트 라인들(BL1~BLN), 다수의 워드 라이들(WL1, WL2, WL3,...) 및 복수의 저항성 메모리 셀(12)을 포함할 수 있다.
다수의 저항성 메모리 셀(12) 각각은 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위해 저항성 메모리 소자(14)의 저항값을 이용한다. 예컨대, 고 저항값을 갖도록 프로그램된 저항성 메모리 소자(14)는 논리 "0" 데이터 비트 값을 표현할 수 있고, 저 저항값을 갖도록 프로그램된 저항성 메모리 소자(14)는 논리 "1" 데이터 비트 값을 표현할 수 있다.
복수의 저항성 메모리 셀(12) 각각은 저항성 메모리 소자(14) 및 저항성 메모리 소자(14)에 흐르는 전류를 제어하기 위한 액세스 장치(acccess device: 16)를 포함할 수 있다. 경우에 따라, 저항성 메모리 소자(14)는 메모리 셀 또는 메모리 물질로 불린다.
또한, 복수의 저항성 메모리 셀(12) 각각은 ReRAM, PRAM(Phase Change Random Access Memory) 또는 플래쉬 메모리로 구현될 수 있다. PCRAM 또는 OUM(Ovonic Unified Memory)이라고도 불리는 PRAM은 저항성 메모리 소자(14)를 위해 위상 변화 물질을 사용할 수 있다.
또한, 저항성 메모리 소자(14)는 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상 변화 물질로서 구현될 수 있다.
액세스 장치(16)는 객리 장치로도 불리기도 하는데, 이는 다이오드-타입, MOSFET-타입, 또는 BJT-타입으로 구현될 수 있다. 도면에는 다이오드-타입의 액세스 장치(16)를 도시하고 있으나, 반드시 이에 국한되는 것은 아니다.
로우 디코더(20)는 로우 어드레스(RA: Row Address)를 디코딩하여 다수의 워드 라인들(WL1, WL2, WL3, ...) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택한다. 컬럼 디코더(34)는 컬럼 어드레스(CA: Colomn Address)를 디코딩하여 다수의 비트 라인들(BL1~BLn) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택한다.
컬럼 디코딩부(30)는 ADC 부(32)와 컬럼 디코더(34)를 포함한다. ADC 부(32)는 복수의 ADC를 포함할 수 있다. ADC 부(32)는 저항성 어레이 셀(12)의 저항값 상태를 반영하여 디지털 코드값을 생성한다. 즉, ADC 부(32)는 복수의 저항성 메모리 셀(12)의 저항성 상태를 모니터링하여 복수의 저항성 메모리 셀(12)의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 소정 비트 수의 디지털 코드값을 생성한다. 예컨대, ADC는 8개의 비트 라인당 하나씩 배치되어 8개 저항성 메모리 셀(12) 단위로 메모리 셀(12)과 연결된 비트 라인에 흐르는 전류를 센싱하여 소정 비트 수의 디지털 코드값을 생성한다.
본 발명의 실시예에 따르면, ADC 부(32)는 적어도 2 비트 이상의 디지털 코드값을 생성할 수 있다. 경우에 따라 5비트의 디지털 코드값을 생성하는 5비트 ADC(32)가 사용될 수 있다.
연속되는 읽기/쓰기 동작에 의해 저항성 메모리 소자(14)의 특성(예컨대, 저항값)이 변하는 경우, 제어 블록(40)은, ADC 부(32)로부터 제공된 저항성 메모리 셀(12)의 저항값과 관련된 디지털 코드값을 기반으로 저항성 메모리 셀(12)의 산포를 분석하여 데이터의 스테이트(state) 값을 판별할 수 있다. 스테이트 값이란, 데이터의 이진(binary) 값으로 SET(1) 또는 RESET(0) 값을 가질 수 있다.
제어 블록(40)은 디지털 코드값을 크기 순으로 정렬하여 저항성 메모리 셀(12)의 저항 상태를 파악하고, 파악된 저항 상태를 기반으로 데이터의 스테이트 값을 판별할 수 있다.
또한, 제어 블록(40)은 ADC 부(32)를 통해 생성된 디지털 코드값을 기반으로 스테이트 값의 판별에 활용되는 레퍼런스 값을 가변시킬 수 있다. 예컨대, 저항 산포가 고저항 방향으로 쏠려 있을 경우, 레퍼런스 값도 일정 구간 고저항 방향으로 이동시켜 데이터의 스테이트 값의 오류를 감소시킬 수 있다. 즉, 전체적인 저항성 메모리 셀(12)의 분포에 따라 적절하게 레퍼런스 값을 가변시킬 수 있다.
또한, 제어 블록(40)은 상기 디지털 코드값을 기반으로 프로그램 데이터(또는 기입 데이터)를 저항성 메모리 셀(12)에 프로그램(또는 기입, 쓰기) 전압 인가 시간(또는 프로그램 시간, 펄스 지속 시간)을 증가시켜가면서 쓰기 동작(또는 프로그램 동작)과 검증 독출 동작이 반복적으로 수행되도록 제어할 수 있다.
여기서, 쓰기 동작(또는 프로그램 동작, 기입 동작)은 전압 펄스 또는 전류 펄스를 저항성 메모리 셀(12)로 공급하여 저항성 메모리 셀(12)의 저항성 메모리 소자(14)의 저항값을 고 저항값으로 만들거나 저 저항값으로 만드는 동작을 의미한다.
리프레쉬 동작은 전술한 쓰기 동작과 유사한 방식으로 수행될 수 있다. 즉, 리프레쉬 동작은 저항성 메모리 소자(14)의 저항 상태를 기반으로 전압 펄스(또는 리프레쉬 펄스(경우에 따라 쓰기 파워 전압으로 표현될 수 있음))를 인가하여 원하는 고 저항값 또는 저 저항값으로 만드는 동작을 의미한다.
제어 블록(40)은 독출/기입 회로(42)를 포함할 수 있다. 또는 독출/기입 회로(42)는 제어 블록(40)에 포함되는 형태가 아닌 별개의 블록으로 구성될 수도 있다. 제어 블록(40)은 초기 전압 크기 및/또는 초기 전압 인가 시간을 조절하는 DC 제너레이터(70)를 제어할 수 있다. 예컨대, DC 제너레이터(70)는 제어 블록(40)의 제어에 따라 읽기 동작 및/또는 프로그램 동작(예컨대, 리셋 동작)의 회수가 증가함에 따라 초기 저항값에서 벗어난 정도를 보상하기 위해서 쓰기 동작 및/또는 리프레쉬 동작의 초기 전압 크기 및/또는 초기 전압 인가 시간(펄스 지속 시간 또는 펄스 폭)이 증가하는 펄스 신호(VWR)를 생성할 수 있다.
인터페이스(60)는 제어 블록(40)과 호스트(미도시) 사이에서 프로그램 데이터(또는 기입 데이터) 또는 독출 데이터를 입출력하는 기능을 수행한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 검증 독출 과정을 개략적으로 나타낸 흐름도이다.
도 3을 참조하면, 반도체 메모리 장치는 저항성 메모리(예컨대, ReRAM) 어레이(10)에서의 메모리 셀(12)의 저항값을 센싱하여 디지털 코드값을 생성한다(S310). 이때, ADC(32)를 사용할 수 있다. 디지털 코드값은 저항성 메모리 셀(12)의 저항 상태를 모니터링하여 저항 값 상태가 목표값 대비 얼마나 벗어났는지를 기준으로 적어도 2 비트의 디지털 코드값으로 생성될 수 있다. 본 발명의 바람직한 실시예에 따르면, 반도체 메모리 장치는 5 비트 ADC(32)를 이용하여 5비트의 디지털 코드값을 생성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값의 생성을 설명하기 위한 도면이다. 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따르면, 각각의 메모리 셀(12)의 비트 라인에 ADC(32)를 접속하여 상기 비트 라인을 통해 출력되는 전류값을 센싱하여 디지털 코드값을 생성할 수 있다. ADC(32)는 종래의 비트 라인 센스 앰프(BLSA)를 대체한다. ADC(32)는 8개의 메모리 셀(12)당 하나씩 배치될 수 있다.
다시 도 3을 참조하면, 디지털 코드값을 생성한 후, 반도체 메모리 장치는 생성된 디지털 코드값을 기반으로 메모리 셀(12)의 산포 정보를 획득한다(S320). 즉, 디지털 코드값 생성 단계(S310)에서 획득한 디지털 코드값의 MSB(Most Significant Bit)를 이용하여 각각의 메모리 셀(12)에 저장된 바이너리 데이터(binary data)를 판단할 수 있다. 그리고, MSB를 제외한 나머지 비트를 이용하여 산포 정보를 파악할 수 있다. 디지털 코드값을 통해 산포를 분석함으로써, 아날로그 식으로 근사하게 메모리 셀(12)의 저항값의 상태를 파악할 때보다 정확하게 메모리 셀(12)의 저항 상태를 파악할 수 있다. 특히 디지털 코드값의 비트 수가 길어지면 길어질수록 더 정확한 메모리 셀(12) 저항 상태를 출력할 수 있다. 반도체 메모리 장치는 디지털 코드값을 통한 메모리 셀(12)의 산포 정보를 기반으로 분포 맵(map)을 생성하여 산포의 통계적 특성을 파악할 수 있다. 통계적 특성이란, 전체 메모리 셀(12)의 디지털 코드값의 평균, 중앙값, 표준 편차, 분산, 최대/최소값 등을 포함하는 통계치를 의미한다. 즉, 통계적 특성을 통해 현재 메모리 셀(12)의 저항 상태를 다각도로 분석할 수 있고, 실패(fail) 위험이 있는 메모리 셀(12)을 검출할 수 있다.
그리고는, 반도체 메모리 장치는 메모리 셀(12)을 산포 정보를 기반으로 그룹핑한다(S330).
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값을 기반으로 저항성 메모리 셀의 저항 상태에 따라 그룹핑을 수행하는 것을 설명하기 위한 도면이다.
도 5를 참조하면, 반도체 메모리 장치는 5 비트 디지털 코드값을 통해 메모리 셀(12)의 저항 상태 산포를 파악할 수 있고, 저항 상태 산포를 기반으로 메모리 셀(12)을 그룹핑할 수 있다. 즉, 5비트 디지털 코드값의 최상위 비트를 기반으로 LRS 그룹과 HRS 그룹으로 나눌 수 있고, 나뉘어진 그룹 내에서도 디지털 코드값을 크기 순으로 정렬하여 메모리 셀(12)의 저항 상태를 한눈에 알아볼 수 있도록 표현할 수 있다. 도 5에서 10000부터 11111까지는 모두 LRS 그룹에 속하고, 스테이트 값은 '1'로 출력될 수 있으나, 11111은 저항 상태가 좋은 메모리 셀(12)을 나타내고, 10000은 매우 좋지 않은, 실패(fail) 가능성이 매우 높은 메모리 셀(12)을 나타내는 것을 확인할 수 있다. 즉, 10000의 디지털 코드값을 갖는 메모리 셀(12)은 레퍼런스에 따라 스테이트 값이 '0'으로 읽힐 가능성이 높은 메모리 셀(12)이다. 이러한 실패 위험이 높은 메모리 셀(12)을 위해 레퍼런스의 이동이 요구될 수 있다.
본 발명의 다른 실시예에 따르면, 산포를 디지털 코드값으로 변환시켜 파악함으로써, 차후 프로세스에서 많은 장점을 취할 수 있다. 예컨대, 바이트(byte) 단위로 어레이 셀을 독출할 시 HRS/LRS 그룹 간의 간격을 모니터링 해서 간격이 가까워지면 리프레쉬 동작을 수행하여 안정된 셀 특성을 확보할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값에 따른 저항성 메모리 셀의 저항 산포 분석 결과를 나타낸 도면이다. 도 6에 도시된 바와 같이, 반도체 메모리 장치는 저항성 메모리 셀(12)의 저항 상태를 나타내는 디지털 코드값을 기반으로 산포 분석을 수행할 수 있다.
도 6을 참조하면, 디지털 코드값을 기반으로 2 개의 그룹(HRS, LRS)로 나눌 수 있고, 그룹핑된 메모리 셀(12)의 디지털 코드값을 토대로 평균, 최소/최대 값 등 각종 통계 수치를 산출할 수 있다. 저항성 메모리의 경우, 저항 값의 분포를 살펴보면, RHRS ,Avg(HRS 그룹에 속하는 메모리 셀(12) 디지털 코드값의 평균 값)/RLRS,Avg(LRS 그룹에 속하는 메모리 셀(12) 디지털 코드값의 평균 값)의 비율은 높지만, HRS/LRS 상태 내부의 저항값의 변동이 커서, RHRS ,min(HRS 그룹에 속하는 메모리 셀(12) 디지털 코드값의 최소값)/RLRS ,max(LRS 그룹에 속하는 메모리 셀(12) 디지털 코드값의 최대값) 사이의 간격이 충분히 크기 않거나 그 크기가 역전되는 상황도 발생될 수 있다. 따라서, HRS/LRS 그룹 사이에 글로벌(global)한 레퍼런스를 설정하기에는 RHRS , min과 RLRS , max 사이의 간격 여유가 부족하고 이때, 이를 극복하기 위해 레퍼런스의 이동을 고려할 수 있다.
특히, 도 6과 같이 메모리 셀(12)은 일정한 값을 가지지 않고 넓은 산포 특성을 가질 수 있다. 이를 ADC(32)를 이용하여 저항 값 상태를 판별하여 여러 단계로 구분할 수 있다. 도 6은 5 비트 디지털 코드값의 출력을 나타낸 것인데, 여기서 최상위 비트(MSB)는 HRS/LRS를 판별한 결과이고, 나머지 하위 비트들은 LRS 및 HRS 그룹 내부에서의 저항값의 산포를 나타낸다. 이렇게 얻은 디지털 코드 산포를 분석하여 메모리의 데이터를 구별함으로써 현재 메모리 셀 어레이(10)의 특성을 모니터링하고 신뢰성 있는 데이터 독출을 수행할 수 있다.
다시 도 3을 참조하면, 메모리 셀(12)의 그룹핑이 완료되면, 반도체 메모리 장치는 그룹핑된 메모리 셀(12)의 디지털 코드값의 통계 관련 정보를 기반으로 레퍼런스 값을 가변시킬 수 있다(S340). 예컨대, 반도체 메모리 장치는 그룹핑 된 메모리 셀(12) 디지털 코드값의 평균, 중간값, 표준편차 및 최소/최대값 중 적어도 어느 하나를 활용하여 레퍼런스 값을 가변시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 스테이트 값 판별을 위한 레퍼런스 이동을 설명하기 위한 도면이다. 쓰기 동작 직후에는 도 7의 좌측 도면과 같이, HRS/LRS 모두 작은 산포를 가지고 있다가, 도 7의 우측 도면과 같이, 여러 가지 요인으로 LRS의 산포가 넓어지는 경우가 발생할 수 있다.
도 7을 참조하면, 상기와 같이 LRS의 산포가 넓어지는 경우에도 항상 일정한 레퍼런스(710: 점선으로 표시)만을 가지고 데이터를 판별하게 된다면, 분포 변경에 따라 실패(fail) 가능성이 발생할 수 있다. 즉, 도 7 좌측 도면과 같이 동일한 산포를 갖는 HRS/LRS 분포에서는 평균값의 중앙을 레퍼런스로 취하게 되면 문제가 발생하지 않으나, 도 7 우측 도면과 같이 다른 산포를 갖는 HRS/LRS 산포에서는 중앙값을 레퍼런스로 설정하게 되면, HRS/LRS의 마진(margin) 크기가 달라서 센싱하는 과정이 비효율적이게 되고, 실패 가능성이 올라가게 된다. 따라서, 표준 편차를 고려하면 각각의 HRS 그룹 및 LRS 그룹의 중앙값의 평균보다는 RHRS , min과 RLRS , max의 평균값으로 새로운 레퍼런스(720: 실선으로 표시)가 이동하는 것이 효율적일 수 있다. 따라서, ADC(32) 기반 독출을 통해 산포를 추적한다면 신뢰성을 최대화하는 레퍼런스를 유기적으로 변화시킬 수 있다.
본 발명의 실시예에 따르면, 반도체 메모리 장치는 반드시 RHRS , min과 RLRS , max의 평균값으로만 레퍼런스를 가변시킬 것은 아니고, 다른 통계적 특성과 관련된 수치, 예컨대, 전체 메모리 셀(12) 디지털 코드값의 평균, 중앙값, 분산, 표준편차, 최소/최대값 및 그룹핑된 메모리 셀(12)의 각 그룹의 평균, 중앙값, 분산, 표준편차, 최소/최대값을 활용하여 레퍼런스를 가변시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 어레이의 위치에 따른 저항 분포를 파악하여 레퍼런스를 가변시키는 것을 설명하기 위한 도면이다. 도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 칩 전체의 산포를 파악하지 않고, 칩 내에서 인접한 셀들은 비슷한 산포 특성을 갖는 성질을 이용하여 한번에 액세스하는 비트 어레이 내에서의 분포를 파악하여 독출 유닛(read unit) 단위로 로컬 레퍼런스(local reference)를 설정할 수 있다.
도 8을 참조하면, 인접한 셀들은 일반적으로 비슷한 산포 특성을 갖는 성질이 있다. 도 8에서 원, 세모 및 네모로 표현된 메모리 셀(12)은 인접한 셀들로 한번에 독출 회로로 액세스 되는 셀 세트이다. 여기서, 해칭이 다르게 표기된 것은 서로 다른 스테이트 값을 갖는 메모리 셀(12)이라는 것을 의미한다. 본 발명의 실시예에 따른 반도체 메모리 장치는 칩 전체의 산포를 파악하고 이를 활용하여 데이터의 스테이트 값을 판별하는 레퍼런스를 가변시킬 수도 있지만, 칩에서 인접한 셀들에 대해 독출 유닛 단위로 로컬 레퍼런스를 잡아 좀더 효율적으로 레퍼런스를 제어할 수도 있다.
도 8에서 한 번에 독출하는 8개의 원으로 표현된 8비트, 세모로 표현된 8비트 및 네모로 표현된 8비트를 이용하여 산포를 평가하면, 데이터 '0' 그룹과 데이터 '1' 그룹이 확연히 구분되는 것을 알 수 있다. 다만, 이렇게 로컬 레퍼런스를 잡기 위해서는 한 번에 액세스 하는 비트 어레이 중에 HRS/LRS 상태의 셀이 최소한 하나씩은 존재하도록 해야 하는데 이는 코딩(coding)을 통해 해결할 수 있다. 한 번에 액세스되는 독출 유닛 단위의 메모리 셀(12)은 인코딩에 의해 DC 밸런싱되어 각각 '0' 과 '1'의 스테이트 값을 최소 하나씩은 갖도록 세팅될 수 있다. 본 발명의 다른 실시예에 따르면, '0'과 '1'의 스테이트 값을 동일한 수로 균등한 비율을 갖도록 세팅할 수도 있다. DC-밸런싱에 대한 인코딩은 대한민국 공개특허 KR10-2011-0101012를 참조할 수 있다.
이러한 경우, 원으로 표현된 셀은 '0'과 '1' 그룹의 좌측에, 세모로 표현된 셀은 '0'과 '1' 그룹의 중앙에, 네모로 표현된 셀은 '0'과 '1' 그룹의 우측에 위치하는 산포를 나타내고, 전술한 바와 같이, 양 그룹 내에서 인접 셀은 유사한 산포를 나타내는 것을 알 수 있다. 이러한 경우, 일정한 레퍼런스를 계속적으로 유지하게 되면, 한 쪽으로 산포가 쏠려 있는 인접 셀에 적용하였을 때, 실패 가능성이 높아지게 되어 독출 신뢰도가 떨어질 수 있다. 따라서, 각각의 독출 유닛 내에 포함된 메모리 셀은 '0'과 '1'이 반드시 하나 이상 존재하므로, 저항 값들의 간격이 가장 멀리 떨어져 있는 셀 간의 간격의 중간 값을 레퍼런스로 설정할 수 있다. 즉, 원으로 표현된 셀의 가장 좌측에 배치된 셀과 가장 우측에 배치된 셀간의 중간 값을 로컬 레퍼런스로 설정하여 상기 원으로 표현된 셀들의 데이터의 스테이트 값을 판별할 수 있다. 동일한 방법으로 세모 및 네모로 표현된 셀들에 대한 스테이트 값 판별을 수행할 수 있다.
이때, 만약 가장 멀리 떨어져 있는 셀 간 간격이 현저하지 않다면, 리프레쉬 동작을 수행하여 열화 특성을 보완할 수 있다. 셀 간 견격이 현저한지 아닌지의 판단은 특정 기준값을 설정하여 상기 기준값보다 셀 간 간격이 벌어져 있는지 아닌지에 대한 판단을 통해 이루어질 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 디지털 코딩을 통해 특정 레퍼런스 없이 스테이트 값을 판별하는 과정을 설명하기 위한 도면이다.
도 9를 참조하면, 반도체 메모리 장치는 디지털 코딩을 통해 특별한 레퍼런스 없이 HRS/LRS 상태를 판별할 수 있다. 이를 위해 DC-밸런싱된(balanced) 상태의 어레이(10)로 데이터가 저장되어 있을 필요가 있다. DC-밸런싱이란 동일한 수의 HRS/LRS 상태의 메모리 셀을 포함하고 있는 상태를 의미한다. 이를 위해 쓰기 동작시 다음과 같은 과정을 수행한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 인코딩을 통해 DC-밸런싱(DC-balanced)된 상태로 셀 어레이(10)를 저장하는 과정을 설명하기 위한 도면이다. 도 10을 참조하면, 본 발명의 다른 실시에에 따른 반도체 메모리 장치는 쓰기 동작을 수행한다(S1010). 쓰기 동작 수행시에 인코딩을 수행하여(S1020), DC-밸런싱된 상태의 어레이(10)로 데이터를 저장한다(S1030).
본 발명의 다른 실시예에 따르면, 이렇게 DC 밸런싱된 상태의 어레이(10)에 대해 검증 독출 동작을 수행한다(S910). 검증 독출 동작 수행시에, 독출된 저항 값과 관련된 디지털 코드값을 크기 순대로 정렬한다(S920). 그리고는, 정렬된 디지털 코드값을 기반으로 어레이(10) 내의 각각의 메모리 셀(12)의 저항 값이 전체 메모리 셀 중 절반 이상의 크기를 갖는지 아니면 절반 이하의 크기를 갖는지 판단한다(S930). 여기서, i는 크기순으로 정렬된 메모리 셀(12) 각각의 넘버링된 번호를 의미하고, n은 전체 메모리 셀(12)의 수를 의미한다.
판단 결과, 전체 메모리 셀(12)의 절반보다 작은 저항 값을 갖는 메모리 셀(12)에 대해서는 HRS 상태를 갖는 것으로 판별하고(S940), 전체 메모리 셀(12)의 절반보다 큰 저항 값을 갖는 메모리 셀(12)에 대해서는 LRS 상태를 갖는 것으로 판별한다(S942). 그리고는 판별된 스테이트 값을 디코딩한다(S950).
상기와 같은 방식으로 데이터의 스테이트 값을 판별하게 되면, 특정 레퍼런스보다 크다 작다가 아닌 순서에 의해 판별이 가능하게 되기 때문에 레퍼런스 자체가 필요 없게 된다. 또한, 국부적으로 모여있는 셀들에 대해 독출을 수행함에 있어서, 산포 특성이 좋지 않아 레퍼런스를 변경해 줘야 하는 불편도 해소할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 실패(fail) 가능성이 일어날 수 있는 디지털 코드값을 검출하는 과정을 개략적으로 나타낸 흐름도이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 각각의 메모리 셀(12)에 대한 검증 독출을 수행한다(S1110). 독출 결과, 메모리 셀(12)의 디지털 코드값을 기반으로 그 값이 HRS 값인지 판단한다(S1120). 판단 결과, HRS 상태를 나타내지 않는 LRS 상태의 메모리 셀(12)에 대해서는, 어퍼 바운드(upper bound)를 설정해 놓고, 상기 메모리 셀(12)이 어퍼 바운드보다 작은 저항 값을 나타내는지 판단한다(S1130). 반면, 판단 결과, HRS 상태를 나타내는 메모리 셀(12)에 대해서는, 로워 바운드(lower bound)를 설정해 놓고, 상기 메모리 셀(12)이 로워 바운드보다 큰 저항 값을 나타내는지 판단한다(S1140). LRS 상태의 메모리 셀(12)에 대한 어퍼 바운드 이하인지에 대한 판단 및 HRS 상태의 메모리 셀(12)에 대한 로워 바운드 이상인지에 대한 판단 결과, LRS 상태의 메모리 셀(12)에 대한 어퍼 바운드보다 큰 경우 및 HRS 상태의 메모리 셀(12)에 대한 로워 바운드보다 작은 경우에 해당하는 메모리 셀(12)에 대해서는 ACK(Acknowledge) 신호를 발생하여(S1150), 위험을 감지하고, 그렇지 않은 경우는 현재 위험이 감지되지 않는 것으로 판단하여 전체 프로세스를 종료할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치 실패(fail) 가능성 있는 저항성 셀의 검출을 설명하기 위한 개념도이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 HRS 상태로 독출된 메모리 셀(12)에 대해 로워 바운드를 설정해 놓고, 이보다 크다면 좋은 특성을 보이는 것이지만, 이보다 작은 경우 LRS 상태의 값과 비슷해져 간다는 것을 나타내기 때문에 상기 로워 바운드 이하의 값을 갖는 HRS 셀에 대해서는 ACK 신호를 발생시킬 수 있다. 이때, 로워 바운드는 HRS 상태의 메모리 셀에서 매우 낮은 값을 갖는 메모리 셀(12)에 대해 위험을 경고하기 위한 기준이므로, HRS 상태의 메모리 셀 저항 값의 중간 값보다 적은 값으로 설정할 수 있다.
이와는 마찬가지로, LRS 상태로 독출된 메모리 셀(12)에 대해서도 어퍼 바운드를 설정해 높고, 이보다 작은 값을 갖는 LRS 셀이라면 좋은 특성을 보이는 것으로 판단할 수 있지만, 이보다 큰 값을 갖는 LRS 셀의 경우, HRS 상태와 유사한 셀 특성을 가진다고 볼 수 있기 때문에 ACK 신호를 발생시켜 위험을 인지하도록 할 수 있다. 로워 바운드와 반대로, 어퍼 바운드는 LRS 상태의 메모리 셀(12)에서 매우 높은 값을 갖는 메모리 셀(12)에 대해 위험을 경고하기 위한 기준이므로, LRS 상태의 메모리 셀(12) 저항 값의 중간 값보다 큰 값으로 설정할 수 있다.
이렇게 함으로써 메모리 셀(12)의 위험도가 어느 특정 수준 이하인지, 이상인지를 판별할 수 있다. 또한, ACK 신호를 통해 위험을 감지하였으므로, 상기 감지된 셀들에 대해서는 리프레쉬를 수행하여 셀 특성을 좀 더 확실하게 HRS/LRS 상태로 각각 이동시키도록 할 수 있다. ADC(32)를 통해 얻어낸 디지털 코드값의 분포를 통해 로워/어퍼 바운드를 변경할 수 있다. 예컨대, 좀 더 분포에 맞게 적절한 바운드를 설정하여 실패 가능성을 낮출 수 있다. 이러한 방식을 통해 판별한 데이터의 크기 차이가 크지 않는 경우, 열화로 인식하고 이를 기준으로 리프레쉬를 수행하여 실패 가능성을 줄일 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 개략적인 블록도이다. 컴퓨터와 같은 반도체 메모리 시스템은 시스템 버스(1300)에 접속된 메모리 장치(1350)와 프로세서(1320)를 포함한다.
프로세서(1320)는 반도체 장치(1350)의 기입 동작, 독출 동작, 또는 검증 독출 동작을 전반적으로 제어할 수 있다. 예컨대, 프로세서(1320)는 반도체 장치(1350)의 기입 동작을 제어하기 위한 명령과 기입 데이터를 출력한다. 또한, 프로세서(1120)는 반도체 장치(1350)의 독출 동작, 또는 검증 독출 동작을 제어하기 위한 명령을 발생할 수 있다. 따라서, 반도체 메모리 장치(1350)의 제어 블록(40)은 프로세서(1320)로부터 출력된 제어신호(예컨대, nPRG, DIS, WEN, 또는 REN)에 응답하여 검증 독출 동작 또는 프로그램 동작(또는 기입 동작)을 수행할 수 있다. 반도체 메모리 장치(1350)의 제어 블록(40)은 프로세서(1320)로부터의 제어신호에 응답하여 리프레쉬 동작 등을 수행할 수 있다.
만약, 반도체 메모리 시스템이 휴대용 애플리케이션(port application)으로 구현되는 경우, 반도체 메모리 시스템은 메모리 장치(1350)와 프로세서(1320)로 동작 전원을 공급하기 위한 배터리(1330)를 더 포함할 수 있다.
휴대용 애플리케이션(portable application)은 휴대용 컴퓨터(portable computer), 디지털 카메라, PDA(personal digital assistants), 휴대 전화기 (Cellular telephone), MP3플레이어, PMP (portable multimedia player), 차량자동항법장치(Automotive navigation system), 메모리 카드, 스마트 카드, 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disc)를 포함할 수 있다.
반도체 시스템은 외부의 데이터 처리 장치와 데이터를 주고받기 위한 인터페이스, 예컨대 입/출력 장치(1310, 1340)를 더 포함할 수 있다.
반도체 시스템이 무선 시스템인 경우, 반도체 시스템은 메모리 장치(1350), 프로세서(1320), 및 통신 장치(1360)를 더 포함할 수 있다. 이 경우 통신 장치(1360)는 무선 인터페이스로서 프로세서(1320)에 접속되고 시스템 버스(1300)를 통하여 무선으로 외부 무선 장치(미도시)와 데이터를 주고받을 수 있다.
예컨대, 프로세서(1320)는 통신 장치(1360)를 통하여 입력된 데이터를 처리하여 메모리 장치(1350)에 저장할 수 있고 또한 메모리 장치(1350)에 저장된 데이터를 독출하여 무선 인터페이스(1360)로 전송할 수 있다.
상기 통신 장치(1360)를 포함하는 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기(wireless telephone), 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.
이상 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 메모리 셀 어레이 12: 저항성 메모리 셀
14: 저항성 메모리 소자 16: 액세스 장치
20: 로우 디코더
30: 컬럼 디코딩부 32: ADC(부)
34: 컬럼 디코더 40: 제어 블록
42: 독출/기입 회로 50: 인터페이스
70: DC 제너레이터
710: 일정한 레퍼런스 720: 가변 레퍼런스
1300: 버스 1310: 입출력 장치
1320: 프로세서 1330: 배터리
1340: 입출력 장치 1350: 메모리
1360: 통신 장치

Claims (30)

  1. 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 상기 저항성 메모리 셀의 독출을 수행하는 독출 회로를 제어하는 제어 블록을 포함하되,
    상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 상기 제어블록에 의해 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 - 목표값은 검증 독출 과정에서 미리 알 수 있는 값으로, 전체 메모리 셀에 대해 특정 값으로 미리 정해지는 값임 - 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성되고, 상기 제어 블록은
    DC - 밸런싱된(DC-balaced) 상기 복수의 저항성 메모리 셀에 대한 검증 독출(verify read)시, 특정 레퍼런스(reference) 없이, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트(state) 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별하는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 제어 블록은
    검증 독출시, 상기 디지털 코드값에 의거하여 상기 복수의 저항성 메모리 셀을 크기 순대로 정렬하고, 정렬된 순서를 기반으로 상기 데이터의 스테이트 값을 판별하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제어 블록은
    상기 복수의 저항성 메모리 셀에 대해 상기 디지털 코드값을 기반으로 크기 순대로 정렬하고, 전체 메모리 셀의 절반의 수의 크기가 큰 값을 갖는 메모리 셀에 대해서는 제 1 스테이트 값을, 전체 메모리 셀의 절반의 수의 크기가 작은 값을 갖는 메모리 셀에 대해서는 제 2 스테이트 값을 갖는 것으로 판별하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 제어 블록은
    쓰기 동작시 인코딩에 의해 상기 복수의 저항성 메모리 셀을 DC 밸런싱된 상태로 저장하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 디지털 코드값을 생성하는 ADC(Analog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 상기 저항성 메모리 셀의 독출을 수행하는 독출 회로를 제어하는 제어 블록을 포함하되,
    상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 상기 제어블록에 의해 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 - 목표값은 검증 독출 과정에서 미리 알 수 있는 값으로, 전체 메모리 셀에 대해 특정 값으로 미리 정해지는 값임 - 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성되고, 상기 제어 블록은
    검증 독출시, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별하는 레퍼런스(reference) 값을 가변시키며, 한 번에 액세스(access)하는 독출 유닛(read unit) 단위로 상기 디지털 코드값을 이용하여 로컬(local) 레퍼런스 값을 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 제어블록은
    상기 디지털 코드값의 최상위 비트 값(MSB: Most Significant Bit)을 이용하여 상기 저항성 메모리 셀에 저장된 이진 데이터(binary data)를 판별하고, 나머지 비트 값을 이용하여 상기 복수의 저항성 메모리 셀의 산포 정보를 획득하는 것을 특징으로 하는 반도체 메모리 장치
  10. 제 9 항에 있어서, 상기 제어블록은
    상기 복수의 저항성 메모리 셀의 산포 정보를 이용하여 상기 저항성 메모리 셀에 대한 산포의 통계적 특성 파악을 위한 분포 맵을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서, 상기 제어블록은
    상기 복수의 저항성 메모리 셀의 산포와 관련된 정보를 기반으로 상기 복수의 저항성 메모리 셀을 제 1 그룹 및 제 2 그룹으로 그룹핑하고,
    상기 제 1 그룹에 속하는 저항성 메모리 셀 및 제 2 그룹에 속하는 저항성 메모리 셀의 디지털 코드값의 평균값, 중앙값, 표준편차, 최소값 및 최대값 중 적어도 어느 하나를 기반으로 상기 레퍼런스 값을 가변시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 제어블록은
    상기 제 1 그룹에 속하는 저항성 메모리 셀의 디지털 코드값의 최대값과 상기 제 2 그룹에 속하는 저항성 메모리 셀의 디지털 코드값의 최소값의 평균값으로 상기 레퍼런스 값을 가변시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
  14. 제 8 항에 있어서,
    상기 한 번에 액세스하는 독출 유닛은 각각 SET(1)과 RESET(0)의 스테이트 값을 갖는 셀이 최소 하나씩은 존재하도록 인코딩되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 제어블록은
    상기 독출 유닛에 속하는 저항성 메모리 셀들 중 상기 디지털 코드값의 분포상 가장 멀리 떨어져 있는 셀의 디지털 코드값 간의 중간값을 상기 로컬 레퍼런스로 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 제어블록은
    상기 가장 멀리 떨어져 있는 셀의 디지털 코드값 간의 간격이 일정 기준 값을 넘지 않는 경우에는 상기 저항성 메모리 셀의 열화 특성을 보완하기 위해 리프레쉬(refresh) 동작을 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 8 항에 있어서, 상기 제어블록은
    상기 복수의 저항성 메모리 셀의 산포와 관련된 정보를 기반으로 상기 복수의 저항성 메모리 셀을 제 1 그룹 및 제 2 그룹으로 그룹핑하고,
    상기 제 1 그룹에 대해 제 1 기준을, 상기 제 2 그룹에 대해 제 2 기준을 적용하여 상기 제 1 및 제 2 기준을 벗어나는지 여부를 기반으로 상기 복수의 저항성 메모리 셀을 관리하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 기준 및 상기 제 2 기준은 상기 디지털 코드값의 분포를 통해 성능 열화 가능성을 낮출 수 있도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제 1 그룹이 고저항 상태(HRS: High Resistance State)를 나타내는 그룹이고, 상기 제 2 그룹이 저저항 상태(LRS: Low Resistance State)를 나타내는 그룹인 경우,
    상기 제 1 기준보다 낮은 값을 갖는 제 1 그룹에 속하는 저항성 메모리 셀 및 상기 제 2 기준보다 높은 값을 갖는 제 2 그룹에 속하는 저항성 메모리 셀은 설능 열화 위험이 있는 것으로 인식하여 위험 감지 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17 항에 있어서, 상기 제어블록은
    상기 제 1 그룹 중 제 1 기준을 벗어나는 저항성 메모리 셀과 상기 제 2 그룹 중 제 2 기준을 벗어나는 저항성 메모리 셀에 대해 리프레쉬 동작을 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 생성하는 단계; 및
    상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 제어하는 제어 단계를 포함하되, 상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 상기 제어블록에 의해 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 - 목표값은 검증 독출 과정에서 미리 알 수 있는 값으로, 전체 메모리 셀에 대해 특정 값으로 미리 정해지는 값임 - 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성되고,
    상기 제어 단계는 DC - 밸런싱된(DC-balaced) 상기 복수의 저항성 메모리 셀에 대한 검증 독출(verify read)시, 특정 레퍼런스(reference) 없이, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트(state) 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별하는 단계를 포함하는 반도체 메모리 장치의 검증 독출 방법.
  22. 삭제
  23. 제 21 항에 있어서, 상기 제어 단계는
    검증 독출시, 상기 디지털 코드값에 의거하여 상기 복수의 저항성 메모리 셀을 크기 순대로 정렬하고, 정렬된 순서를 기반으로 상기 데이터의 스테이트 값을 판별하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 검증 독출 방법.
  24. 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 생성하는 단계; 및
    상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 제어하는 제어 단계를 포함하되, 상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 상기 제어블록에 의해 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 - 목표값은 검증 독출 과정에서 미리 알 수 있는 값으로, 전체 메모리 셀에 대해 특정 값으로 미리 정해지는 값임 - 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성되고,
    상기 제어 단계는 검증 독출시, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별하는 레퍼런스(reference) 값을 가변시키는 단계를 포함하며,
    상기 제어 단계는 한 번에 액세스(access)하는 독출 유닛(read unit) - 독출 유닛은 각각 SET(1)과 RESET(0)을 갖는 셀이 최소 하나씩은 존재하도록 인코딩되어 있음 - 단위로 상기 디지털 코드값을 이용하여 로컬(local) 레퍼런스 값을 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 검증 독출 방법.
  25. 제 24 항에 있어서, 상기 제어 단계는
    상기 디지털 코드값의 최상위 비트 값(MSB: Most Significant Bit)을 이용하여 상기 저항성 메모리 셀에 저장된 이진 데이터(binary data)를 판별하고, 나머지 비트 값을 이용하여 상기 복수의 저항성 메모리 셀의 산포 정보를 획득하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 검증 독출 방법.
  26. 제 24 항에 있어서, 상기 제어 단계는
    상기 복수의 저항성 메모리 셀의 산포와 관련된 정보를 기반으로 상기 복수의 저항성 메모리 셀을 제 1 그룹 및 제 2 그룹으로 그룹핑하는 단계; 및
    상기 제 1 그룹에 속하는 저항성 메모리 셀 및 제 2 그룹에 속하는 저항성 메모리 셀의 디지털 코드값의 평균값, 중앙값, 표준편차, 최소값 및 최대값 중 적어도 어느 하나를 기반으로 상기 레퍼런스 값을 가변시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 검증 독출 방법.
  27. 삭제
  28. 제 24 항에 있어서, 상기 제어 단계는
    상기 복수의 저항성 메모리 셀의 산포와 관련된 정보를 기반으로 상기 복수의 저항성 메모리 셀을 제 1 그룹 및 제 2 그룹으로 그룹핑하는 단계; 및
    상기 제 1 그룹에 대해 제 1 기준을, 상기 제 2 그룹에 대해 제 2 기준을 적용하여 상기 제 1 및 제 2 기준을 벗어나는지 여부를 기반으로 상기 복수의 저항성 메모리 셀을 관리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 검증 독출 방법.
  29. 제 28 항에 있어서, 상기 제어 단계는
    상기 제 1 및 제 2 기준을 벗어나는 상기 제 1 그룹 및 상기 제 2 그룹에 속하는 저항성 메모리 셀에 대해 리프레쉬 동작을 수행하도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 검증 독출 방법.
  30. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 쓰기 동작과 검증 독출 동작을 제어하기 위한 명령을 처리하는 프로세서를 포함하며,
    상기 반도체 메모리 장치는,
    복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 복수의 저항성 메모리 셀의 저항값 상태를 반영한 적어도 2비트 이상의 디지털 코드값에 기초하여 메모리 셀의 저항값 상태를 판별하도록 제어하는 제어 블록을 포함하되, 상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 상기 제어블록에 의해 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 - 목표값은 검증 독출 과정에서 미리 알 수 있는 값으로, 전체 메모리 셀에 대해 특정 값으로 미리 정해지는 값임 - 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성되고, 상기 제어 블록은
    DC - 밸런싱된(DC-balaced) 상기 복수의 저항성 메모리 셀에 대한 검증 독출(verify read)시, 특정 레퍼런스(reference) 없이, 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 산포를 분석하여 데이터의 스테이트(state) 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 판별하는 것을 특징으로 하는 반도체 메모리 시스템.
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