KR20160057182A - 저항변화 메모리 장치, 이를 위한 읽기 회로부 및 동작 방법 - Google Patents

저항변화 메모리 장치, 이를 위한 읽기 회로부 및 동작 방법 Download PDF

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KR20160057182A
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Abstract

본 기술의 일 실시예에 의한 저항변화 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이에 대한 노멀 리드 모드시 셀 전류를 제공받아 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하여 디지털 코드를 생성하고, 디지털 코드로부터 리드 데이터를 생성하여 출력하며, 메모리 셀 어레이에 대한 테스트 리드 모드시 셀 전류에 대응하는 테스트 데이터를 생성하여 출력하는 읽기 회로부를 포함할 수 있다.

Description

저항변화 메모리 장치, 이를 위한 읽기 회로부 및 동작 방법{Resistance Variable Memory Apparatus, Read Circuit Unit and Operation Method Therefor}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 저항변화 메모리 장치, 이를 위한 읽기 회로부 및 동작 방법에 관한 것이다.
상변화 램(PRAM), 저항 램(ReRAM) 등과 같은 저항변화 메모리 소자는 데이터 저장물질의 저항 상태에 따라 정보 저장 상태가 정의된다.
저항변화 메모리 소자에서 쓰기 동작시 데이터 저장물질이 요구되는 저항상태를 갖질 수 있는 프로그램 전류를 인가할 수 있다. 또한, 읽기 동작시에는 메모리 셀을 통해 흐르는 전류량에 대응하는 전류값 또는 전압값을 기준값과 비교하여 메모리 셀에 저장된 데이터를 센싱할 수 있다.
저항변화 메모리 소자를 구성하는 데이터 저장물질의 저항은 다양한 원인들로 인해 증가되며, 이를 저항 드리프트(drift) 현상이라 한다.
저항 드리프트 현상은 데이터 보유 시간(Retention time)을 결정지으며, 데이터 보유 시간은 저항변화 메모리 장치의 수명을 좌우하는 중요한 요인으로 작용한다.
본 기술의 실시예에 의하면 저항 드리프트 현상을 반영하면서, 메모리 셀의 저항상태를 데이터로 읽어 내어 테스트할 수 있는 저항변화 메모리 장치, 이를 위한 읽기 회로부 및 동작 방법을 제공할 수 있다.
본 기술의 실시예에 의한 저항변화 메모리 장치는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 대한 노멀 리드 모드시 셀 전류를 제공받아 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하여 디지털 코드를 생성하고, 상기 디지털 코드로부터 리드 데이터를 생성하여 출력하며, 상기 메모리 셀 어레이에 대한 테스트 리드 모드시 셀 전류에 대응하는 테스트 데이터를 생성하여 출력하는 읽기 회로부;를 포함할 수 있다.
본 기술의 실시예에 의한 저항변화 메모리 장치를 위한 읽기 회로부는 메모리 셀의 저항 상태에 대응하는 셀 전류를 출력하는 센스앰프; 및 상기 셀 전류를 제공받으며, 노멀 리드 모드시 기 설정된 노멀 기준전압에 기초하여 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하여 디지털 코드를 생성하고 디지털 코드로부터 리드 데이터를 생성하며, 테스트 리드 모드시 기 설정된 테스트 기준전압에 기초하여 상기 셀 전류에 대응하는 테스트 데이터를 생성하는 데이터 출력부;를 포함할 수 있다.
본 기술의 실시예에 의한 저항변화 메모리 장치의 동작 방법은 저항변화 메모리 장치의 동작 방법으로서, 노멀 모드시 셀 전류와 노멀 기준전압에 기초하여 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하여 디지털 코드를 생성하고 디지털 코드로부터 리드 데이터를 생성하는 단계; 및 테스트 모드시 상기 셀 전류와 테스트 기준전압에 기초하여 상기 셀 전류에 대응하는 테스트 데이터를 생성하는 단계;를 포함할 수 있다.
본 기술에 의하면 저항변화 메모리 장치의 테스트시 셀의 저항상태를 논리 데이터로 읽어 내어 테스트 효율을 향상시킬 수 있다.
도 1은 일 실시예에 의한 저항변화 메모리 장치의 구성도,
도 2는 일 실시예에 의한 읽기회로부의 구성도,
도 3은 일 실시예에 의한 데이터 출력부의 구성도,
도 4는 일 실시예에 의한 제 2 판단부의 구성도,
도 5 내지 도 7은 일 실시예에 의한 테스트 읽기 방식을 설명하기 위한 도면,
도 8 내지 도 12는 다른 실시예에 의한 테스트 읽기 방식을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 실시예를 구체적으로 설명한다.
도 1은 일 실시예에 의한 저항변화 메모리 장치의 구성도이다.
도 1에 도시한 일 실시예에 의한 저항변화 메모리 장치(1)는 메모리 셀 어레이(10), 로우 선택부(20), 컬럼 선택부(30), 읽기쓰기 회로부(40), IO 버퍼부(50) 및 컨트롤러(60)를 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 비트라인(BL0~BLn)과 복수의 워드라인(WL0~WLm) 간에 접속되는 복수의 메모리 셀을 포함할 수 있다. 복수의 메모리 셀 각각은 선택소자와 데이터 저장부를 포함하도록 구성될 수 있으나 이에 한정되는 것은 아니다. 아울러, 데이터 저장부는 저항변화 물질을 이용하여 구성할 수 있다.
로우 선택부(20)는 외부로부터 제공되는 로우 어드레스 신호를 디코딩하고, 디코딩된 로우 어드레스 신호를 구동하여 워드라인(WL0~WLm)에 공급할 수 있다. 컬럼 선택부(30)는 외부로부터 제공되는 컬럼 어드레스 신호를 디코딩하고 동작 모드에 따라 비트라인(BL0~BLn)을 구동할 수 있다.
읽기쓰기 회로부(40)는 읽기 회로부 및 쓰기 회로부를 포함할 수 있다. 그리고, 읽기 동작시 읽기 회로부를 통해 메모리 셀 어레이(10)의 선택된 메모리 셀로부터 데이터를 읽어 출력할 수 있다. 쓰기 동작시에는 쓰기 회로부를 통해 선택된 메모리 셀에 데이터를 기록할 수 있다.
IO 버퍼부(50)는 쓰기 동작시 외부로부터 데이터(DATA)를 수신하여 읽기쓰기 회로부(40)로 제공할 수 있다. 또한, 읽기 동작시 읽기쓰기 회로부(40)로부터 데이터를 수신하여 외부로 출력할 수 있다.
컨트롤러(60)는 저항변화 메모리 장치(1)의 전체적인 동작을 제어하도록 구성될 수 있다.
일 실시예에서, 반도체 메모리 장치(1)의 읽기쓰기 회로부(40)에 포함되는 읽기 회로부는 노멀 리드 모드시 선택된 메모리 셀의 저항값을 코드로 읽어낸 후 코딩하여 데이터로 변환하여 출력할 수 있다. 아울러, 테스트 리드 모드시, 바람직하게는 웨이퍼 레벨의 테스트 리드 모드시, 읽기쓰기 회로부(40)에 포함되는 읽기 회로부는 모든 메모리 셀의 저항값을 직접 데이터로 읽어 내도록 구성될 수 있다.
저항 변화 메모리 장치(1)를 구성하는 데이터 저장 물질은 시간이 증가함에 따라 저항이 증가하는 특성이 있으며, 이러한 저항 드리프트 현상은 데이터 기록 후 읽기 동작시 동작 페일을 유발하는 요소로 작용할 수 있다. 드리프트 현상에도 불구하고 제품 신뢰성을 향상시키기 위하여 사이클릭 ADC(Analog-Digital Conversion) 스킴을 이용할 수 있다. 사이클릭 ADC를 적용한 읽기 방식에서는 셀의 저항값을 코드로 읽어내고 읽어낸 코드를 코딩하여 데이터로 변환한다.
그런데 웨이퍼 레벨 테스트시에 사이클릭 ADC 방식을 적용하게 되면 모든 메모리 셀에 대한 코드값을 일일이 저장해야 한다. 또한 모든 메모리 셀의 코드값을 데이터로 변환하기 위한 로직이 요구된다. 아울러, 메모리 셀로부터 읽어 낸 코드와 데이터를 유연성 있게 매칭시킬 필요가 있다.
본 실시예에서는 테스트 모드시 각 메모리 셀의 저항값을 사이클릭 ADC 방식으로 읽어내는 것이 아니라, 셀의 저항값으로부터 직접 논리 데이터를 판별한다. 따라서 모든 메모리 셀의 코드값을 저장해 두어야 할 회로부나, 코드값을 데이터로 변환하기 위한 로직이 불필요하다. 아울러, 메모리 셀의 드리프트 상태를 고려하여 셀 데이터를 판별할 수 있도록 기준값을 제공하여, 메모리 셀의 저항 드리프트 현상에 유연하게 대처할 수 있다.
도 2는 일 실시예에 의한 읽기회로부의 구성도이다.
본 실시예에 의한 읽기 회로부(40-1)는 센스앰프(410) 및 데이터 출력부(420)를 포함할 수 있다.
센스앰프(410)는 노멀 리드명령(RD) 또는 테스트 모드 신호(TM)에 응답하여 셀 데이터 즉, 메모리 셀(MC)의 저항 상태에 대응하는 셀 전류(Icell)를 출력할 수 있다.
데이터 출력부(420)는 노멀 리드명령(RD) 또는 테스트 모드 신호(TM)에 응답하여, 셀 전류(Icell)를 제공받아 데이터 출력 신호(OUT<Y:0>)를 생성할 수 있다.
노멀 리드명령(RD)이 인가되는 경우, 데이터 출력부(420)는 셀 전류(Icell)와 문턱전류(Ith), 그리고 데이터 출력부(420)에서 내부적으로 생성될 수 있는 노멀 기준전압에 기초하여 데이터 출력 신호(OUT<Y:0>)를 생성할 수 있다. 노멀 리드명령(RD)시 데이터 출력부(420)는 지정된 횟수로 사이클릭 ADC를 수행하여 셀 전류(Icell)에 대응하는 복수 비트의 디지털 코드를 생성하고, 생성된 디지털 코드를 코딩하여 데이터 출력신호(OUT<Y:0>)를 생성하도록 구성될 수 있다. 이에 따라 데이터 출력부(420)에서 생성되는 데이터 출력 신호(OUT<Y:0>)는 리드 데이터(RDATA<Y:O>)일 수 있다.
테스트 모드 신호(TM)가 인가되는 경우, 데이터 출력부(420)는 셀 전류(Icell)와 문턱전류(Ith), 그리고 전압 생성부(미도시)에서 제공되는 테스트 기준전압(VR0, VR1, VR2)에 기초하여 데이터 출력 신호(OUT<Y:0>)를 생성할 수 있다. 테스트 모드(TM)시 데이터 출력부(420)는 셀 전류(Icell)에 대응하는 데이터 출력신호(OUT<Y:0>)를 직접 생성하도록 구성될 수 있다. 이에 따라 데이터 출력부(420)에서 생성되는 데이터 출력 신호(OUT<Y:0>)는 테스트 데이터(TDATA<Y:O>)일 수 있다.
이러한 동작을 위해 데이터 출력부(420)는 예를 들어 도 3과 같이 구성될 수 있다.
도 3에 도시한 데이터 출력부(100)의 일 예는 제어 및 코딩부(110), 제 1 판단부(120), 제 2 판단부(130), 전압 제공부(140) 및 조합부(150)를 포함하도록 구성될 수 있다.
제어 및 코딩부(110)는 리드모드시 제 1 제어신호(ARS_ctrl)를 생성하며, 노멀 리드명령(RD)에 응답하여 제 2 제어신호(ADC_ctrl), 제 1 노멀 기준전압(Vfsp) 및 제 2 노멀 기준전압(Vfsm)을 생성할 수 있다. 그리고, 제 1 판단부(120)로부터 제공되는 예비 최상위 코드(MSB_pre) 및 제 2 판단부(130)로부터 제공되는 복수 비트의 예비 하위 코드(D<1>, D<0>)에 응답하여, 셀 전류(Icell)에 대응하는 복수 비트의 디지털 코드를 생성한다. 아울러, 생성된 디지털 코드에 기초하여 리드 데이터(RDATA<Y:0>)를 생성할 수 있다.
제 1 판단부(120)는 제 1 제어신호(ARS_ctrl)에 응답하여 셀 전류(Icell) 및 문턱전류(Ith)의 비교 결과에 기초하여 예비 최상위 코드(MSB_pre)를 생성하며, 셀 전류(Icell)를 구동하여 제 2 판단부(130)로 제공할 수 있다.
일 실시예에서, 문턱전류(Ith)는 메모리 셀에 각 레벨의 데이터가 최초로 기록된 후 각 데이터 레벨별로 메모리 셀이 가질 수 있는 저항값들의 중간 저항값(초기 중간 저항값)에 대응하는 전류값으로 제공될 수 있다. 따라서, 제 1 판단부(120)에서 출력되는 예비 최상위 코드(MSB_pre)는 셀 전류(Icell)가 문턱전류(Ith)보다 큰 경우 하이 레벨로, 셀 전류(Icell)가 문턱전류(Ith)보다 작은 경우 로우 레벨로 출력될 수 있으나 이에 한정되는 것은 아니다.
제 2 판단부(130)는 노멀 리드 모드시 제어 및 코딩부(110)로부터 제공되는 제 2 제어신호(ADC_ctr)에 응답하여, 셀 전류(Icell)를 제 1 노멀 기준전압(Vfsp) 및 제 2 노멀 기준전압(Vfsm)과 비교하여 예비 하위 코드(D<1>, D<0>)를 생성할 수 있다. 제 2 판단부(130)는 ADC 장치로 구성할 수 있으며, 제 2 판단부(130)에서 예비 하위 코드(D<1>, D<0>)를 생성하는 과정은 복수 회의 사이클로 반복 수행될 수 있다.
한편, 제 2 판단부(130)는 테스트 모드시 셀 전류(Icell)를 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2)과 비교하여 예비 하위 코드(D<1>, D<0>)를 생성할 수 있다. 특히, 셀 전류(Icell)를 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2) 중 어느 하나와 비교하여 제 1 예비 하위 코드(D<1>)를 생성하고, 셀 전류(Icell)를 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2) 중 다른 하나와 비교하여 제 2 예비 하위 코드(D<0>)를 생성할 수 있다.
전압 제공부(140)는 테스트 모드 신호(TM)에 응답하여 구동되며 전압 생성부(미도시)로부터 제공되는 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2)을 인가받는다. 그리고, 예비 최상위 코드(MSB_pre)의 레벨에 따라 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2) 중에서 선택된 테스트 기준전압을 제 2 판단부(130)로 제공할 수 있다.
조합부(150)는 제 1 판단부(120)로부터 예비 최상위 코드(MSB_pre)를 제공받고, 제 2 판단부(130)로부터 예비 하위 코드(D<1>, D<0>)를 제공받아 셀 전류(Icell)에 대응하는 테스트 데이터(TDATA<Y:0>)를 출력하도록 구성될 수 있다.
일 실시예에서, 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2)의 각 레벨은 메모리 셀을 구성하는 데이터 저장물질의 저항 드리프트 정도를 반영하여 결정될 수 있다. 이를 위해, 데이터 저장물질로 채택된 가변저항 물질의 저항 드리프트 특성에 기초하여 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2)의 각 레벨을 산술적으로 연산 및 예측할 수 있다. 다른 예로서, 테스트를 수행하기 전, 복수의 표본 메모리 셀들에 대한 저항 드리프트 정도를 측정하고, 이에 기초하여 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2)의 각 레벨을 결정할 수 있다. 이때, 표본 메모리 셀들은 실제 데이터를 저장하기 위해 마련된 메인 메모리 셀과는 별도로 마련된 복수의 기준 메모리 셀이거나, 또는 실제 데이터를 저장하기 위해 마련된 메인 메모리 셀들로부터 선택된 복수의 메모리 셀일 수 있다.
즉, 테스트 모드시 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2)은 메모리 셀의 저항 드리프트 정도를 반영하여 결정될 수 있다. 그리고, 테스트 모드시 셀 전류(Icell)에 대응하는 전압값을 제 1 내지 제 3 테스트 기준전압(VR0, VR1, VR2) 중에서 선택된 기준전압과 비교함에 의해 모든 메모리 셀 각각의 저항값에 대응하는 테스트 데이터(TDATA<Y:0>)를 직접 출력할 수 있다.
도 4는 일 실시예에 의한 제 2 판단부의 구성도이다.
일 실시예에 의한 제 2 판단부(200)는 전압 변환기(210) 및 비교기(220)를 포함하도록 구성될 수 있다.
전압 변환기(210)는 셀 전류(Icell)와 전압변환 기준값(Vcm)을 제공받아 전압신호(Vres)를 출력할 수 있다.
비교기(220)는 전압신호(Vres)를 제 1 및 제 2 기준전압(Vref1, Vref2)과 각각 비교하여 복수 비트의 예비 하위 코드(D<1>, D<0>)를 생성할 수 있다.
일 실시예에서, 전압 변환기(210)는 셀 전류(Icell)와 전압변환 기준값(Vcm)에 기초하여 전압신호(Vres)를 생성하는 연산 트랜스컨덕턴스 증폭기(Operational Trans-conductance Amplifier, 211)를 포함하도록 구성할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 비교기(220)는 전압신호(Vres)와 제 1 기준전압(Vref1)을 비교하여 제 1 예비 하위코드(D<1>)를 생성하는 제 1 비교부(221) 및, 전압신호(Vres)와 제 2 기준전압(Vref2)을 비교하여 제 2 예비 하위코드(D<0>)를 생성하는 제 2 비교부(223)를 포함할 수 있다.
노멀 리드 동작시 제 1 기준전압(Vref1) 및 제 2 기준전압(Vref2)은 각각 제어 및 코딩부(110)에서 제공되는 제 1 노멀 기준전압(Vfsp) 및 제 2 노멀 기준전압(Vfsm)일 수 있다.
테스트 모드시 제 1 기준전압(Vref1) 및 제 2 기준전압(Vref2)은 메모리 셀의 저항 드리프트 상태 및 예비 최상위 코드(MSB_pre)의 레벨에 기초하여 결정될 수 있다.
일 예로, 테스트 모드시 메모리 셀의 저항 드리프트 상태가 미비하여 문턱전류(Ith)의 레벨(메모리 셀의 초기 중간 저항에 대응하는 전류값)이 메모리 셀의 실제 중간 저항에 대응하는 전류값으로 제공될 수 있다. 이 경우 예비 최상위 코드(MSB_pre)에 의해 저저항 상태(데이터 00, 01)와 고저항 상태(데이터 10, 11)을 구분할 수 있게 된다. 그리고 전압 제공부(140)는 고저항 상태(데이터 10, 11)를 갖는 메모리 셀들의 데이터를 구분할 수 있는 레벨로 결정된 제 3 테스트 기준전압(VR2)을 제 1 기준전압(Vref1)으로 제공하고, 저저항 상태(00, 01)를 갖는 메모리 셀들의 데이터를 구분할 수 있는 레벨로 결정된 제 1 테스트 기준전압(VR0)을 제 2 기준전압(Vref2)으로 제공할 수 있다.
한편, 테스트 모드시 메모리 셀의 저항 드리프트 상태가 커서 문턱전류(Ith)의 레벨(메모리 셀의 초기 중간 저항에 대응하는 전류값)이 메모리 셀의 실제 중간 저항에 대응하는 전류값과 다른, 예를 들어 낮은 레벨을 가질 수 있다. 이 경우 예비 최상위 코드(MSB_pre)에 의해 저저항 상태(데이터 00, 01)와 고저항 상태(데이터 10, 11)을 구분할 수 없게 된다.
따라서, 전압 제공부(140)는 예비 최상위 코드(MSB_pre)가 하이 레벨인 경우, 고저항 상태(10, 11)를 구분할 수 있는 레벨로 결정된 제 3 테스트 기준전압(VR2)을 제 1 기준전압(Vref1)로 제공하고, 저저항 상태(01)를 구분할 수 있는 레벨로 결정된 제 2 테스트 기준전압(VR1)을 제 2 기준전압(Vref2)으로 제공할 수 있다. 만약, 예비 최상위 코드(MSB_pre)가 로우 레벨이라면 저저항 상태(00, 01)를 구분하기만 하면 되므로, 이를 구분할 수 있는 레벨로 결정된 제 2 테스트 기준전압(VR2)을 제 2 기준전압(Vref2)으로 제공하고, 제 1 기준전압(Vref1)은 디폴트 상태로 인가할 수 있다.
도 5 내지 도 7은 일 실시예에 의한 테스트 읽기 방식을 설명하기 위한 도면이다.
도 5와 같이, 테스트 모드시 셀의 드리프트 상태가 미비하고, 셀 저항(R_CELL)은 0~175㏀의 분포를 갖는다고 가정한다. 또한 문턱전류(Ith)의 레벨(메모리 셀의 초기 중간 저항에 대응하는 전류값)이 메모리 셀의 실제 중간 저항(약 85㏀)에 대응하는 전류값으로 제공되는 경우를 가정한다. 이 경우 예비 최상위 코드(MSB_pre)에 의해 저저항 상태(데이터 00, 01)과 고저항 상태(데이터 10, 11)를 구분할 수 있게 된다.
도 3을 재참조하여 설명하면, 예비 최상위 코드(MSB_pre)에 의해 저저항 상태(데이터 00, 01)과 고저항 상태(데이터 10, 11)를 구분할 수 있는 경우, 전압 제공부(140)는 고저항 상태(데이터 10, 11)를 갖는 메모리 셀들의 데이터를 구분할 수 있는 레벨로 결정된 제 3 테스트 기준전압(VR2)을 제 1 기준전압(Vref1)으로 제공하고, 저저항 상태(00, 01)를 갖는 메모리 셀들의 데이터를 구분할 수 있는 레벨로 결정된 제 1 테스트 기준전압(VR0)을 제 2 기준전압(Vref2)으로 제공할 수 있다.
또한, 도 3의 제 1 판단부(120)는 셀 전류(Icell)가 문턱전류(Ith)보다 클 경우 하이 레벨의 예비 최상위 코드(MSB_pre)를 출력할 수 있다. 따라서, 도 6에 도시한 비교기(220)의 제 1 비교부(221)는 전압 변환기(210)로부터 생성되는 전압신호(Vres)와 제 3 테스트 기준전압(VR2)을 비교하게 되고, 제 2 기준전압(Vref2)인 제 1 테스트 기준전압(VR0)과 과 전압신호(Vres)의 비교 결과는 무시된다.
한편, 셀 전류(Icell)가 문턱전류(Ith)보다 작을 경우 도 3의 제 1 판단부(120)는 로우 레벨의 예비 최상위 코드(MSB_pre)를 출력할 수 있다. 따라서, 도 6에 도시한 비교기(220)의 제 2 비교부(223)는 전압 변환기(210)로부터 생성되는 전압신호(Vres)와 제 1 테스트 기준전압(VR0)을 비교하게 되고, 제 1 기준전압(Vref1)인 제 3 테스트 기준전압(VR2)과 전압신호(Vres)의 비교 결과는 무시된다.
이러한 경우의 셀 저항 상태에 따른 예비 최상위 코드(MSB_pre) 및 예비 하위 코드(D<1>, D<0>)의 레벨, 그리고 그에 따라 출력되는 테스트 데이터(TDATA<Y:0>)의 예를 도 7a 및 7b에 나타내었다.
도 8 내지 도 12는 다른 실시예에 의한 테스트 읽기 방식을 설명하기 위한 도면이다.
테스트 모드시 셀의 드리프트 상태가 크고, 셀 저항(R_CELL)은 0~175㏀의 분포를 갖는다고 가정한다. 또한 문턱전류(Ith)의 레벨(메모리 셀의 초기 중간 저항에 대응하는 전류값)이 메모리 셀의 실제 중간 저항에 대응하는 전류값과 다른, 예를 들어 낮은 레벨을 갖는 전류값으로 제공되는 경우를 가정한다. 이 경우 예비 최상위 코드(MSB_pre)에 의해 저저항 상태(데이터 00, 01)와 고저항 상태(데이터 10, 11)를 구분할 수 없게 된다.
이러한 경우의 동작을 도 3을 재참조하여 설명한다.
먼저, 셀 전류(Icell)가 문턱전류(Ith)보다 클 경우, 제 1 판단부(120)는 하이 레벨의 예비 최상위 코드(MSB_pre)를 출력할 수 있다. 이 경우, 전압 제공부(140)는 고저항 상태(10, 11)를 구분할 수 있는 레벨로 결정된 제 3 테스트 기준전압(VR2)을 제 1 기준전압(Vref1)로 제공하고, 저저항 상태(01)를 구분할 수 있는 레벨로 결정된 제 2 테스트 기준전압(VR1)을 제 2 기준전압(Vref2)으로 제공할 수 있다.
따라서, 도 9에 도시한 비교기(220)의 제 1 비교부(221)는 전압 변환기(210)로부터 생성되는 전압신호(Vres)와 제 3 테스트 기준전압(VR2)을 비교하게 되고, 제 2 비교부(223)는 전압신호(Vres)와 제 2 테스트 기준전압(VR1)을 비교하게 된다.
이러한 경우의 셀 저항 상태에 따른 예비 최상위 코드(MSB_pre) 및 예비 하위 코드(D<1>, D<0>)의 레벨, 그리고 그에 따라 출력되는 테스트 데이터(TDATA<Y:0>)의 예를 도 10a 및 10b에 나타내었다.
한편, 셀 전류(Icell)가 문턱전류(Ith)보다 작을 경우 도 3에 도시한 제 1 판단부(120)는 로우 레벨의 예비 최상위 코드(MSB_pre)를 출력할 수 있다. 이 경우, 전압 제공부(140)는 저저항 상태(00, 01)를 갖는 메모리 셀들의 데이터를 구분할 수 있는 레벨로 결정된 제 1 테스트 기준전압(VR0)을 제 2 기준전압(Vref2)으로 제공할 수 있다. 따라서, 도 11에 도시한 것과 같이, 비교기(220)의 제 2 비교부(223)는 전압 변환기(210)로부터 생성되는 전압신호(Vres)와 제 1 테스트 기준전압(VR0)을 비교하게 되고, 이 때 제 1 기준전압(Vref1)과 전압신호(Vres)의 비교 결과는 무시된다.
이러한 경우의 셀 저항 상태에 따른 예비 최상위 코드(MSB_pre) 및 예비 하위 코드(D<1>, D<0>)의 레벨, 그리고 그에 따라 출력되는 테스트 데이터(TDATA<Y:0>)의 예를 도 12a 및 12b에 나타내었다.
이와 같이, 테스트 모드시 복수 회의 사이클릭 ADC 방식을 사용하지 않고 모든 메모리 셀의 저항값을 데이터로 직접 읽어낼 수 있다. 그리고, 읽어 낸 데이터에 따라 리페어 동작 등을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1 : 저항변화 메모리 장치
40-1 : 읽기 회로부
100 : 데이터 출력부
200 : 제 2 판단부

Claims (20)

  1. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 대한 노멀 리드 모드시 셀 전류를 제공받아 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하여 디지털 코드를 생성하고, 상기 디지털 코드로부터 리드 데이터를 생성하여 출력하며, 상기 메모리 셀 어레이에 대한 테스트 리드 모드시 셀 전류에 대응하는 테스트 데이터를 생성하여 출력하는 읽기 회로부;
    를 포함하는 저항변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 읽기 회로부는, 메모리 셀의 저항 상태에 대응하는 셀 전류를 출력하는 센스앰프; 및
    상기 셀 전류 및 문턱전류를 제공받으며, 상기 노멀 리드 모드시 기 설정된 노멀 기준전압에 기초하여 상기 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하여 상기 디지털 코드를 생성하고 상기 디지털 코드로부터 상기 리드 데이터를 생성하며, 상기 테스트 리드 모드시 기 설정된 테스트 기준전압에 기초하여 상기 셀 전류에 대응하는 상기 테스트 데이터를 생성하는 데이터 출력부;
    를 포함하도록 구성되는 저항변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 데이터 출력부는, 상기 셀 전류 및 상기 문턱전류의 비교 결과에 기초하여 예비 최상위 코드를 생성하는 제 1 판단부;
    상기 테스트 리드 모드시, 상기 셀 전류를 상기 테스트 기준전압과 비교하여 테스트 모드 예비 하위 코드를 생성하는 제 2 판단부; 및
    상기 테스트 리드 모드시 상기 예비 최상위 코드 및 상기 테스트 모드 예비 하위 코드를 제공받아 상기 테스트 데이터를 생성하는 조합부;
    를 포함하도록 구성되는 저항변화 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 판단부는, 상기 노멀 리드 모드시 상기 셀 전류를 상기 노멀 기준전압과 비교하여 노멀 모드 예비 하위 코드를 생성하는 상기 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하고,
    상기 데이터 출력부는, 상기 노멀 리드 모드시 상기 제 1 판단부로부터 제공되는 상기 예비 최상위 코드 및 상기 제 2 판단부로부터 제공되는 상기 노멀 모드 예비 하위 코드에 응답하여, 상기 셀 전류에 대응하는 상기 디지털 코드를 생성하고 상기 디지털 코드에 기초하여 상기 리드 데이터를 생성하는 제어 및 코딩부를 더 포함하도록 구성되는 저항변화 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 2 판단부는, 상기 셀 전류와 전압변환 기준값을 제공받아 전압신호를 출력하도록 구성되는 전압 변환기; 및
    상기 전압신호를 상기 테스트 기준전압과 비교하여 상기 테스트 모드 예비 하위 코드를 생성하는 비교기;
    를 포함하도록 구성되는 저항변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 비교기는, 상기 전압신호를 제 1 테스트 기준전압과 비교하여 테스트 모드 제 1 예비 하위코드를 생성하는 제 1 비교부; 및
    상기 전압신호를 제 2 테스트 기준전압과 비교하여 테스트 모드 제 2 예비 하위코드를 생성하는 제 2 비교부;
    를 포함하도록 구성되는 저항변화 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 테스트 기준전압 및 상기 제 2 테스트 기준전압의 레벨은 상기 문턱전류에 따른 상기 예비 최상위 코드의 레벨에 기초하여 결정되는 저항변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 문턱전류의 레벨에 의해 상기 메모리 셀을 고저항 상태 및 저저항 상태로 구분할 수 있는 경우, 상기 제 1 테스트 기준전압은 상기 고저항 상태의 메모리 셀의 데이터를 구분할 수 있는 레벨로 제공되고, 상기 제 2 테스트 기준전압은 상기 저저항 상태의 메모리 셀의 데이터를 구분할 수 있는 레벨로 제공되는 저항변화 메모리 장치.
  9. 제 7 항에 있어서,
    상기 문턱전류의 레벨에 의해 상기 메모리 셀을 고저항 상태 및 저저항 상태로 구분할 수 없는 경우, 상기 제 1 테스트 기준전압은 상기 고저항 상태 및 상기 저저항 상태의 메모리 셀의 데이터를 구분할 수 있는 레벨로 제공되고, 상기 제 2 테스트 기준전압은 상기 저저항 상태의 메모리 셀의 데이터를 구분할 수 있는 레벨로 제공되는 저항변화 메모리 장치.
  10. 메모리 셀의 저항 상태에 대응하는 셀 전류를 출력하는 센스앰프; 및
    상기 셀 전류를 제공받으며, 노멀 리드 모드시 기 설정된 노멀 기준전압에 기초하여 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하여 디지털 코드를 생성하고 디지털 코드로부터 리드 데이터를 생성하며, 테스트 리드 모드시 기 설정된 테스트 기준전압에 기초하여 상기 셀 전류에 대응하는 테스트 데이터를 생성하는 데이터 출력부;
    를 포함하도록 구성되는 읽기 회로부.
  11. 제 10 항에 있어서,
    상기 데이터 출력부는, 상기 셀 전류 및 문턱전류의 비교 결과에 기초하여 예비 최상위 코드를 생성하는 제 1 판단부;
    상기 테스트 리드 모드시, 상기 셀 전류를 상기 테스트 기준전압과 비교하여 테스트 모드 예비 하위 코드를 생성하는 제 2 판단부; 및
    상기 테스트 리드 모드시 상기 예비 최상위 코드 및 상기 테스트 모드 예비 하위 코드를 제공받아 상기 테스트 데이터를 생성하는 조합부;
    를 포함하도록 구성되는 읽기 회로부.
  12. 제 11 항에 있어서,
    상기 제 2 판단부는, 상기 노멀 리드 모드시 상기 셀 전류를 상기 노멀 기준전압과 비교하여 노멀 모드 예비 하위 코드를 생성하는 상기 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하고,
    상기 데이터 출력부는, 상기 노멀 리드 모드시 상기 제 1 판단부로부터 제공되는 상기 예비 최상위 코드 및 상기 제 2 판단부로부터 제공되는 상기 노멀 모드 예비 하위 코드에 응답하여, 상기 셀 전류에 대응하는 상기 디지털 코드를 생성하고 상기 디지털 코드에 기초하여 상기 리드 데이터를 생성하는 제어 및 코딩부를 더 포함하도록 구성되는 읽기 회로부.
  13. 제 11 항에 있어서,
    상기 제 2 판단부는, 상기 셀 전류와 전압변환 기준값을 제공받아 전압신호를 출력하도록 구성되는 전압 변환기; 및
    상기 전압신호를 상기 테스트 기준전압과 비교하여 상기 테스트 모드 예비 하위 코드를 생성하는 비교기;
    를 포함하도록 구성되는 읽기 회로부.
  14. 제 13 항에 있어서,
    상기 비교기는, 상기 전압신호를 제 1 테스트 기준전압과 비교하여 테스트 모드 제 1 예비 하위코드를 생성하는 제 1 비교부; 및
    상기 전압신호를 제 2 테스트 기준전압과 비교하여 테스트 모드 제 2 예비 하위코드를 생성하는 제 2 비교부;
    를 포함하도록 구성되는 읽기 회로부.
  15. 제 14 항에 있어서,
    상기 제 1 테스트 기준전압 및 상기 제 2 테스트 기준전압의 레벨은 상기 문턱전류에 따른 상기 예비 최상위 코드의 레벨에 기초하여 결정되는 읽기 회로부.
  16. 제 15 항에 있어서,
    상기 문턱전류의 레벨에 의해 상기 메모리 셀을 고저항 상태 및 저저항 상태로 구분할 수 있는 경우, 상기 제 1 테스트 기준전압은 상기 고저항 상태의 메모리 셀의 데이터를 구분할 수 있는 레벨로 제공되고, 상기 제 2 테스트 기준전압은 상기 저저항 상태의 메모리 셀의 데이터를 구분할 수 있는 레벨로 제공되는 읽기 회로부.
  17. 제 15 항에 있어서,
    상기 문턱전류의 레벨에 의해 상기 메모리 셀을 고저항 상태 및 저저항 상태로 구분할 수 없는 경우, 상기 제 1 테스트 기준전압은 상기 고저항 상태 및 상기 저저항 상태의 메모리 셀의 데이터를 구분할 수 있는 레벨로 제공되고, 상기 제 2 테스트 기준전압은 상기 저저항 상태의 메모리 셀의 데이터를 구분할 수 있는 레벨로 제공되는 읽기 회로부.
  18. 저항변화 메모리 장치의 동작 방법으로서,
    노멀 모드시 셀 전류와 노멀 기준전압에 기초하여 사이클릭 아날로그-디지털 변환(Analog-Digital Conversion) 과정을 지정된 횟수 반복하여 디지털 코드를 생성하고 디지털 코드로부터 리드 데이터를 생성하는 단계; 및
    테스트 모드시 상기 셀 전류와 테스트 기준전압에 기초하여 상기 셀 전류에 대응하는 테스트 데이터를 생성하는 단계;
    를 포함하는 저항변화 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 테스트 데이터를 생성하는 단계는, 상기 셀 전류 및 문턱전류의 비교 결과에 기초하여 예비 최상위 코드를 생성하는 단계;
    상기 셀 전류를 상기 테스트 기준전압과 비교하여 테스트 모드 예비 하위 코드를 생성하는 단계; 및
    상기 예비 최상위 코드 및 상기 테스트 모드 예비 하위 코드를 제공받아 상기 테스트 데이터를 생성하는 단계;
    를 포함하도록 구성되는 저항변화 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 테스트 기준전압의 레벨은 상기 문턱전류에 따른 상기 예비 최상위 코드의 레벨에 기초하여 결정되는 저항변화 메모리 장치의 동작 방법.
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