TWI479494B - 基於疲乏條件之非揮發性記憶體單元的更新 - Google Patents

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Description

基於疲乏條件之非揮發性記憶體單元的更新
本發明係關於半導記憶體，並且具體而言，在一或多項具體實施例中，係關於固態非揮發性記憶體裝置。
電子裝置通常具有可供其使用的一定類型大容量儲存裝置。一項常見實例係硬碟機(HDD)。HDD具備大量儲存能力且相對低成本，當前可用的HDD具有一兆位元組以上容量。
HDD通常儲存資料於旋轉磁性媒體或磁盤上。資料典型被儲存為磁盤上的磁通(magnetic flux)逆轉(reversal)型樣。為了寫入資料至典型HDD，使磁盤高速旋轉同時寫頭浮動於磁盤上方而產生一系列磁脈衝，以在磁盤上排列磁粒子來表示資料。為了自典型HDD讀取資料，隨著磁阻讀頭浮動於高速旋轉的磁盤上方而在磁阻讀頭中誘發電阻變更。實務上，所得資料訊號係類比訊號，其峰值及谷值係資料型樣磁通逆轉的結果。接著，使用稱為部分回應最大似然(partial response maximum likelihood；PRML)的數位訊號處理技術來取樣類比資料訊號.以判定負責產生資料訊號的可能資料型樣。
HDD具有歸因於其機械本質的一定缺點。HDD易受損壞或歸因於震動、顫動或強磁場而有過度讀/寫錯誤。此外，HDD在攜帶型電子裝置中使用大量電力。
大容量儲存裝置之另一實例係固態磁碟(SSD)。替代在 旋轉媒體上儲存資料，SSD利用半導體記憶體裝置來儲存其資料，但是包括一介面及外形尺寸，使得對於SSD的主機系統而言，SSD似乎猶如典型HDD。SSD的記憶體裝置典型係非揮發性快閃記憶體裝置。
快閃記憶體裝置已發展成用於各種電子應用之非揮發性記憶體的流行來源。快閃記憶體裝置典型使用一種單電晶體型記憶體單元，其允許高記憶體密度、高可靠度及低電力消耗。透過程式化電荷儲存層或電荷捕獲層或透過其他物理現象，記憶體單元之臨限電壓的變更判定每一記憶體單元的資料值。快閃記憶體及其他非揮發性記憶體的常見用途包括個人電腦、個人數位助理(PDA)、數位媒體播放器、數位記錄器、遊戲機、家電、車輛、無線裝置、行動電話及可卸除式記憶體模組，並且非揮發性記憶體的用途持續擴大。
不同於HDD，SSD之運作通常歸因於其固態本質而不需考量震動、顫動或磁場。同樣地，不含移動的部件，SSD的電力需求低於HDD的電力需求。但是，與相同外形尺寸的HDD之儲存容量相比，當前SSD的儲存容量極低並且每位元成本相當更高。
基於上文所述之原因並且基於其他原文，熟悉此項技術者閱讀並瞭解本份說明書後將可明白，此項技術需要替代大容量儲存選項。
在下文詳細描述之本發明具體實施例中，參考構成其一 部份且藉由可實踐具體實施例的示例性特定具體實施例來繪示的附圖。為使熟悉此項技術者能夠實踐本發明，將會充分詳細說明這些具體實施例，並且應明白，可利用其他的具體實施例，並可變更處理程序、電氣及機械，而不會脫離本發明的精神與範疇。因邐，下文詳細說明內容不具有限制意義。
傳統固態記憶體裝置以二進制訊號形式傳遞資料。典型地，一接地電位表示一位元資料之一第一邏輯位準(例如，一「0」資料值)，而一供應電位表示一位元資料之一第二邏輯位準(例如，一「1」資料值)。舉例而言，一個多位準記憶體單元(MLC)可被指派四個不同臨限電壓(Vt )範圍(每範圍200 mV)，而且每一範圍相對應於一相異之資料狀態，藉此表示四個資料值或位元型樣。典型地，0.2 V至0.4 V的無作用空間或邊限係介於每一範圍之間，以使Vt 分佈不重疊。如果記憶體單元的Vt 係在第一範圍內，則記憶體單元被視為儲存一邏輯「11」狀態並且典型被認為係記憶體單元的經擦除狀態。如果Vt 係在第二範圍內，則記憶體單元被視為儲存一邏輯「10」狀態。如果Vt 係在第三範圍內，則記憶體單元被視為儲存一邏輯「00」狀態。如果Vt 係在第四範圍內，則記憶體單元被視為儲存一邏輯「01」狀態。
當程式化如上文所述之傳統MLC裝置時，通常先將若干記憶體單元作為一區塊予以擦除，以對應於經擦除狀態。若需要，繼擦除一區塊記憶體單元後，每一記憶體單元的 最低有效位元(LSB)先被程式化。舉例而言，如果LSB係「1」，則不需要程式化，但是如果LSB係「0」，則使目標記憶體單元的Vt 自相對應於「11」邏輯狀態的Vt 範圍變更至相對應於「10」邏輯狀態的Vt 範圍。繼LSB之程式化後，以類似方式程式化每一記憶體單元的最高有效位元(MSB)，若需要，使Vt 偏移。當讀取傳統記憶體裝置的MLC時，一或多個讀取作業通常判定記憶體單元電壓Vt 落在哪一範圍內。舉例而言，一第一讀取作業可判定該目標記憶體單元的Vt 是否係指示出該MSB係一「1」或係一「0」，而一第二讀取作業可判定該目標記憶體單元的Vt 是否係指示出該LSB係一「1」或係一「0」。但是，在每一情況中，自一目標記憶體單元的一讀取作業傳回一單個位元，而不管每一記憶體單元上儲存多少位元。多個程式化作業及讀取作業的問題隨著每一MLC上儲存愈多位元而變得愈來愈麻煩。因此每一此類程式化或讀取作業係一種二進制作業(即，每次程式化或傳回每記憶體單元的一單個位元資訊)，所以每一MLC上儲存愈多位元導致作業時間愈長。
示例性具體實施例之記憶體裝置將資料作為Vt 範圍儲存在記憶體單元上。但是，與傳統記憶體裝置相比，程式化作業及讀取作業能夠利用資料訊號來作為MLC資料值的完全表示(諸如其完整的位元型樣)，而非作為MLC資料值的離散位元。舉例而言，在一種兩位元式MLC裝置中，可程式化一目標臨限電壓以表示該兩個位元之位元型樣，而非 程式化一記憶體單元的LSB且其後程式化該記憶體單元的MSB。即，一系列程式化作業及驗證作業將被應用至一記憶體單元，直到該記憶體單元獲得其目標臨限電壓，而非程式化至用於一第一位元之一第一臨限電壓、偏移至用於一第二位元之一第二臨限電壓等等。同樣地，替代利用多個讀取作業以判定記憶體單元上儲存的每一位元，記憶體單元的臨限電壓可經判定並且傳遞作為表示記憶體單元之完整資料值或位元型樣的單個訊號。各項具體實施例之記憶體裝置非如同習知記憶體裝置一樣僅僅查看記憶體單元是否具有高於或低於一定標稱臨限電壓的臨限電壓。而是，產生表示記憶體單元之實際臨限電壓的電壓訊號，其橫跨若干連續的可能臨限電壓。此做法的優點隨著每記憶體單元位元數之計數增大而更加顯著。舉例而言，如果記憶體單元儲存八個位元之資訊，則單個讀取作業將傳回表示八個位元之資訊的單個類比資料訊號。
圖1繪示根據本發明一項具體實施例之記憶體裝置101的簡化方塊圖。記憶體裝置101包括以列與行排列的記憶體單元陣列104。雖然將參考特定NAND記憶體陣列來描述各項具體實施例，但是各項具體實施例非限於記憶體陣列104之特定架構。適合所提出具體實施例之其他陣列架構之一些實例包括NOR(「反或」)陣列、AND(「及」)陣列及虛擬接地陣列。但是，一般而言，本文描述之具體實施例係可調適以適於准許產生指示出每一記憶體單元之臨限電壓的資料訊號之任何陣列架構。
提供一列解碼電路108及一行解碼電路110，以解碼經提供給記憶體裝置101的位址訊號。位址訊號經接收及解碼以存取記憶體陣列104。記憶體裝置101亦包括輸入/輸出(I/O)控制電路112，以管理命令、位址及資料至記憶體裝置101之輸入以及來自記憶體裝置101的資料及狀態資訊之輸出。一位址暫存器114係耦接於I/O控制電路112與列解碼電路108及行解碼電路110之間，以在解碼之前鎖存位址訊號。一命令暫存器124係耦接於I/O控制電路112與控制邏輯116之間，以鎖存傳入之命令。控制邏輯116回應於命令而控制對記憶體陣列104之存取並且產生用於外部處理器130之狀態資訊。控制邏輯116係耦接於列解碼電路108與行解碼電路110之間，以回應於位址而控制列解碼電路108與行解碼電路110。
控制邏輯116亦耦接至一取樣與保持電路118。取樣與保持電路118以類比電壓位準形式鎖存資料(傳入之資料或傳出之資料)。舉例而言，取樣與保持電路可包含電容器或其他儲存裝置，以用於取樣傳入之電壓訊號(其表示待寫入至記憶體單元的資料)或傳出之電壓訊號(其指示出自記憶體單元感測的臨限電壓)。取樣與保持電路118可進一步提供用於放大及/或緩衝經取樣之電壓，以提供較強之資料訊號至外部裝置。
對類比電壓訊號之處理可採用類似於CMOS成像器技術領域所熟知之做法的做法，其中回應於入射照明而在成像器像素處產生的電荷位準被儲存在電容器上。接著，使用 具有參考電容器作為差動放大器之第二輸入的差動放大器，將電荷位準轉換成電壓訊號。接著，差動放大器的輸出被傳遞至類比轉數位轉換(ADC)裝置，以獲得表示照明強度的數位值。在所提出之具體實施例中，回應於電容器歷受指示分別用於讀取或程式化記憶體單元之記憶體單元之實際或目標臨限電壓的電壓位準，電荷可被儲存在電容器上。接著，可使用具有接地輸入或其他參考訊號作為第二輸入的差動放大器，將電荷轉換成類比電壓。接著，差動放大器的輸出可被傳遞至I/O控制電路112，以用於在讀取作業情況下自記憶體裝置輸出，或在程式化記憶體裝置的一或多項驗證作業期間用於比較。請注意，I/O控制電路112可視需要包括類比轉數位轉換功能及數位轉類比轉換(DAC)功能，以將讀取資料自類比訊號轉換為數位位元型樣，及將寫入資料自數位位元型樣轉換為類比訊號，使得記憶體裝置101可經調適以用於與類比資料介面或數位資料介面通信。
在寫入作業期間，記憶體陣列104的目標記憶體單元被程式化，直到指示其Vt 位準的電壓匹配取樣與保持電路118中所保持的位準。作為一項實例，這可使用差動感測裝置來比較所保持電壓位準與目標記憶體單元之臨限電壓來達成。非常類似於習知記憶體程式化，程式化脈衝可被施加至目標記憶體單元以增大其臨限電壓，直到達到或超過所要值。在讀取作業中，目標記憶體單元之Vt 位準被傳遞至取樣與保持電路118，以取決於記憶體裝置外部或內 部是否有提供ADC/DAC功能，而作為類比訊號或作為類比訊號的數位化表示，直接傳送至外部處理器(圖1中未繪示)。
可用各種方式來判定記憶體單元之臨限電壓。舉例而言，可在目標記憶體單元變成已啟動時之時刻，對字線電壓取樣。替代做法為，升壓電壓可被施加至目標記憶體單元的第一源極/汲極側，且臨限電壓可被採用作為介於其控制閘極電壓與在該目標記憶體單元之其他源極/汲極側處之電壓之間的差。藉由耦接電壓至電容器，可與電容器共享電荷以儲存經取樣之電壓。請注意，經取樣之電壓非必須等於臨限電壓，而僅是指示出該電壓。舉例而言，假使施加升壓電壓至記憶體單元的第一源極/汲極側並施加已知電壓至其控制閘極，則在該記憶體單元之第二源極/汲極側處發展之電壓可被採用作為資料訊號，此係因為該發展之電壓係指示該記憶體單元的臨限電壓。
取樣與保持電路118可包括快取(即，用於每一資料值的多個儲存位置)，致使當傳遞第一資料值至外部處理器之同時可讀取記憶體裝置101之下一資料值，並且當寫入第一資料值至記憶體陣列104之同時可接收下一資料值。一狀態暫存器122係耦接於I/O控制電路112與控制邏輯116之間，以鎖存狀態資訊以供輸出至外部處理器。
記憶體裝置101透過一控制鏈路132在控制邏輯116處接收控制訊號。控制訊號可包括一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。記 憶體裝置101可透過一多工輸入/輸出(I/O)匯流排134接收來自外部處理器的命令(控制訊號之形式)、位址(位址訊號之形式)與資料(資料訊號之形式)並且透過I/O匯流排134輸出資料至外部處理器。
在特定實例中，命令係在I/O控制電路112處透過I/O匯流排134的輸入/輸出(I/O)接針[7：0]予以接收並且被寫入至命令暫存器124中。位址係在I/O控制電路112處透過I/O匯流排134的輸入/輸出(I/O)接針[7：0]予以接收並且被寫入至位址暫存器114中。資料可在I/O控制電路112處透過I/O匯流排134的輸入/輸出(I/O)接針[7：0](對於能夠接收八個並行訊號之裝置)或輸入/輸出(I/O)接針[15：0](對於能夠接收十六個並行訊號之裝置)予以接收並且被傳送至取樣與保持電路118。資料可透過輸入/輸出(I/O)接針[7：0](對於能夠傳輸八個並行訊號之裝置)或輸入/輸出(I/O)接針[15：0](對於能夠傳輸十六個並行訊號之裝置)予以輸出。熟悉此項技術者應明白，可提供額外電路及訊號，並且應明白圖1之記憶體裝置已被簡化以聚焦於本發明之具體實施例。此外，雖然已按照用於接收及輸出各種訊號的普及慣例來描述圖1之記憶體裝置，但是應注意，各項具體實施例未受限於所描述之特定訊號及I/O組態，除非本文中明確註明。舉例而言，可在與接收資料訊號之輸入分開的輸入處接收命令訊號及位址訊號，或可透過I/O匯流排134之單個I/O線序列地傳輸資料訊號。因此資料訊號表示位元型樣(而非表示個別位元)，所以8位元式資料訊號的序列通信之 效率可如同表示個別位元之八個訊號的並列通信。
圖2繪示如可在圖1之記憶體陣列104中發現的示範性NAND記憶體陣列200之一部分之概要圖。如圖2所示，記憶體陣列200包字線2021 至202N 及交叉之位元線2041 至204M 。為了在數位環境中易於定址，字線202之數目及位元線204之數目通常各係2的乘冪。
記憶單元陣列200包括NAND串2061 至206M 。每一NAND串包括電晶體2081 至208N ，各電晶體係位於字線202與位元線204之交叉點處。電晶體208(圖2中繪示為浮動閘極電晶體)表示非揮發性記憶體單元以用於儲存資料。每一NAND串206的浮動閘極電晶體208係在一或多個源極選擇閘極210(例如，場效電晶體(FET))與一或多個汲極選擇閘極212(例如，FET)之間以串聯源極至汲極方式予以連接。每一源極選擇閘極210各係位於局域位元線204與源極選擇線214之交叉點處，而每一汲極選擇閘極212各係位於一局域位元線204與一汲極選擇線215之一交叉點處。
每一源極選擇閘極210之源極被連接至一共同源極線216。每一源極選擇閘極210之汲極被連接至相對應之NAND串206的第一浮動閘極電晶體208之源極。舉例而言，源極選擇閘極2101 之汲極被連接至相對應之NAND串2061 的浮動閘極電晶體2081 之源極。每一源極選擇閘極210之控制閘極被連接至源極選擇線214。如果對於一給定NAND串206利用多個源極選擇閘極210，則該等源極選擇閘極將被串聯耦接於共同源極線216與該NAND串206之第 一浮動閘極電晶體208之間。
每一汲極側選擇閘極212之汲極被連接至用於相對應之NAND串的局域位元線204。舉例而言，每一汲極側選擇閘極2121 之汲極係在汲極觸點處連接至用於相對應之NAND串2061 的局域位元線2041 。每一汲極選擇閘極212之汲極被連接至相對應之NAND串206的最後浮動閘極電晶體208之汲極。舉例而言，汲極選擇閘極2121 之源極被連接至相對應之NAND串2061 的浮動閘極電晶體208N 之汲極。如果對於一給定NAND串206利用多個汲極選擇閘極212，則該等汲極選擇閘極將被串聯耦接於相對應之位元線204與該NAND串206之最後浮動閘極電晶體208N 之間。
浮動閘極電晶體208之典型構造包括一源極230與一汲極232、一浮動閘極234及一控制閘極236，如圖2所示。浮動閘極電晶體208之控制閘極236耦接至一字線202。一行浮動閘極電晶體208之NAND串206耦接至一給定局域位元線204。一列浮動閘極電晶體208之電晶體被共同耦接至一給定字線202。其他形式電晶體208亦可配合本發明具體實施例運用，諸如NROM、磁性或鐵電電晶體及能夠被程式化以呈現兩個或兩個以上臨限電壓範圍之一者的其他電晶體。
在大容量儲存裝置中可有利地使用各項具體實施例之記憶體裝置。對於各項具體實施例，大容量儲存裝置可具有習知HDD的相同外形尺寸及通信匯流排介面，因此允許在各種應用中用彼等大容量儲存裝置來取代此類磁碟。用於 HDD的一些常見外形尺寸包括通常配合當前個人電腦及較大型數位媒體記錄器使用的3.5"、2.5"及PCMCIA(Personal Computer Memory Card International Association；個人電腦記憶卡國際協會)外形尺寸，以及通常使用在較小型個人用具(諸如行動電話、個人數位助理(PDA)及數位媒體播放器)中的1.8"及1"外形尺寸。一些常見匯流排介面包括通用序列匯排流(USB)、AT附接介面(ATA)[亦名為整合磁碟電子介面或IDE]、序列ATA(SATA)、小型電腦系統介面(SCSI)及電機電子工程學會(IEEE)1394標準。雖然列出各種外形尺寸及通信介面，但是具體實施例非限定於特定外形尺寸及通信介面。另外，具體實施例不需要符合HDD外形尺寸及通信介面。圖3繪示根據本發明一項具體實施例之固態大容量儲存裝置300的方塊圖。
大容量儲存裝置300包括一根據本發明具體實施例之記憶體裝置301、一讀/寫通道305及一控制器310。讀/寫通道305提供對接收自記憶體裝置301之資料訊號的類比轉數位轉換以及對接收自控制器310之數位訊號的數位轉類比轉換。控制器310提供透過匯流排介面315介於大容量儲存裝置300與外部處理器(圖3中未繪示)之間的通信。請注意，讀/寫通道305可服務一或多個額外記憶體裝置，諸如以虛線繪示之記憶體裝置301'。可透過一外位元式晶片啟用訊號或其他多工方案來處理對一單個記憶體裝置301之選擇以用於通信。
記憶體裝置301係透過一類比介面320及一數位介面325 而耦接至一讀/寫通道305。類比介面320提供介於記憶體裝置301與讀/寫通道305之間的類比資料訊號之傳遞，而數位介面325提供自讀/寫通道305至記憶體裝置301的控制訊號、命令訊號與位址訊號之傳遞。數位介面325可進一步提供自記憶體裝置301至讀/寫通道305之狀態訊號之傳遞。類比介面320及數位介面325可共用如關於圖1之記憶體裝置101所提及的訊號線。雖然圖3之具體實施例繪示接至記憶體裝置的雙重類比/數位介面，但是讀/寫通道305之功能可視需要地併入於記憶體裝置301中，如同關於圖1之論述，致使記憶體裝置301僅使用數位介面直接與控制器310通信，以用於傳遞控制訊號、命令訊號、狀態訊號、位址訊號、與資料訊號。
讀/寫通道305係透過一或多個介面(諸如一資料介面330及一控制介面335)而耦接至控制器310。資料介面330提供介於讀/寫通道305與控制器310之間的數位資料訊號之傳遞。控制介面335提供自控制器310至讀/寫通道305的控制訊號、命令訊號與位址訊號之傳遞。控制介面335可進一步提供自讀/寫通道305至控制器310之狀態訊號之傳遞。亦可與控制器310與記憶體裝置301之間直接傳遞狀態訊號及命令/控制訊號，如連接控制介面335至數位介面325之虛線所示。
雖然圖3中將讀/寫通道305及控制器310繪示為兩個相異之裝置，但是該兩個裝置可替代地藉由一單個積體電路裝置予以實行。並且，雖然維持記憶體裝置301作為分開之 裝置將提供使具體實施例適應不同外形尺寸及通信介面的更多彈性，但是整個大容量儲存裝置300可被製造為單個積體電路裝置。
讀/寫通道305係單個處理器，其經調適用以至少提供數位資料流至類比資料流之轉換，並且反之亦然。數位資料流提供二進制電壓位準形式之資料訊號，即，指示出具有一第一二進制資料值(例如，0)的一第一電壓位準以及指示出具有一第二二進制資料值(例如，1)的一第二電壓位準。類比資料流提供具有兩個以上位準形式之資料訊號，而且不同電壓位準或範圍相對應於兩個或兩個以上位元之不同位元型樣。舉例而言，在經調適用以儲存每記憶體單元兩個位元的系統中，一類比資料流的一第一電壓位準或電壓位準範圍可對應於一位元型樣「11」，一類比資料流的一第二電壓位準或電壓位準範圍可對應於一位元型樣「10」，一類比資料流的一第三電壓位準或電壓位準範圍可對應於一位元型樣「00」，及一類比資料流的一第四電壓位準或電壓位準範圍可對應於一位元型樣「01」。因此，根據各項具體實施例，類比資料訊號可被控制器兩個或兩個以上數位資料訊號，並且反之亦然。
實務上，在匯流排介面315處接收控制訊號及命令訊號，以供透過控制器310存取記憶體裝置301。取決於所要之存取類型(例如，寫、讀、格式化等等)，亦可在匯流排介面315處接收位址及資料值。在一種共用匯流排系統中，匯流排介面315係連同各種其他裝置而耦接至一匯流 排。為了與特定裝置直接通信，可在匯流排上置放一識別值，該識別值指示匯流排上哪一裝置係依據一後續命令動作。如果該識別值匹配大容量儲存裝置300所具有之值，則控制器310將接受匯流排介面315處的後續命令。如果該識別值不匹配，則控制器310將忽略後續通信。同樣地，為了避免匯流排上的衝突，在一共用匯流排上的各種裝置可在其個別控管該匯流排時指示其他裝置終止外傳通信。用於匯流排共用及衝突避免之協定係熟知的，且本文中將不予以詳述。接著，控制器310傳遞命令、位址及資料訊號至讀/寫通道305以供處理。請注意，自控制器310傳遞至讀/寫通道305的命令訊號、位址訊號及資料訊號非必須是在匯流排介面315處接收的相同訊號。舉例而言，用於匯流排介面315的通信標準可不同於讀/寫通道305或記憶體裝置301的通信標準。在此情況中，控制器310可在存取記憶體裝置301之前轉譯命令及/或定址方案。此外，控制器310可提供一或多個記憶體裝置301內的負載平衡，使得對於一給定邏輯位址，記憶體裝置301的實體位址可隨時間變更。因此，控制器310將來自外部裝置的邏輯位址映射至目標記憶體裝置301的實體位址。
對於寫入請求，除了命令訊號及位址訊號外，控制器310亦將傳遞數位資料訊號至讀/寫通道305。舉例而言，對於一個16位元式資料字，控制器310將傳遞具有一第一或第二二進制邏輯位準之16個個別訊號。接著，讀/寫通道305將數位資料訊號轉換成表示數位資料訊號之位元型 樣的類比資料訊號。為了繼續前述實例，讀/寫通道305將使用數位轉類比轉換以將16個個別數位資料訊號轉換成單個類比訊號，該單個類比訊號具有一指示出所要16位元位元型樣的電位位準。對於一項具體實施例，表示數位資料訊號之位元型樣的類比資料訊號指示目標記憶體單元的所要臨限電壓。但是，在程式化一個單電晶體型記憶體單元過程中，程式化鄰近記憶體單元時，通常將增大先前經程式化記憶體單元之臨限電壓。因此，對於另一具體實施例，讀/寫通道305將考量到彼等類型之預期臨限電壓變更，並且調整待指示出低於最終所要臨限電壓之臨限電壓的類比資料訊號。在轉換來自控制器310的數位資料訊號之後，接著讀/寫通道305將命令訊號及位址訊號連同供在程式化個別記憶體單元中使用的類比資料訊號傳遞至記憶體裝置301。程式化可係以逐記憶體單元為基礎發生，但是通常係每一作業一頁資料地實行。對於典型記憶體陣列架構，一頁資料包括經耦接至字線之所有其他記憶體單元。
對於讀取請求，控制器將傳遞命令訊號及位址訊號至讀/寫通道305。讀/寫通道305將傳遞讀取命令及位址訊號至記憶體裝置301。作出回應時，在實行讀取作業之後，記憶體裝置301將傳回指示位址訊號及讀取命令所定義之記憶體單元之臨限電壓的類比資料訊號。記憶體裝置301可以並列或串列方式傳送其類比資料訊號。
類比資料訊號亦可被傳送為實質上連續類比訊號串流， 而非傳送為離散電壓脈衝。在此情況中，讀/寫通道305採用的訊號處理可類似於稱為PRML或部分回應最大似然之HDD存取中使用的訊號處理。在習知HDD之PRML處理中，HDD的讀取頭輸出一類比訊號串流，該類比訊號串流係表示在HDD磁盤之讀取作業期間遇到的磁通逆轉。回應於讀取頭遇到的磁通逆轉而產生之類比訊號被週期性取樣以建立訊號型樣之數位表示，而非嘗試擷取該類比訊號的真實峰值及谷值。接著可分析此數位表示，以判定負責產生該類比訊號型樣的可能磁通逆轉型樣。可配合本發明具體實施例來利用相同類型之處理。藉由取樣來自記憶體裝置301之類比訊號，可採用PRML處理來判定負責產生類比訊號的可能臨限電壓型樣
圖4繪示用於概念上展現如根據本發明一項具體實施例由讀/寫通道305接收自記憶體裝置301之資料訊號450的波形圖。可週期性取樣資料訊號450，並且可從經取樣之電壓位準來建立資料訊號450之數位表示。對於一項具體實施例，取樣可同步於資料輸出，致使取樣發生於資料訊號450之穩態部分期間。此一具體實施例係藉由如時間t1、t2、t3及t4之虛線所指示的取樣予以描繪。但是，如果經同步之取樣變成未對準，則資料樣本之值可顯著不同於穩態值。在一項替代具體實施例中，可增大取樣率以判定何處可能發生穩態值，諸如藉由觀察資料樣本所指示的斜率變更。此一具體實施例係藉由如時間t5、t6、t7及t8之虛線所指示的取樣予以描繪，其中介於時間t6與t7處之資料 樣本之間的斜率可指示穩態條件。在此具體實施例中，介於取樣率及表示精確度之間存在利弊得失。取樣率愈高導致表示精確度愈高，但亦增大處理時間。不管取樣是否同步於資料輸出或使用更頻繁取樣，皆可接著使用數位表示來預測很可能負表產生類比訊號型樣的傳入之電壓位準。繼而，可從此傳入之電壓位準的預期型樣來預測正被讀取之個別記憶體單元的可能資料值。
認知到在自記憶體裝置301讀取資料值過程中將發生錯誤，讀/寫通道305可包括錯誤校正。在記憶體裝置及HDD中通常使用錯誤校正以自預測錯誤復原。典型地，記憶體裝置將儲存使用者資料於一第一組位置中及儲存錯誤校正碼(ECC)於一第二組位置中。於讀取作業期間，回應於使用者資料之讀取請求，讀取使用者資料及ECC兩者。使用已知演算法，比較自讀取作業傳回的使用者資料與ECC。如果錯誤係在ECC之限制內，則將校正錯誤。
圖5繪示根據本發明一項具體實施例之電子系統的方塊概要圖。實例之電子系統可包括個人電腦、個人數位助理(PDA)、數位攝影機、數位媒體播放器、數位記錄器、電子遊戲、家電、車輛、無線裝置、行動電話及類似項。
電子系統可包括一主機處理器500，該主機處理器500可包括快取記憶體502，以增加處理器500之效率。處理器500被耦接至一通信匯流排504。可在處理器500之控制下將各種其他裝置耦接至該通信匯流排504。舉例而言，電子系統可包括隨機存取記憶體(RAM)506；一或多個諸如 鍵盤、觸控板、指向裝置等之輸入裝置508；一音訊控制器510；一視訊控制器512；一或多個大容量儲存裝置514。至少一大容量儲存裝置514包括：一數位匯流排介面515，用於與匯流排504通信；根據本發明具體實施例之一或多個記憶體裝置，其具有一類比介面，用於傳送表示資料之兩個或兩個以上位元之不同位元型樣的資料訊號；及一訊號處理器，其經調適用於對接收自匯流排介面515之數位資料訊號的數位轉類比轉換以及對接收自記憶體裝置之類比資料訊號的類比轉數位轉換。
對於程式化於記憶體單元上之每一狀態的臨限電壓(Vt )窗隨著該記憶體單元所遇到程式化/擦除循環數目而改變。舉例而言，在記憶體單元已前到大量到程式化/擦除循環數目之後，可歸因於疲乏條件而造成Vt 窗偏移大於常態的量，可需要較大量程式化脈衝以程式化記憶體單元，及/或記憶體單元之錯誤率可增大。此類條件典型稱為「疲乏條件」。
記憶體控制器可監視記憶體單元的疲乏條件。藉由觀測每一記憶體單元或記憶體單元區塊的行為與可靠度，控制器可判定何時記憶體單元行為參數(例如，用以程式化的脈衝數目、錯誤率)係在對於每一參數之所要範圍外。當一或多個參數係在所要操作範圍外時，於是根據本發明之一或多項具體實施例來刷新記憶體區塊。
圖6繪示用於刷新疲乏之記憶體單元區塊之方法之具體實施例的流程圖。雖然所示之具體實施例旨在刷新記憶體 區塊，但是替代具體實施例可刷新個別記憶體單元頁或一個以上記憶體區塊。
記憶體控制器監視每一記憶體單元的疲乏條件(601)。舉例而言，控制器可查看行為參數中的惡化指示，其將指示出記憶體單元疲乏。一項此類惡化指示係：一或多個記憶體單元需要程式化至一定狀態正常所需的較大量程式化脈衝以抵達該狀態。另一指示係無法完全擦除該一或多個記憶體單元。還有另一指示係：程式化擾動造成對於特定經程式化狀態之Vt 的移動量過度超過正常遇到的移動量。進一步指示包括增大的錯誤率及/或其他惡化行為參數。
如果任何受監視參數係在所要操作範圍外(603)，則刷新整個記憶體區塊。此係藉由先自記憶體區塊讀出資料來達成(605)。在一項具體實施例中，每一記憶體單元被程式化至一特定類比電壓，該類比電壓指示經儲存在該記憶體單元上之一數位位元型樣(即，一或多個位元)。用類比讀取電路自記憶體區塊讀出資料涵蓋讀取經儲存在每一記憶體單元中的類比電壓。
類比讀取電路在經耦接至正被讀取之所選記憶體單元的字線上提供一增大的讀取電壓(例如，一斜升電壓)。接著，監視經耦接至所選記憶體單元的位元線之電流，該位元線電流指示出當斜升電壓等於或超過記憶體單元之臨限電壓時，該記憶體單元已被其臨限電壓開啟。此臨限電壓係經儲存在所選記憶體單元上的類比電壓。
可對所讀取資料實施錯誤校正方案(607)。舉例而言， 可使用錯誤校正碼(ECC)。ECC係每一資料訊號應符合特定建構規則的碼。一般而言，可自動偵測及校正對讀取資料訊號中之此建構的非太幅之背離。ECC之實例包括漢明(Hamming)編碼、BCH編碼、里德所羅門(Reed－Solomon)編碼、Reed－Muller編碼、二元格雷(Binary Golay)編碼、及格狀(Trellis)編碼調變。一些錯誤校正碼可校正單位元錯誤及偵測雙位元錯誤。其他編碼可偵測及/或校正多位元錯誤。
接著，自疲乏記憶體區塊讀取之資料被寫入至另一記憶體區塊(609)。如果對所讀取之資料使用ECC，則經錯誤校正之資料被寫入至新記憶體區塊(609)。對舊記憶體區塊的任何存取皆被重新導引至該新記憶體區塊。
接著，舊記憶體區塊被標記為不良，致使不再次使用該舊記憶體區塊或舊記憶體區塊可歷經回收(reclamation)處理以修復疲乏之記憶體單元(611)。如果記憶體區塊之一或多個記憶體單元的疲乏條件未被修補，則應不再次使用該記憶體區塊。如果可藉由回收處理來修補一或多個記憶體單元的疲乏條件(諸如額外擦除作業或程式化作業)，則記憶體區塊被修復且重新使用。
結論
本發明之一或多項具體實施例藉由將資料自疲乏之記憶體區塊、記憶體之頁或其他區域移動至另一位置來刷新疲乏之非揮發性記憶體單元。自疲乏區域讀取的資料在被寫入至新位置之前可藉由錯誤偵測及校正處理予以處理。可 在非揮發性記憶體裝置中採用提出之具體實施例，諸如NAND快閃記憶體、NOR快閃記憶體或其他類型非揮發性記憶體裝置。
雖然本文中已繪示及描述特定具體實施例，但是熟悉此項技術者應明白，經計劃以達成相同目的之任何配置可取代所示之特定具體實施例。熟悉此項技術者應知道本發明的許多調適。據此，本申請案意欲涵蓋對本發明的任何調適及變化。
101‧‧‧記憶體裝置
104‧‧‧記憶體陣列
108‧‧‧列解碼電路
110‧‧‧行解碼電路
112‧‧‧輸入/輸出(I/O)控制電路
114‧‧‧位址暫存器
116‧‧‧控制邏輯
118‧‧‧取樣與保持電路
122‧‧‧狀態暫存器
124‧‧‧命令暫存器
130‧‧‧外部處理器
132‧‧‧控制鏈路
134‧‧‧多工輸入/輸出(I/O)匯流排
200‧‧‧記憶體陣列
2021 至202N (202)‧‧‧字線
2041 至204M (204)‧‧‧位元線
2061 至206M (206)‧‧‧NAND串
2081 至208N (208)‧‧‧電晶體
2101 至210M (210)‧‧‧源極選擇閘極
2121 至212N (212)‧‧‧汲極選擇閘極
214‧‧‧源極選擇線
215‧‧‧汲極選擇線
216‧‧‧共同源極線
230‧‧‧源極
232‧‧‧汲極
234‧‧‧浮動閘極
236‧‧‧控制閘極
300‧‧‧大容量儲存裝置
301‧‧‧記憶體裝置
301'‧‧‧記憶體裝置(額外記憶體裝置)
305‧‧‧讀/寫通道
310‧‧‧控制器
315‧‧‧匯流排介面
320‧‧‧類比介面
325‧‧‧數位介面
330‧‧‧資料介面
335‧‧‧控制介面
450‧‧‧資料訊號
500‧‧‧主機處理器
502‧‧‧快取記憶體
504‧‧‧通信匯流排
506‧‧‧隨機存取記憶體(RAM)
508‧‧‧輸入裝置
510‧‧‧音訊控制器
512‧‧‧視訊控制器
514‧‧‧大容量儲存裝置
CE#‧‧‧晶片啟用
CLE‧‧‧命令鎖存啟用
ALE‧‧‧位址鎖存啟用
WE#‧‧‧寫入啟用
WL‧‧‧字線
圖1繪示根據本發明一項具體實施例之記憶體裝置的簡化方塊圖。
圖2繪示如可在圖1之記憶體裝置中發現的示範性NAND記憶體陣列之一部分之概要圖。
圖3繪示根據本發明一項具體實施例之固態大容量儲存系統的方塊圖。
圖4繪示用於概念上展現如根據本發明一項具體實施例由讀/寫通道接收自記憶體裝置之資料訊號的波形圖。
圖5繪示根據本發明一項具體實施例之電子系統的方塊概要圖。
圖6繪示用於依據疲乏條件刷新非揮發性記憶體單元之方法之具體實施例的流程圖。
(無元件符號說明)

Claims (21)

  1. 一種用於刷新一記憶體陣列中之非揮發性記憶體單元之方法，該方法包括：監視非揮發性記憶體單元之行為參數的惡化指示，其中該等行為參數包含一錯誤率及回應於程式化擾動之臨限電壓(Vt )的移動；將呈現該等行為參數之該等惡化指示之該等非揮發性記憶體單元中所儲存的資料移動至該記憶體陣列中的其他記憶體單元；及對呈現該等行為參數之該等惡化指示之該等非揮發性記憶體單元實行一回收處理。
  2. 如請求項1之方法，並且進一步包括：在移動該資料至該等其他記憶體單元之前，對該資料實行錯誤校正編碼。
  3. 如請求項1之方法，其中移動該資料包括：從呈現該等行為參數之惡化的每一記憶體單元讀取資料；對該資料實行一錯誤校正；及寫入該資料至該記憶體陣列中的該等其他記憶體單元。
  4. 如請求項1之方法，其中該資料係作為一類比電壓而儲存在該等非揮發性記憶體單元中。
  5. 如請求項1之方法，並且進一步包括：監視在一第一記憶體區塊中之非揮發性記憶體單元之 行為參數；如果任何該等行為參數係在每一參數之一所要操作範圍外，則讀出該第一記憶體區塊中之每一記憶體單元之資料；對來自每一記憶體單元之該資料實行錯誤校正操作，以建立經錯誤校正資料；及寫入該經錯誤校正資料至一第二記憶體區塊中的非揮發性記憶體單元。
  6. 如請求項5之方法，並且進一步包括：產生該第一記憶體區塊係有缺陷之一指示。
  7. 一種用於刷新一記憶體陣列中之非揮發性記憶體單元之方法，該方法包括：監視非揮發性記憶體單元之行為參數的惡化指示，其中該等行為參數包含一錯誤率及回應於程式化擾動之臨限電壓(Vt )的移動；將呈現該等行為參數之該等惡化指示之該等非揮發性記憶體單元中所儲存的資料移動至該記憶體陣列中的其他記憶體單元；及進一步包括：監視在一第一記憶體區塊中之非揮發性記憶體單元之行為參數；如果任何該等行為參數係在每一參數之一所要操作範圍外，則讀出該第一記憶體區塊中之每一記憶體單元之資料；對來自每一記憶體單元之該資料實行錯誤校正操 作，以建立經錯誤校正資料；寫入該經錯誤校正資料至一第二記憶體區塊中的非揮發性記憶體單元；及對該第一記憶體區塊實行一回收處理。
  8. 一種用於刷新一記憶體陣列中之非揮發性記憶體單元之方法，該方法包括：監視非揮發性記憶體單元之行為參數的惡化指示，其中該等行為參數包含一錯誤率及回應於程式化擾動之臨限電壓(Vt )的移動；將呈現該等行為參數之該等惡化指示之該等非揮發性記憶體單元中所儲存的資料移動至該記憶體陣列中的其他記憶體單元；及進一步包括：監視在一第一記憶體區塊中之非揮發性記憶體單元之行為參數；如果任何該等行為參數係在每一參數之一所要操作範圍外，則讀出該第一記憶體區塊中之每一記憶體單元之資料；對來自每一記憶體單元之該資料實行錯誤校正操作，以建立經錯誤校正資料；寫入該經錯誤校正資料至一第二記憶體區塊中的非揮發性記憶體單元；及將意圖對該第一記憶體區塊的記憶體存取重新導引至該第二記憶體區塊。
  9. 如請求項5之方法，其中實行該錯誤修正操作包括：實 行包括下列一者的錯誤修正操作：漢明編碼、BCH編碼、里德所羅門編碼、Reed-Muller編碼、二元格雷編碼，及格狀編碼調變。
  10. 如請求項5之方法，其中每一參數的操作範圍包括：程式化一記憶體單元至一預先決定之經程式化狀態所需之一程式化脈衝數量，其係按脈衝數目及程式化電壓判定。
  11. 如請求項5之方法，其中每一參數的操作範圍包括：藉由預先決定數量之程式化脈衝所程式化之一記憶體單元所達成之一程式化臨限電壓。
  12. 如請求項5之方法，其中每一參數的操作範圍包括：擦除一記憶體單元至一預先決定之擦除化狀態所需之一擦除脈衝數量，其係按脈衝數目及擦除電壓判定。
  13. 一種用於刷新一記憶體陣列中之非揮發性記憶體單元之方法，該方法包括：監視非揮發性記憶體單元之行為參數的惡化指示，其中該等行為參數包含一錯誤率及回應於程式化擾動之臨限電壓(Vt )的移動；將呈現該等行為參數之該等惡化指示之該等非揮發性記憶體單元中所儲存的資料移動至該記憶體陣列中的其他記憶體單元；及進一步包括：監視在一第一記憶體區塊中之非揮發性記憶體單元之行為參數；如果任何該等行為參數係在每一參數之一所要操作 範圍外，則讀出該第一記憶體區塊中之每一記憶體單元之資料；對來自每一記憶體單元之該資料實行錯誤校正操作，以建立經錯誤校正資料；及寫入該經錯誤校正資料至一第二記憶體區塊中的非揮發性記憶體單元；其中每一參數的操作範圍包括：藉由預先決定數量之擦除脈衝所擦除之一記憶體單元所達成的一擦除臨限電壓。
  14. 一種記憶體裝置，包括：一記憶體陣列，其包含複數個記憶體單元；及一記憶體控制器，其耦接至該記憶體陣列，用於控制該記憶體陣列之操作，該記憶體控制器經調適以監視該複數個記憶體單元之疲乏條件，並且藉由將資料自指示一疲乏條件之一第一記憶體單元移動至一第二記憶體單元來刷新該等記憶體單元，其中該等疲乏條件包含一錯誤率及回應於程式化擾動之臨限電壓(Vt )的移動；及一讀/寫通道，其將經儲存為一類比電壓之該資料轉換為該類比電壓之一數位表示。
  15. 如請求項14之記憶體裝置，其中該讀/寫通道進一步包括一數位轉類比轉換器，用於轉換該類比電壓的該數位表示成為該類比電壓。
  16. 如請求項14之記憶體裝置，其中該記憶體控制器經進一步調適以在程式化該第二記憶體單元之前，對該資料實 行一錯誤校正。
  17. 一種固態大容量儲存系統，其包括：一記憶體裝置，其包括複數個記憶體單元，該複數個記憶體單元經調適以儲存類比電壓，該等類比電壓係數位位元型樣之表示；一控制器，其耦接至該記憶體裝置，用於控制該記憶體裝置之操作，該控制器經調適以監視該等記憶體單元之疲乏條件，並且將資料自包括指示至少一疲乏條件之一記憶體單元之一第一記憶體區塊移動至一第二記憶體區塊；及一讀/寫通道，用於耦接該控制器至該記憶體裝置，並且提供對該等類比電壓至該等數位位元型樣的類比轉數位轉換，以及對該等數位位元型樣至該等類比電壓的數位轉類比轉換。
  18. 如請求項17之系統，其中該記憶體裝置係一NAND快閃記憶體裝置。
  19. 如請求項17之系統，其中該等類比電壓係包括複數個位元之數位位元型樣的表示。
  20. 如請求項17之系統，其中該控制器經進一步調適以將對該第一記憶體區塊的記憶體存取轉移至該第二記憶體區塊。
  21. 如請求項17之系統，其中該控制器經進一步調適用以判定該第一記憶體區塊是否係可修補，並且如果該第一記憶體區塊係可修補，則對該第一記憶體區塊實行一回收作業。
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